JP2005277429A - 半導体装置 - Google Patents

Abstract

【課題】 半導体素子のパッド形成面に、パッド、バンプ、配線を形成することにより、 高密度、高集積、低価格化が可能であるが、これに加えてさらに、信頼性が高く、低ノイズで高速動作可能な半導体装置を提供する。
【解決手段】 電源配線１００３ａとグランド配線１００３ｂと信号配線１００３ｃを、同一の面内に形成し、信号配線の少なくとも一部分の両側に隣接して電源配線かまたはグランド配線を形成する。これにより、電源配線１００３ａ、グランド配線１００３ｂと信号配線１００３ｃとの間の相互インダクタンスを大きくすることによりトータルの実行インダクタンスを低減する。
【選択図】 図１

Description

本発明は、半導体素子のパッドと外部接続用のバンプとを配線で接続した半導体装置に係り、特に、数百ＭＨｚ以上のクロック周波数での低ノイズ動作を可能にした半導体装置に関するものである。

近年、半導体装置はその高密度、高集積、低価格及び高速化に対する要求が増加している。このため、例えば特開平８−２５０４９８号公報等に代表されるように、半導体素子のパッド形成面に、パッドに導通する配線とバンプを形成した半導体装置が考案されている。図１７に示すように、このような技術によれば、複数のパッドを有する半導体素子のパッド形成面に、これらのパッドの内の一つに導通する配線部を複数形成し、この配線部の所定の位置にバンプを形成したため、この所定の位置をあらかじめ設定しておくことによりパッドの位置や間隔に制限されることなくバンプが任意の間隔で形成できることになる。このため、半導体装置の外形寸法は、ほぼ半導体素子を搭載したチップの寸法と同等となり、高密度、高集積化及び低価格化が可能になった。

また、ＬＳＩチップの電源ノイズを低減し、高速化を図るために、例えば特開平６−１６３８２２号公報などにあるように、チップ表面の信号用電極パッドを除いた概略全面に面状の電源配線パターンを形成するものがある。図１８に示す本技術により、面状の電源面から直下の回路素子へ直接電源が供給されることにより、インダクタンスが低減し、電源ノイズが低減できるので、結果的に半導体装置の高速動作が可能になる。

このように、半導体素子のパッド形成面に、パッド、バンプ、配線を形成することにより、高密度、高集積、低価格化が可能であるが、この半導体装置には、高速化という課題が残る。

例えば、２００ＭＨｚのクロック周波数で電源電圧３．３Ｖの半導体装置が動作する場合には、概略、クロック周期５ｎｓの１０％の時間５００ｐｓで信号電圧がハイ状態（電源電圧）からロウ状態（グランド電圧）に切り替わる必要がある。このときの負荷容量が概略１０ｐＦであるとすると、これに蓄積される電荷は、１０ｐＦ×３．３Ｖより３３ｐＣである。切り替わりに際して流れる電流は、この電荷の時間微分で表され、３３ｐＣ／５００ｐｓより０．０６６Ａとなる。このような信号の切り替わりに際し流れる過渡電流は、例えばＥ．Ｅ．Ｄａｖｉｄｓｏｎら著、ＩＢＭ Ｊ．Ｒｅｓ．Ｄｅｖ．Ｍａｙ１９８２、ｖｏｌ．２６に記載があるように、配線系のインダクタンスによりノイズ電圧を生じさせ、半導体装置の誤動作を引き起こすことが知られている。このノイズ電圧は、インダクタンスと過渡電流の時間変化率で表すことができ、例えば、半導体装置の１本のリードインダクタンスを１０ｎＨと仮定すると、１０ｎＨ×０．０６６Ａ／５００ｐｓより、１本当たり約１．３Ｖのノイズ電圧が生じることになる。このようなノイズが電源、グランドまたは信号線に生じると、本来のハイまたはロウの状態を誤って読み取り、誤動作が生じてしまうことになる。このノイズは上述したように、概略動作速度つまり動作周波数に比例するため、これを低減しようとすると、高速化という課題に答えることができない。従って、高速化を達成するためには、ノイズを決定する別のパラメータである半導体装置の配線系のインダクタンスを低減する必要がある。

先に挙げた特開平８−２５０４９８号公報の半導体装置の例では、パッド形成面にパッド、バンプ、配線を形成することにより、従来の表面実装型半導体装置に比べ小型の半導体装置を提供する事ができる。このため、配線系のインダクタンスも従来の表面実装型半導体装置に比べ低減することができているはずである。しかし、一般に数ｍｍの長さの導体は概略数ｎＨのインダクタンスを持つことを考えると、昨今の高速化が進んだ各種のシステム内では、先の半導体装置もなお十分な低インダクタンス化を達成したとは言い難い。

また、特開平６−１６３８２２号公報に示す半導体装置では、後述するように、電源配線側のインダクタンス低減には考慮してあるが、グランド配線側のインダクタンス低減に関しては考慮されておらず、従って、グランド配線側に生じるノイズは低減することができない。また、チップ表面には、パッドが散らばっており、また、本チップをバンプなどにより実装基板に実装する際には、バンプも散らばることになるので、容易には面状の導体層を形成することはできない。

本願発明は、上記問題点に鑑み、製造工程を複雑にすることなく、また、高密度、高集積、低価格等の要求を満足しつつ、数百ＭＨｚ以上のクロック周波数での低ノイズの動作を可能にするため、配線系のインダクタンスを低減した半導体装置を提供することを目的とする。またその際には、電源配線側のみならずグランド配線側に生じるノイズについてもこれを低減するとともに、パッド、バンプがチップ表面に存在するために、配線系のインダクタンス低減が困難である一般的な場合においてその解決方法を提供する。

上記目的を達成するために、本願発明の半導体装置は、以下の構成を有することを特徴とする。

（１）：電源電位を供給するための電源パッドと、グランド電位を供給するためのグランドパッドと、信号を入出力するための信号パッドとが一主面に形成された半導体素子と、前記電源パッドと電源配線で接続された外部接続用の電源バンプと、前記グランドパッドとグランド配線で接続された外部接続用のグランドバンプと、前記信号パッドと信号配線で接続された外部接続用の信号バンプとを備えた半導体装置において、前記信号配線の両側には前記電源配線または前記グラ
ンド配線が隣接して配設されていること。

（２）：半導体素子の一主面側に形成された複数のパッドと、複数のバンプと、前記パッドと前記バンプを接続する複数の配線を備えた半導体装置において、前記複数のパッドは、電源パッドとグランドパッドと信号パッドからなり、前記複数のバンプは、電源バンプとグランドバンプと信号バンプからなり、前記複数の配線は、電源配線とグランド配線と信号配線からなり、前記信号配線の少なくとも一部分の両側に隣接して前記電源配線または前記グランド配線が形成されていること。

（３）：（１）または（２）において、前記グランド配線と前記信号配線とはいずれも前記半導体素子の一主面に形成された数Ｎの層を介して配設されていること。

（４）：（１）または（２）において、前記電源配線と前記グランド配線と前記信号配線とはいずれも前記半導体素子の一主面に形成された数Ｎの層を介して配設されていること。

（５）：（１）乃至（４）のいずれかにおいて、前記電源配線の幅及び前記グランド配線の幅が前記信号配線の幅よりも広いこと。

（６）：（５）において、前記半導体素子の一主面の外周側領域を覆うように前記電源配線または前記グランド配線が配設されていること。

（７）：電源電位を供給するための電源パッドと、グランド電位を供給するためのグランドパッドと、信号を入出力するための信号パッドとが一主面に形成された半導体素子と、前記電源パッドと電源配線で接続された外部接続用の電源バンプと、前記グランドパッドとグランド配線で接続された外部接続用のグランドバンプと、前記信号パッドと信号配線で接続された外部接続用の信号バンプとを備えた半導体装置において、前記電源配線の幅及び前記グランド配線の幅は前記信号配線の幅よりも広く、前記半導体素子の一主面の外周側領域を覆うように前記電源配線または前記グランド配線が配設されていること。

（８）：電源電位を供給するための電源パッドと、グランド電位を供給するためのグランドパッドと、信号を入出力するための信号パッドとが一主面に形成された半導体素子と、前記電源パッドと電源配線で接続された外部接続用の電源バンプと、前記グランドパッドとグランド配線で接続された外部接続用のグランドバンプと、前記信号パッドと信号配線で接続された外部接続用の信号バンプとを備えた半導体装置において、前記半導体素子の一主面の中央部には、前記半導体素子の外縁部の一辺に沿う方向に１つの前記電源パッド、１つの前記グランドパッド、１つの前記信号パッドという順序の繰り返しでパッドが配設されたパッド列があり、前記１つの電源パッドは前記パッド列の両側に配設された少なくとも２個の前記電源バンプと前記電源配線により接続され、前記１つのグランドパッドは前記パッド列の両側に配設された少なくとも２個の前記グランドバンプと前記グランド配線により接続され、前記１つの信号パッドは前記パッド列の両側のいずれかに配設された前記１つの信号パッドと前記信号配線により接続されていること。

（９）：電源電位を供給するための電源パッドと、グランド電位を供給するためのグランドパッドと、信号を入出力するための信号パッドとが一主面に形成された半導体素子と、前記電源パッドと電源配線で接続された外部接続用の電源バンプと、前記グランドパッドとグランド配線で接続された外部接続用のグランドバンプと、前記信号パッドと信号配線で接続された外部接続用の信号バンプとを備えた半導体装置において、前記半導体素子の一主面の中央部には、前記半導体素子の外縁部の一辺に沿う方向に１つの前記電源パッド、１つの前記グランドパッド、２つ以上の前記信号パッドという順序の繰り返しでパッドが配設されたパッド列があり、前記１つの電源パッドは前記パッド列の両側に配設された少なくとも２個の前記電源バンプと前記電源配線により接続され、前記１つのグランドパッドは前記パッド列の両側に配設された少なくとも２個の前記グランドバンプと前記グランド配線により接続され、前記２つ以上の信号パッドの各々は前記パッド列の両側に配設された前記信号パッドと１対１で前記信号配線により接続されており、前記信号配線は、前記パッド列の両側に交互にのびていること。

（１０）：（８）または（９）において、前記電源配線と前記グランド配線と前記信号配線とはいずれも前記半導体素子の一主面に形成された数Ｎの層を介して配設されており、
前記電源配線の幅及び前記グランド配線の幅が前記信号配線の幅よりも広いこと。

（１１）：（８）または（９）において、前記信号パッドは、データ、クロック、ライトイネーブル、データマスクの内の何れか１種類かまたは２種類以上の任意の組み合わせであること。

本発明によれば、半導体装置の動作時に生じる過渡電流の経路に沿った実効インダクタンスを低減できるので、ノイズが少なく高速動作可能な半導体装置を提供することができる。また、赤外領域の光やアルファ線による誤動作の少ない信頼性の高い半導体装置を提供することができる。

以下、本発明の実施例を図面を用いて説明する。
図１は、本発明の第１の実施例である半導体装置のパッド形成面の平面図である。本半導体装置１０００は、図２の断面図に示した数ミリないし十数ミリの辺を持つ概略長方形のシリコンチップからなる半導体素子１１００のパッド形成面２０００上に、複数のパッド１００１と、バンプ形成部１００４と、複数のバンプ１００２と、これらを接続する複数の配線１００３から構成されている。これらは、さらに、電源パッド１００１ａ、グランドパッド１００１ｂ及び信号パッド１００１ｃと、電源バンプ１００２ａ、グランドバンプ１００２ｂ及び信号バンプ１００２ｃと、電源配線１００３ａ、グランド配線１００３ｂ及び信号配線１００３ｃとに大別できる。なお、本図に描くように、他の図面においても、電源、グランド、信号の各バンプ、パッド、配線を区別しやすいように、電源、グランドの上記構成要素についてはハッチングを施してある場合がある。本実施例においては、電源配線１００３ａとグランド配線１００３ｂ以外の信号配線１００３ｃに関しては、半導体装置の左側にある信号配線の少なくとも一部分の両側に隣接してグランド配線１００３ｂを、半導体装置の右側にある信号配線の少なくとも一部分の両側に隣接して電源配線１００３ａを、それぞれ配置したものである。これらの配線幅は、１０μｍないし１００μｍ程度が一般には用いられる。

断面構造は図２（Ａ）、（Ｂ）、（Ｃ）に概略示すように、半導体素子１１００の上に、素子の保護のための酸化シリコン層１１０１または窒化シリコン層１１０２、信号配線１００３ｃを半導体素子と絶縁するための第一の誘電体層１１０３、半導体素子１１００と半導体装置１０００を搭載する実装基板を、信号パッド１００１ｃと、信号バンプ１００２ｃを介して電気的に接続するための信号配線１００３ｃ、半導体素子１１００のグランドパッド１００１ｂと実装基板を、グランドバンプ１００２ｂを介して電気的に接続するためのグランド配線１００３ｂ、また、図２では示していない電源配線１００３ｃ、配線１００３、パッド１００１、半導体素子１１００を保護し、実装基板と絶縁するための第二の誘電体層１１０４、バンプ１１０２を形成する土台となるバンプ形成部１１０４が積層されているものである。ここで、信号配線１００３ｃと電源配線１００３ａとグランド配線１００３ｂは、同一の工程で形成されるため、製造工程が複雑になることはない。ここで窒化シリコン層１１０２は、１から２μｍ程度の厚さで特に好ましくは１．３μｍ程度の厚さにプラズマプロセスにより形成し、第一の誘電体層は、窒化シリコンもしくは感光性ＰＩＱなどの有機絶縁体を用い、３から７μｍの厚さで特に好ましくは５μｍ程度の厚さで、第二の絶縁層は感光性ＰＩＱなどの有機絶縁体を用い、３から７μｍの厚さで特に好ましくは５μｍ程度の厚さで形成することが好適である。また、パッド１００１はアルミニウムを主体として０．６から１μｍ程度の厚さに、配線１００３は、半導体素子に近い側からクロム０．１μｍ、銅３μｍ、クロム０．０５μｍの積層構造か、または、アルミニウムを主体として、０．８から１μｍ程度の厚さに形成するのが好適である。バンプ形成部１００４は、半導体素子に近い側からクロム０．０５μｍ、ニッケルとタングステンの合金２μｍ、金０．０５μｍで形成するのが好適である。バンプ１００２ははんだが用いられる。また、図示していないが、特開平９−２６０３８９に開示されているように、バンプ形成部１００４において、最表面部の金を導体全面に形成するのではなくて、バンプ１００２とバンプ形成部１００４の接触部分にのみ円形に形成しても良いのは当然である。図２（Ｃ）は、配線層を前記のアルミニウム主体の積層構造とし、保護層を酸化シリコン層で形成したものであるが、本実施例では、前記酸化シリコン層が、（Ａ）および（Ｂ）における、窒化シリコン層１１０２と第一の誘電体層１１０３を兼ねている。この場合、シリコン酸化層１１０１は０．１から１μｍ程度の厚さで特に好ましくは０．３μｍ程度の厚さにプラズマプロセスにより形成するのが望ましい。また、本実施例では、配線の上に重なる誘電体層は、感光性ＰＩＱからなる第二の誘電体層と窒化シリコン層１１０５の２層からなっている。

図２に示すように、本発明においては、電源配線またはグランド配線とこれ以外の信号配線は同一の面内に形成してある。

次に、本実施例に示す半導体装置の目的とするところである、高速動作を、本願発明がいかに可能とするかを説明する。

図３は、半導体装置における、出力バッファ付近を等価回路として示したものである。ここで、特に、データピン２の電位がロウの状態（グランド電位）からハイの状態（電源電位）に遷移する場合を考える。このとき、出力バッファ最終段４を構成するトランジスタの内、電源側のトランジスタが導通状態となり、電源ピン１からデータピン２へ出力バッファ最終段を経由して電流１００が流れる。この電流は、データピン２に接続される負荷を充電し、このピンの電位をロウからハイへと切り替えるものである。同時に、電源ピン１から出力バッファ最終段４を経由してグランドピン３へと電流１０１が流れる。この電流は、一般に貫通電流と呼ばれ、半導体装置にとっては望ましいものではないが、バッファが切り替わる際に、バッファを構成しているトランジスタがなかば導通状態になる狭い時間範囲に電源からグランドへ流れる電流として理解されている。データピン２の状態が逆にロウからハイに遷移する際には、図３において電流１００に相当するものは、図３とは異なり、データピン２からグランドピン３へと流れ、電流１０１に相当するものは、図３と同じく、電源ピン１からグランドピン３へと流れることは言うまでもない。

このように、半導体装置の信号ピンの内、データピンの電位の遷移に伴い、例えば図３に示すような電流が過渡的に流れることとなる。重要なのは、このような過渡電流が流れると、電流経路に沿った各ピンのインダクタンスと前記過渡電流の時間変化率に比例したノイズ電圧が生じることである。このため、ノイズは動作速度つまり動作周波数を増すにつれて大きくなり、あるインダクタンスの値に対して動作可能な上限の周波数が存在する。この上限を大きくするためには、インダクタンスを可能な限り低減することが必要である。例えば、先に、従来の技術としてふれた半導体装置は、半導体装置の寸法が比較的小さいため、リードフレームを用いた半導体装置に比べ小さいインダクタンスを持つはずである。本発明では、それらと概略同一の寸法でありながら、より小さいインダクタンスを持つ半導体装置を提供する。これを理解するためには、図３の過渡電流１００が影響を受けるイ
ンダクタンスはデータピン２のインダクタンス１２と電源ピン１のインダクタンス１１および図示していない電源ピン１とデータピン２の相互インダクタンスＭから求められる実効的インダクタンスであることを知る必要がある。たとえば電源ピンのインダクタンスがＬ１、データピンのインダクタンスがＬ２、これらの間の相互インダクタンスがＭであれば、図３に示した過渡電流１００の経路に関する前記実効インダクタンスは一般にＬ１＋Ｌ２−２×Ｍと表される。ノイズは電流経路のインダクタンスつまり前記実効インダクタンスに比例するので、データピンのインダクタンスＬ２と電源ピンのインダクタンスＬ１が変化しない条件では、これらの間の相互インダクタンスＭを大きくすることにより全体の実効インダクタンスを低減可能である。図３の貫通電流１０１に対しても同様の議論が成り立つことは明らかであり、この場合は、電源ピン１とグランドピン３の間の相互インダクタンスを大きくすることにより全体の実効インダクタンスを低減可能である。

図４は、半導体装置における、アドレスピン６と入力バッファ付近を等価回路として示したものである。ここで、特に、アドレスピン６の電位がロウの状態（グランド電位）からハイの状態（電源電位）に遷移する場合を考える。この場合も、遷移に伴い、アドレスピン6から入力バッファ５を経て電源ピン１ならびにグランドピン３へと流れる過渡電流１０２と、電源ピン１からグランドピン３へ流れる貫通電流１０３が生じる。前者は、入力容量を充電するための、後者は先に説明したバッファ切り替えに伴う過渡電流である。従って、信号ピンの内、アドレスピンなどの入力ピンにおいても、信号の切り替わりに伴った過渡電流が生じ、この過渡電流と電流経路に沿った導体のインダクタンスによりノイズが生じることはデータピンと同様であり、これを低減するための手法も同様である。

一般のプリント配線板などでは実効インダクタンスの低減を達成するために、全体を多層基板で構成し、信号線の直下にグランドまたは電源を薄板状の導体で形成し、前記実効インダクタンスの低減を図る。しかしながら、本願発明が対象としている半導体装置では、そのような多層構成を採ることはコスト上の制約から困難であり、電源、グランドを含んだ配線層は一層構成としたい。このため、例えば図１のような構成をとることにより、電源またはグランド配線と信号配線の距離を縮小することができ、従って電源またはグランド配線と信号配線を合わせた系の実効インダクタンスを低減することが可能である。

図１に示す実施例では、特に信号配線１００３ｃと電源配線１００３ａまたは信号配線１００３ｃとグランド配線１００３ｂの実効インダクタンスを低減するために、電源配線１００３ａとグランド配線１００３ｂをメッシュ状として信号配線１００３ｃの周囲に配置したものである。ここで重要なのは、信号配線の周囲に配置した導体が、図３と図４に示すような半導体素子内の出力バッファ４、入力バッファ５における電源とグランドを、半導体装置が実装される実装基板の電源とグランドに電気的に接続する電流の経路とする事である。このため、図１の信号配線１００３ｃの周囲の導体は、電源配線１００３ａについては、電源パッド１００１ａと電源バンプ１００２ａに、グランド配線１００３ｂについては、グランドパッド１００１ｂとグランドバンプ１００２ｂにそれぞれ接続している必要がある。

図５は、本発明における他の実施例の半導体装置の平面図を示す。本実施例では、電源、グランド以外の信号配線の少なくとも一部分の両側に隣接して、一方の側には電源配線１００３ａと電源パッド１００１ａおよび電源バンプ１００２ａを、もう一方の側にはグランド配線１００３ｂとグランドパッド１００１ｂおよびグランドバンプ１００２ｂを配置したものである。このような配置をとることにより、図１に示した実施例に比べ、幾分パッド、配線、バンプ数が増加するものの、全ての信号線が電源、グランドに挟まれる構造となる。このため、信号線１００３ｃの電位の遷移に伴う電源、グランドに生じる過渡電流は、遷移がいかなる方向に起こる場合でも、当該信号線に隣接している電源配線１００３ａまたはグランド配線１００３ｂを流れるため、これらの電流経路の実効インダクタンスを充分小さくすることができる。また、このような構造を採ることにより、図4で示したアドレスピンの電位の遷移に伴い電源ピンとグランドピン双方に生じる過渡電流の経路に沿った実効インダクタンスを、電源またはグランド配線の一方だけが信号線に隣接して生じる場合に比べ小さくすることが可能である。

図６に示すのは、図５に示した実施例において問題となりやすいパッド、バンプ、配線の増加を抑えるための構造を採った実施例の平面図である。このように、全ての信号配線１００３ｃの少なくとも一部分の片側に隣接して電源配線１００３ａかまたはグランド配線１００３ｂのどちらか一方を形成することにより、図５に示した実施例に比べ、過渡電流が流れる経路の実効インダクタンスはやや大きくならざるを得ないが、合計のピン数を少なくできる利点がある。実際、本実施例は、図５の実施例と同じ数の信号ピンを持つが全ピン数は少ない。

ここまで説明してきた実施例では、電源配線１００３ａ、グランド配線１００３ｂは、信号線と配線幅などが同等であることを前提としてきたが、図７及び図８に示す本発明の他の実施例のように、電源配線、グランド配線の配線幅を信号線に比べ大きいものとし、図５、図６の実施例では独立して複数個存在する電源配線、グランド配線をそれぞれ接続することにより、電源、グランドの実効インダクタンスのさらなる低減が可能である。また、半導体素子の遮光という利点も生じる。一般にシリコンなどを主体とした半導体素子は、赤外光への暴露により誤動作を起こすことが知られている。本実施例に示すように、半導体素子の活性部分と赤外光にさらされやすい周辺部を電源配線、グランド配線により被うことにより、誤動作を低減できる。さらに、はんだなど重金属を含んだ部材から放射されるアルファ線を本実施例のベタ層に近い電源、グランド配線により遮蔽することができるので、アルファ線による半導体装置の誤動作を防止できる利点もある。

本実施例のような、ベタ層に近い導体を、半導体装置１０００のパッド形成面２０００上に設ける場合、シリコンチップからなる半導体装置１０００の最外周部からやや内側に入った部分に形成するのが望ましい。本実施例の半導体装置は、シリコンウェハ上で、一括して半導体素子やパッド、配線、バンプなどを形成した後、スクライブラインに沿って各チップに切断される。この際、切断のためのブレードがシリコンチップのみならず本発明の半導体装置のグランド層や電源層など金属層を切断すると、ブレードが損傷しやすく、また切断時の金属層からバリが生じ、剥離の原因になってしまう。これを回避するためには、本実施例に示すように、導体層は、スクライブラインの逃げ１９００を半導体装置最外周部に設け、その内側に形成することが望ましい。

導体層の付着性を向上し信頼性を増すためには、面積の大きい導体層を形成する際には、導体層の付着性を向上させるための穴１９０１を面内に設けることが望ましい。この穴は、付着性を向上させるとともに、界面に発生するガスを抜く効果もある。これを設ける場合には、電流の流れを妨げることがないように、大きさを小さいものにするか、パッドとバンプを流れる電流を妨げにくいように、電流方向に沿って長く伸びた形にするのが好適である。

図７に示す実施例では、電源配線又はグランド配線のどちらか一方の配線幅を信号配線に比べ拡大することによりベタ層に近い導体としたものであり、特に図
７ではグランド配線に対し上記構造を適用したものを示している。本構造により、グランド配線の実効インダクタンスを低減することができるとともに、遮光性の向上、アルファ線に対する遮蔽層などの利点が生じるが、図８に示すように、グランド配線、電源配線双方の配線幅を拡大し、ベタ層に近い構造とすることにより、さらなる利点が生じる。図３で説明したように、データの切り替わり方向により、過渡電流は信号配線のほか、電源配線を流れたり、グランド配線を流れたり、あるいはその両方を流れたりする。このため、図８のように、電源配線、グランド配線の双方を平等に扱い、双方とも配線幅を拡大することにより、いかなる信号の切り替わりに対しても過渡電流経路に沿った経路の実効インダクタンスを低減することができる。

さらに、本実施例のように、電源配線、グランド配線を薄板状に拡大し、半導体装置のパッド形成面を被い、電源配線１００３ａとグランド配線１００３ｂを接近して配置することにより、高周波特性に優れたパスコンデンサを構成できるという利点がある。一般の半導体装置では、図９に示すように、半導体装置の電源ピン、グランドピンから実装基板１００上に電源配線１０２およびグランド配線１０３を引き出し、パスコンデンサとして小型のチップコンデンサを基板上に配置し上記配線と電気的に接続している。このため、半導体装置からチップコンデンサへ至る経路が長く、この経路の実効インダクタンスが比較的大きいものとなってしまう。従って、チップコンデンサ単体としての周波数特性は良好であっても、通常周波数が数十ＭＨｚ以上のノイズに対しては、パスコンデンサとしての役割を果たすことができなくなる場合が多い。本発明によるパスコンデンサは、電源配線１００３ａとグランド配線１００３ｂそれ自体で構成されることになるので、パスコンデンサと半導体装置の間の実効インダクタンスは格段に小さいこととなる。このため、通常使用されるチップコンデンサの概略十倍程度の周波数までパスコンデンサとしての役割を果たすことが可能である。ここで注意しなければならないのは、本実施例により構成されたパスコンデンサは数ｐＦ程度の容量であり、一般に０．１から数μＦ程度の容量のものが使用されるチップコンデンサに完全に取って代わるものではないことである。従って、実装基板上で本実施例の半導体装置を使用する場合にも通常のチップコンデンサを使用することになる。しかし、小さい実効インダクタンスで半導体装置の電源、グランドに接続された本実施例の半導体装置が持つパスコンデンサと、通常の容量は大きいがやや高周波特性の落ちるチップコンデンサが並列に接続されることにより、広い周波数範囲でノイズの低減が可能になる。

なお、本実施例は、電源配線とグランド配線が巨大な一枚の薄板状ではなく、面内に多くの切れ込みを持ち、電源配線とグランド配線が相互に入り組んだ構造となっているため、配線層形成に伴う内部応力の低減に役立ち、従って前記内部応力に起因する導体層の剥離などを防止する効果がある。更に導体層の付着性を向上し信頼性を増すためには、面積の大きい導体層を形成する際には、導体層の付着性を向上させるための穴１９０１を面内に設けることが望ましい。これを設ける場合には、電流の流れを妨げることがないように、大きさを小さいものにするか、パッドとバンプを流れる電流を妨げにくいように、電流方向に沿って長く伸びた形にするのが好適である。また、また、この穴は、界面に生じるガスを抜く効果もある。

図７および図８の実施例は、特開平６−１６３８２２号公報に開示されている半導体装置において示されることの無かった、パッド、バンプがチップ表面に多数存在している場合に、いかに面状の電源層、グランド層を配置するかという問題点を解決するための手法である。また、図８は、同じく特開平６−１６３８２２号公報に開示されている半導体装置において考慮されることの無かった、電源配線、グランド配線の双方に生じるノイズを低減する構造を提供するものである。

図１０は、半導体装置の内メモリデバイスに用いられることの多い、中央付近に１列のパッド列を持ったセンターパッドの半導体装置における本発明の他の実施例である。本実施例では、前記中央付近の一列のパッドを、電源パッド１００１ａ、グランドパッド１００１ｂ、少なくとも１個の信号パッド１００１ｃという順序で繰り返す構造となっている。さらに、電源パッド１００１ａとグランドパッド１００１ｂからの配線は左右両側に引き出し、それぞれ対応する電源バンプ１００２ａとグランドバンプ１００２ｂにおのおの２カ所で接続されるようにしてある。このような構成にすることにより、全ての信号配線１００３ｃは電源配線１００３ａとグランド配線１００３ｂに挟まれることになるので、先に他の実施例で示したように、信号線１００３ｃの電位がどのような状態に遷移しても電源配線１００３ａかグランド配線１００３ｂのうち隣接するものに過渡電流が流れるため、過渡電流の経路の実効インダクタンスを低減でき、従って、低ノイズで高速動作可能な半導体装置を提供可能である。

図１１は、前記実施例の、電源配線１００３ａとグランド配線１００３ｂの配線幅を拡大し、さらに電源バンプ１００２ａとグランドバンプ１００２ｂのうち、相互に接続可能なものをお互いに接続したものである。その際、最外部にある電源バンプ１００２ａ、グランドバンプ１００２ｂの数を減少させることにより、信号バンプ１００２ｃにより実装基板に接続された信号配線が、実装基板の表層配線１５００を経由して外部に引き出しやすい構造になっている。通常、実装基板上の配線は、本実施例のような半導体装置上の配線に比べ、配線幅、配線ピッチも大きいものとなるので、半導体装置最外部に多数の電源バンプ、グランドバンプが存在した場合、実装基板の表層の配線を用いて前記バンプの間を通って信号配線を引き出すことが困難になる場合もある。本実施例の構造により、半導体装置から実装基板上に信号配線を引き出すために、実装基板中でスルーホールと内層を使わずにすみ、実装基板の低コスト化を達成できる。なお、本実施例のように、最外部の電源バンプ１００２ａやグランドバンプ１００２ｂの数を減少させても、電源バンプ、グランドバンプそれぞれを配線幅の大きい電源配線、グランド配線により相互に接続しているため、過渡電流経路に沿った実効インダクタンスは十分に小さい。また、赤外光を含んだ光が入射しやすい半導体装置の外周部を薄板状の電源配線、グランド配線で被う構造となっているため、誤動作を防止する効果がある。更に、本実施例のように、電源配線１００３ａ、グランド配線１００３ｂの配線幅を拡大することで、放熱性の良い半導体装置を提供できる利点もある。図１１に示すように、放熱性能向上のためのバンプ１００２ｄを必要に応じて電源配線１００３ａ又はグランド配線１００３ｂ上に配置できるので、予想される発熱量に対応してバンプ配置が可能な部分が存在するだけ前記放熱のためのバンプを配置できる。本実施例で示す前記放熱性能向上のためのバンプは、配線幅の大きい電源配線１００３ａ、グランド配線１００３ｂと電源パッド１００１ａ、グランドパッド１００１ｂを介して半導体素子と接続されていること、半導体素子の外周部に設置可能なことから、半導体素子と電気的に接続されていないダミーバンプを放熱のために設けたり、信号バンプを放熱のために利用する手法に比べ、より大きい放熱性能の向上が期待できる。更に付言するならば、放熱性能向上のために付加されたバンプ１００２ｄの内、半導体装置の外周部特に概略長方形の半導体装置の角部付近に付加されたバンプは半導体装置の機械的信頼性向上にも効果がある。一般に、半導体装置がシリコンを主体としたものであるのに対し、実装基板は有機材料主体であることが多いため、実装基板に半導体装置を実装した状態では、熱膨張係数の差に起因したストレスが、半導体装置と実装基板との接合部分であるバンプ特に角部のバンプに誘起される。このストレスによりバンプの材料として通常使用されている半田にクラックが入り電気的接続が維持されなくなるという障害が生じることがある。本実施例で付加された放熱性能向上のためのバンプ１００２ｄは、それが角部にあることにより、放熱性能向上のみならず、補強の役割を果たすことにより、半導体装置の機械的信頼性向上という利点をもたらす。

本実施例は、半導体装置１０００がそれぞれ１種類の電源とグランドを持つことを前提としてきた。しかし、最近の半導体装置では、例えば、出力バッファ用の電源、グランドと、それ以外の電源、グランドを別々に必要としたり、異なる電圧の複数の電源を必要とする場合がある。このような場合にも本発明は有効である。図１２に半導体装置が出力バッファ用の電源、グランドと、それ以外の電源、グランドを別のパッドで持つ場合に本願発明を適用した例を示す。本実施例は、前記出力バッファ用の電源パッド、グランドパッドと回路用の電源パッド、グランドパッドに対応して、それぞれ出力バッファ用の電源配線２００３ａ、出力バッファ用のグランド配線２００３ｂと回路用の電源配線３００３ａ、グランド配線３００３ｂを個別に持つようにしたものである。その際、出力バッファつまりデータピンのパッドは、図中上半分に配置し、これに対応して出力バッファの電源配線２００３ａ、出力バッファのグランド配線２００３ｂおよびこれら配線に接続する電源バンプ１００２ａ、グランドバンプ１００２ｂも上半分に配置している。一方、データピン以外の信号ピンのパッド、例えばアドレスパッドなどは、図中下半分に配置し、これに対応して、出力バッファ以外の回路にパッドを介して接続している電源配線３００３ａ、グランド配線３００３ｂおよびこれら配線に接続する電源バンプ１００２ａ、グランドバンプ１００２ｂも下半分に配置している。このように配置することにより、半導体装置の半導体素子内部で出力バッファ最終段４に接続しているのデータピン２と、出力バッファ最終段４に接続している電源ピン１、グランドピン３が接近して配置されるので、過渡電流経路の実効インダクタンスを低減でき、従って低ノイズで高速な動作が可能な半導体装置を提供できる。

図１３は、本発明の他の実施例の平面図である。本実施例では、図１１、図１２などで示した実施例が、すべての信号線の両側にそれぞれ電源配線とグランド配線を配置する構造のため、過渡電流が流れる経路の実効インダクタンスを低減でき、低ノイズで高速動作が可能であるものの、一方、半導体装置のパッド１００１、バンプ１００２、配線１００３の数が増加しやすいという問題を克服する。本実施例では、半導体装置１０００の概略中央に配置したパッド１００１の並びを、電源パッド１００１ａ、グランドパッド１００１ｂ、４個の信号パッド１００１ｃの基本パターンが繰り返されるものとし、任意の信号線にについて、左右に隣接する配線の内少なくとも一方は電源配線１００３ａまたはグランド配線１００３ｃであるように形成したものである。本実施例においては、信号線の両側に電源配線とグランド配線の内どちらか一方のみが隣接して存在するため、両側に電源配線とグランド配線双方が存在する場合に比べ過渡電流経路の実効インダクタンスはやや大きくなるが、パッド、配線、バンプの数を低減できるため、半導体装置の面積を低減でき、より小型で低価格な半導体装置を提供できる。なお、図中、配線１００３によりパッドに接続されていないバンプ１００２が描いてあるが、このバンプは、半導体装置内部に電気的には接続されないバンプである。

本図中４０００は、半導体素子上のヒューズ部分を露出させるための開口部を示す。一般にメモリデバイスにおいては、製造時の歩留まりを考慮して、規定の容量よりも多数個のメモリセルをシリコンチップ上に形成し、これらの余分なメモリセルも全てパッドに接続する構造となっている。そして、メモリデバイスのテスト段階で、不良となったメモリセルを含むブロックからパッドへ至る配線をレーザ光などの照射により切断し、規定容量のメモリデバイスを取得するようになっている。この、レーザ光照射により配線を切断するための領域をヒューズと呼ぶ。このため、本実施例に示す半導体装置をメモリデバイスに適用する際には、レーザ光により半導体素子上の配線を切断できるように、配線を構成する導体がヒューズ部分を避けるようにしなければならない。このための領域として半導体素子上のヒューズ部分を露出させるための開口部４０００を、特に面積の大きい電源配線またはグランド配線に設ける必要が生じる場合がある。なお、この領域は、必ずしも穴状の開口部である必要はなく、幾何学的レイアウトが可能であれば、単にヒューズ領域を導体が避ける構造であれば良いのは当然である。

図１４に示すのは、上記実施例と異なる手法でピン数の増加を低減しつつ、過渡電流経路の実効インダクタンスが低減でき、低ノイズで高速動作可能な半導体装置を提供するための実施例である。本実施例では、半導体装置の信号ピンの内、切り替わりの頻度が高く、その際に生じる過渡電流も大きいデータ、クロック、ライトイネーブル、データマスクの各ピンに対応するパッドを半導体装置のパッド形成面２０００の特定の領域に配置し、これらのパッドに対しては、電源パッド１００１ａ、グランドパッド１００１ｂ、２個の信号パッドという順序で配置したものである。これに対して、前記特定の信号以外のもの、例えば、アドレス、クロックイネーブル、カラムアドレスストローブ、ロウアドレスストローブなどの信号ピンは、切り替わりの頻度が低く、生じる過渡電流が小さいため、電源パッド、グランドパッドの配置個数を減らしてある。このため、ノイズを発生しやすく、高速化の妨げとなり易い、データ配線については、過渡電流経路の実効インダクタンスを低減しつつ、半導体装置全体としては配線、バンプ、パッド数を低減できるので、高速動作を達成しつつ小型化低価格化が可能である。

図１５は、本発明の他の実施例の断面図を示す。本実施例は、これまでの実施例では、はんだなどからなるバンプの形成部１００４のみに使用していた導体層を、面積を拡大し、薄板状の導体としてグランド配線または電源配線として利用するものである。本図では、バンプ形成部の導体の面積を拡大し、半導体素子１１００からの高さが通常の信号配線１００３ｃや電源配線１００３ａ、グランド配線１００３ｂとは異なる、別のグランド層５００３としたものを示してある。もちろん、逆にこの導体を別の電源層としても良いのは当然である。本実施例では、信号配線１００３ｃ、電源配線１００３ａは、第一の誘電体層上に形成してあり、グランド層は第二の誘電体層上に形成してある。また、本実施例のグランド層５００３は、電源パッド１００１ａ、信号パッド１００１ｃ、電源バンプ１００２ａ、信号パッド１００２ｃと電気的に短絡しないよう、これらのパッド、バンプ部分の周囲には、プロセス精度に応じてグランド層の除去部分を形成してある。さらに、本実施例においては、バンプ形成部を利用した別のグランド層５００３のバンプ周囲にバンプの位置、サイズを局限するための隙間５００５を形成してある。これは、通常はんだなどで構成されるバンプが、その形成時、導体との付着性、濡れ性が良好なため、自由に流れ、拡がってしまい、バンプとしてその位置と形状が乱されるのを防ぐためである。図１６に示すように、この隙間５００５は、バンプの形状を概略休憩に保ち、応力集中部となる角部を作らないために、複数の円弧からなる形が好適である。本実施例では、４分の１の円弧を４個組み合わせた形としている。５００６は、ガス抜きのための穴である。一般に感光性ＰＩＱの上に金属を成膜する際には、界面に発生するガスにより導体の付着性が悪化する。このため、ガス抜きのための穴を複数形成し、付着力の低下を防止することが望ましい。本実施例においては、第二のグランド配線をグランドパッドに接続するための第二の誘電体層の除去部分５００５が必須となる。これは、第二のグランド配線をグランドパッドに接続するためのものである。

本発明の平面図である図１６に示すように、本実施例によれば、半導体装置１０００の主要配線面を、プリント配線板で使用されるような、２層の導体で形成できるので、信号配線、電源配線、グランド配線を同一平面上の導体で形成する場合に比べ、容易に実効インダクタンスをさらに低減することが可能になる。また、本実施例によれば、ほとんど隙間無く半導体装置のパッド形成面側をグランド層５００４により被うことができるので、より遮光性に優れ、赤外領域の電磁波による誤動作のない半導体装置を提供可能である。さらに、配線層で電源配線を構成し、バンプ形成部の導体でグランド層を構成することにより、面積の大きい、従って容量の大きいパスコンデンサを構成することが可能である。これは先に述べたように、インダクタンスをほとんど持たない容量であるため、周波数特性の良好なパスコンデンサとなり、ノイズ低減による高速動作可能な半導体装置を提供することができる。

本発明の他の実施例を図１９に示す。本実施例は、マイコンなどに多く利用される半導体装置の周辺部にパッドを配置したいわゆる周辺パッドを具える半導体装置に本発明を適用した例を示す。このように、本発明を適用することにより、周辺部にパッドを具えた半導体装置においても、配線系のインダクタンスを低減し、高速動作を可能にできる。

本発明の一実施例に係る半導体装置の配線パターンを示す平面図である。 本発明の一実施例に係る半導体装置の断面図である。 ノイズ発生の原因を示す等価回路図である。 ノイズ発生の原因を示す等価回路図である。 本発明の他の実施例に係る半導体装置の配線パターンを示す平面図である。 本発明の他の実施例に係る半導体装置の配線パターンを示す平面図である。 本発明の他の実施例に係る半導体装置の配線パターンを示す平面図である。 本発明の他の実施例に係る半導体装置の配線パターンを示す平面図である。 半導体装置とチップコンデンサの実装状況を示す斜視図である。 本発明の他の実施例に係る半導体装置の配線パターンを示す平面図である。 本発明の他の実施例に係る半導体装置の配線パターンを示す平面図である。 本発明の他の実施例に係る半導体装置の配線パターンを示す平面図である。 本発明の他の実施例に係る半導体装置の配線パターンを示す平面図である。 本発明の他の実施例に係る半導体装置の配線パターンを示す平面図である。 本発明の他の実施例に係る半導体装置の断面図である。 本発明の他の実施例に係る半導体装置の配線パターンを示す平面図である。 従来の技術による半導体装置の平面図である。 他の従来の技術による半導体装置の平面図である。 本発明の他の実施例に係る半導体装置の配線パターンを示す平面図である。

符号の説明

１０００…半導体装置、１００１…パッド、１００２…バンプ、１００３…配線、１００４…バンプ形成部、１１００…半導体素子、１９００…スクライブラインからの逃げ、１９０１…穴、２０００…パッド形成面、４０００…ヒューズ部分を露出させるための開口部、５００３…バンプ形成部の導体を利用した第二のグランド配線、５００４…短絡防止のための第二のグランド配線の除去部分、５００５…バンプの位置、サイズを局限するための隙間、５００５…第二のグランド配線をグランドパッドに接続するための第二の誘電体層の除去部分。

Claims (11)

1. 電源電位を供給するための電源パッドと、グランド電位を供給するためのグランドパッドと、信号を入出力するための信号パッドとが一主面に形成された半導体素子と、
   前記電源パッドと電源配線で接続された外部接続用の電源バンプと、
   前記グランドパッドとグランド配線で接続された外部接続用のグランドバンプと、
   前記信号パッドと信号配線で接続された外部接続用の信号バンプとを備えた半導体装置において、
   前記信号配線の両側には前記電源配線または前記グランド配線が隣接して配設されていることを特徴とする半導体装置。
2. 半導体素子の一主面側に形成された複数のパッドと、複数のバンプと、前記パッドと前記バンプを接続する複数の配線を備えた半導体装置において、
   前記複数のパッドは、電源パッドとグランドパッドと信号パッドからなり、前記複数のバンプは、電源バンプとグランドバンプと信号バンプからなり、前記複数の配線は、電源配線とグランド配線と信号配線からなり、
   前記信号配線の少なくとも一部分の両側に隣接して前記電源配線または前記グランド配線が形成されていることを特徴とする半導体装置。
3. 請求項１または２において、前記グランド配線と前記信号配線とはいずれも前記半導体素子の一主面に形成された数Ｎの層を介して配設されていることを特徴とする半導体装置。
4. 請求項１または２において、前記電源配線と前記グランド配線と前記信号配線とはいずれも前記半導体素子の一主面に形成された数Ｎの層を介して配設されていることを特徴とする半導体装置。
5. 請求項１乃至４のいずれかにおいて、前記電源配線の幅及び前記グランド配線の幅が前記信号配線の幅よりも広いことを特徴とする半導体装置。
6. 請求項５において、前記半導体素子の一主面の外周側領域を覆うように前記電源配線または前記グランド配線が配設されていることを特徴とする半導体装置。
7. 電源電位を供給するための電源パッドと、グランド電位を供給するためのグランドパッドと、信号を入出力するための信号パッドとが一主面に形成された半導体素子と、
   前記電源パッドと電源配線で接続された外部接続用の電源バンプと、
   前記グランドパッドとグランド配線で接続された外部接続用のグランドバンプと、
   前記信号パッドと信号配線で接続された外部接続用の信号バンプとを備えた半導体装置において、
   前記電源配線の幅及び前記グランド配線の幅は前記信号配線の幅よりも広く、前記半導体素子の一主面の外周側領域を覆うように前記電源配線または前記グランド配線が配設されていることを特徴とする半導体装置。
8. 電源電位を供給するための電源パッドと、グランド電位を供給するためのグランドパッドと、信号を入出力するための信号パッドとが一主面に形成された半導体素子と、
   前記電源パッドと電源配線で接続された外部接続用の電源バンプと、
   前記グランドパッドとグランド配線で接続された外部接続用のグランドバンプと、
   前記信号パッドと信号配線で接続された外部接続用の信号バンプとを備えた半導体装置において、
   前記半導体素子の一主面の中央部には、前記半導体素子の外縁部の一辺に沿う方向に１つの前記電源パッド、１つの前記グランドパッド、１つの前記信号パッドという順序の繰り返しでパッドが配設されたパッド列があり、
   前記１つの電源パッドは前記パッド列の両側に配設された少なくとも２個の前記電源バンプと前記電源配線により接続され、
   前記１つのグランドパッドは前記パッド列の両側に配設された少なくとも２個の前記グランドバンプと前記グランド配線により接続され、
   前記１つの信号パッドは前記パッド列の両側のいずれかに配設された前記１つの信号パッドと前記信号配線により接続されていることを特徴とする半導体装置。
9. 電源電位を供給するための電源パッドと、グランド電位を供給するためのグランドパッドと、信号を入出力するための信号パッドとが一主面に形成された半導体素子と、
   前記電源パッドと電源配線で接続された外部接続用の電源バンプと、
   前記グランドパッドとグランド配線で接続された外部接続用のグランドバンプと、
   前記信号パッドと信号配線で接続された外部接続用の信号バンプとを備えた半導体装置において、
   前記半導体素子の一主面の中央部には、前記半導体素子の外縁部の一辺に沿う方向に１つの前記電源パッド、１つの前記グランドパッド、２つ以上の前記信号パッドという順序の繰り返しでパッドが配設されたパッド列があり、
   前記１つの電源パッドは前記パッド列の両側に配設された少なくとも２個の前記電源バンプと前記電源配線により接続され、
   前記１つのグランドパッドは前記パッド列の両側に配設された少なくとも２個の前記グランドバンプと前記グランド配線により接続され、
   前記２つ以上の信号パッドの各々は前記パッド列の両側に配設された前記信号パッドと１対１で前記信号配線により接続されており、前記信号配線は、前記パッド列の両側に交互にのびていることを特徴とする半導体装置。
10. 請求項８または９において、前記電源配線と前記グランド配線と前記信号配線とはいずれも前記半導体素子の一主面に形成された数Ｎの層を介して配設されており、
    前記電源配線の幅及び前記グランド配線の幅が前記信号配線の幅よりも広いことを特徴とする半導体装置。
11. 請求項８または９において、前記信号パッドは、データ、クロック、ライトイネーブル、データマスクの内の何れか１種類または２種類以上の任意の組み合わせであることを特徴とする半導体装置。
    

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