CN117794065A - 具有内埋式芯片的电路板及其制造方法 - Google Patents

Abstract

本发明提供一种具有内埋式芯片的电路板及其制造方法。所述电路板包括介电层、第一线路层、芯片、导电连接部和绝缘保护层。第一线路层包括位于介电层中的至少一个第一走线。芯片位于介电层中且邻近第一走线，其中芯片包括位于芯片的上表面的多个芯片接垫。导电连接部位于芯片的上表面和第一线路层上，其中导电连接部的下表面接触芯片接垫中的至少一个芯片接垫和第一走线的上表面。绝缘保护层位于芯片、第一线路层和导电连接部上，其中绝缘保护层接触芯片的上表面。由于导电连接部接触芯片接垫和第一走线，使得芯片和第一线路层可通过同一层别中的导电连接部进行电性连接，因此可以减少芯片和第一线路层之间的界面数量，从而降低电路板中的噪声。

Description

具有内埋式芯片的电路板及其制造方法

技术领域

本发明内容是关于电路板及其制造方法，且特别是关于具有内埋式芯片的电路板及其制造方法。

背景技术

随着电子装置逐渐变得轻薄的趋势，装置中的电路板也具有分布越来越密集的功能性元件。然而，现有的电路板结构经常是以多个线路层作为功能性元件之间的导电路径，使得电路板难以进一步薄化。此外，通过多个线路层电性连接功能性元件也会增加电流信号经过的界面数，从而造成信号的损失。为了符合目前电子装置的发展趋势，需克服上述问题以提升现有电路板的信号传递品质。

发明内容

根据本发明一些实施方式，一种具有内埋式芯片的电路板包括介电层、第一线路层、第一芯片、第一导电连接部和绝缘保护层。第一线路层包括位于介电层中的至少一个第一走线。第一芯片位于介电层中且邻近第一走线，其中第一芯片包括位于第一芯片的上表面的多个第一芯片接垫。第一导电连接部位于第一芯片的上表面和第一走线的上表面上，其中第一导电连接部的下表面接触第一芯片接垫中的至少一者和第一走线的上表面。绝缘保护层位于第一芯片、第一线路层和第一导电连接部上，其中绝缘保护层接触第一芯片的上表面。

在一些实施方式中，第一导电连接部接触第一芯片和第一走线之间的介电层。

在一些实施方式中，绝缘保护层的厚度大于第一导电连接部的厚度。

在一些实施方式中，第一导电连接部的侧壁与第一导电连接部所接触的第一芯片接垫横向分离。

在一些实施方式中，第一芯片的上表面、第一走线的上表面与介电层的上表面齐平。

在一些实施方式中，第一导电连接部和第一走线包括相同的金属材料。

在一些实施方式中，绝缘保护层包括开口，而开口暴露第一芯片接垫中的至少一者。

在一些实施方式中，具有内埋式芯片的电路板进一步包括位于绝缘保护层上方的第二芯片，其中第二芯片通过开口所暴露的第一芯片接垫电性连接至第一芯片。

在一些实施方式中，具有内埋式芯片的电路板进一步包括填入开口的焊料块，其中焊料块接触第二芯片和开口所暴露的第一芯片接垫。

在一些实施方式中，绝缘保护层包括开口，而开口暴露部分的第一线路层。

在一些实施方式中，具有内埋式芯片的电路板进一步包括第二芯片和第二导电连接部。第二芯片位于介电层中且邻近第一芯片，其中第二芯片包括位于第二芯片的上表面的多个第二芯片接垫。第二导电连接部位于第一芯片的上表面和第二芯片的上表面上，其中第二导电连接部的下表面接触第一芯片的第一芯片接垫和第二芯片的第二芯片接垫。

在一些实施方式中，第二导电连接部的多个侧壁与第一芯片的第一芯片接垫和第二芯片的第二芯片接垫横向分离。

在一些实施方式中，第一芯片和第二导电连接部之间的界面齐平于第二芯片和第二导电连接部之间的界面。

在一些实施方式中，具有内埋式芯片的电路板进一步包括位于介电层下方的第二线路层，其中第二线路层经由介电层中的至少一个盲孔电性连接至第一线路层。

根据本发明一些实施方式，一种具有内埋式芯片的电路板的制造方法包括以下步骤。在基板上方形成第一线路层和芯片，其中芯片邻近第一线路层中的第一走线。形成覆盖第一线路层和芯片的介电层。移除基板，使位于芯片的上表面的多个芯片接垫及第一走线的上表面暴露在外。在芯片的上表面和第一走线的上表面上形成经图案化光阻，其中经图案化光阻包括至少一个光阻开口，光阻开口暴露芯片接垫中的至少一者和部分的第一走线的上表面。在光阻开口中形成导电连接部，其中导电连接部接触经暴露的芯片接垫和第一走线的上表面。移除经图案化光阻。在芯片、第一线路层和导电连接部上形成绝缘保护层。

在一些实施方式中，在基板上方形成第一线路层和芯片包括以下步骤。在基板的离型层上形成金属层。在金属层上形成第一线路层。通过粘着层将芯片设置于金属层上，其中芯片接垫接触粘着层。

在一些实施方式中，移除基板以暴露芯片接垫和第一走线包括以下步骤。分离离型层和金属层。移除金属层，使第一走线的上表面和粘着层暴露在外。移除粘着层，使芯片接垫暴露在外。

在一些实施方式中，方法进一步包括在绝缘保护层中形成至少一个开口，其中开口暴露未由导电连接部所覆盖的芯片接垫。

在一些实施方式中，方法进一步包括以下步骤。在形成介电层之后且移除基板之前，图案化介电层以形成暴露部分的第一线路层的至少一个介电层开口。在介电层上和介电层开口中沉积导电材料，以形成电性连接至第一线路层的第二线路层和至少一个盲孔。

在一些实施方式中，方法进一步包括以下步骤。在介电层上形成光阻层，其中光阻层覆盖第二线路层。在移除经图案化光阻时，移除光阻层。

借由上述技术方案，本发明至少具有以下优点效果：本发明可以减少芯片和第一线路层之间的界面数量，从而降低电路板中的噪声。电路板中的芯片具有高密度的芯片接垫，从而提升电路板中的信号传递效率。

附图说明

当结合附图阅读时，从以下详细描述中可以最好地理解本发明的各方面。应注意，根据工业中的标准方法，各种特征未按比例绘制。实际上，为了清楚地讨论，可任意增加或减少各种特征的尺寸。

图1A依据本发明的一些实施方式绘示具有内埋式芯片的电路板的截面图。

图1B绘示图1A中的电路板的示意俯视图。

图1C绘示图1A中的电路板的局部放大图。

图2依据本发明的一些实施方式绘示具有内埋式芯片的电路板的截面图。

图3A依据本发明的一些实施方式绘示具有内埋式芯片的电路板的截面图。

图3B绘示图3A中的电路板的示意俯视图。

图4依据本发明的一些实施方式绘示具有内埋式芯片的电路板的截面图。

图5A至图5N依据本发明的一些实施方式绘示具有内埋式芯片的电路板在制造工艺各个中间阶段的截面图。

【主要元件符号说明】

10：电路板 20：电路板

30：电路板 40：电路板

100：芯片 102：芯片接垫

104：粘着层 110：介电层

115：介电层开口 120：第一线路层

122：第一走线 130：导电连接部

140：绝缘保护层 145：开口

150：第二线路层 160：盲孔

170：焊料块 200：芯片

202：芯片接垫 300：基板

302：绝缘层 304：线路层

310：离型层 320：金属层

400：光阻层 500：经图案化光阻

505：光阻开口 A：区域

具体实施方式

为了实现提及主题的不同特征，以下公开内容提供了许多不同的实施例或示例。以下描述组件、配置等的具体示例以简化本发明。当然，这些仅仅是示例，而不是限制性的。例如，在以下的描述中，在第二特征之上或上方形成第一特征可以包括第一特征和第二特征以直接接触形成的实施例，并且还可以包括在第一特征和第二特征之间形成附加特征，使得第一特征和第二特征可以不直接接触的实施例。另外，本发明可以在各种示例中重复参考数字和/或字母。此重复是为了简单和清楚的目的，并且本身并不表示所讨论的各种实施例和/或配置之间的关系。

此外，本文可以使用空间相对术语，诸如「在…下面」、「在…下方」、「下部」、「在…上面」、「上部」等，以便于描述一个元件或特征与如图所示的另一个元件或特征的关系。除了图中所示的取向之外，空间相对术语旨在包括使用或操作中的装置的不同取向。装置可以以其他方式定向(旋转90度或在其他方向上)，并且同样可以相应地解释在此使用的空间相对描述符号。

应当理解，尽管术语「第一」、「第二」、「第三」等在本文中可以用于描述各种元件、部件、区域、层及/或部分，但是这些元件、部件、区域、层及/或部分不应受这些术语的限制。这些术语仅用于区分一个元件、部件、区域、层或部分与另一个元件、部件、区域、层或部分。因此，下面讨论的第一元件、部件、区域、层或部分可以被称为第二元件、部件、区域、层或部分而不脱离本文的教导。

本发明内容提供一种具有内埋式芯片的电路板。此电路板包括位于介电层中的第一线路层和芯片，以及位于芯片和第一线路层上的导电连接部。由于导电连接部接触芯片的芯片接垫和第一线路层的第一走线，使得芯片和第一线路层可通过同一层别(level)中的导电连接部进行电性连接。因此，导电连接部可以减少芯片和第一线路层之间的界面(boundary)数量，从而降低具有内埋式芯片的电路板中的电流信号损失或噪声。

依据本发明的一些实施方式，图1A至图1C绘示具有内埋式芯片的电路板10的各种视图。详细而言，图1A绘示电路板10的截面图，图1B绘示电路板10的示意俯视图，图1C则绘示图1A的区域A中的局部放大图。为了清楚描述电路板10所包括的元件，图1A至图1C中仅绘示电路板10的部分元件，但包括额外元件(例如线路层内的种子层(seed layer)、电性连接至电路板的系统板等)的电路板也在本发明的范围内。

参考图1A至图1C，电路板10包括芯片100、介电层110、第一线路层120、导电连接部130和绝缘保护层140。具体而言，芯片100位于介电层110中，使得介电层110环绕芯片100。芯片100包括多个芯片接垫102位于芯片100的上表面处。举例而言，如图1A所示，芯片100的上表面可不低于或齐平于介电层110的上表面，使介电层110未覆盖位于芯片100的上表面的芯片接垫102。在一些实施方式中，介电层110可覆盖芯片100的下表面，使芯片100得以与介电层110另一侧上的元件电性隔离。

第一线路层120位于介电层110中，使得介电层110环绕第一线路层120。换而言之，芯片100和第一线路层120皆位于介电层110中，且介电层110电性隔离芯片100和第一线路层120。由于第一线路层120和芯片100位于相同的介电层110中，第一线路层120与芯片100可视为位于电路板10的相同层别中。

更具体而言，芯片100可位于第一线路层120的多个导电部分之间，使得第一线路层120的第一走线122邻近芯片100。介电层110电性隔离邻近的芯片100和第一走线122，亦即，第一走线122的侧壁和芯片100的侧壁之间包括介电层110。在一些示例中，邻近第一走线122的芯片100可称为内埋式芯片(embedded chip)。在一些实施方式中，芯片100的上表面可与第一走线122的上表面和介电层110的上表面齐平，使芯片100、第一走线122和介电层110集体形成平坦的上表面。

导电连接部130位于芯片100的上表面上且位于第一线路层120的上表面上。更具体而言，导电连接部130位于芯片100的数个芯片接垫102上和第一线路层120的第一走线122上。如图1C所示，导电连接部130直接位于芯片接垫102和第一走线122上，使得导电连接部130的下表面接触芯片接垫102以及第一走线122的上表面。由于导电连接部130接触芯片接垫102和第一走线122，导电连接部130可作为导电路径电性连接芯片100和第一线路层120。在一些实施方式中，导电连接部130可包括与芯片接垫102和第一走线122接触的种子层(未特别绘示)。

芯片100、第一线路层120和作为导电路径的导电连接部130可视为位于电路板10的相同层别中。详细而言，芯片100和第一线路层120位于相同的介电层110中。导电连接部130直接形成于芯片100和第一线路层120上，使导电连接部130和芯片100或第一线路层120之间并未包括额外的介电层。换而言之，导电连接部130与芯片100或者与第一线路层120并未由介电层分隔而形成不同层别中的元件。

因此，芯片100、第一线路层120和导电连接部130是具有上下错位关系，但仍然位于相同层别中的电路元件。芯片100与第一线路层120可通过相同层别中的导电连接部130进行电性连接，而无需位于另外层别中的其他线路层来电性连接芯片100与第一线路层120。

导电连接部130电性连接芯片100和第一线路层120，从而可以减少芯片100和第一线路层120之间的电流所需经过的界面数量。举例而言，当电流从芯片100流向第一线路层120时，电流仅需经过芯片接垫102与导电连接部130之间的界面和第一走线122与导电连接部130之间的界面。因此，导电连接部130可以减少元件间的界面数量，从而降低电流信号传递时的损失或噪声。

此外，通过导电连接部130来电性连接芯片100和第一线路层120，亦可以减少电路板10的厚度。由于芯片100和第一线路层120是通过相同层别中的导电连接部130来进行电性连接，芯片100上方无需形成额外的线路层。换而言之，芯片100、第一线路层120和导电连接部130可以是电路板10的最顶部层别。这样的设计不仅使芯片100埋入于第一线路层120之间，更减少芯片100所需的线路层数量，以此达到薄化电路板10的效果。

在一些实施方式中，导电连接部130可包括适当的导电材料，从而最佳化导电连接部130与芯片接垫102之间或导电连接部130与第一走线122之间的信号传递品质与效率。举例而言，导电连接部130和第一走线122可包括相同的金属材料，从而降低导电连接部130和第一走线122之间的电阻差异。例如，导电连接部130和第一走线122可以皆由铜金属所形成。

在一些实施方式中，导电连接部130可以具有横跨芯片接垫102和第一走线122的连续结构，使得导电连接部130的下表面接触芯片100和第一走线122之间的介电层110。举例而言，如图1C所示，芯片100、第一走线122和介电层110的上表面齐平。因此，形成于芯片100和第一走线122上的导电连接部130可具有平坦的下表面，且导电连接部130的下表面接触芯片100和第一走线122之间的介电层110。

在一些实施方式中，导电连接部130可以完整覆盖多个芯片接垫102中的至少一者，使导电连接部130的侧壁与芯片接垫102横向分离。以图1C为例，在图1C的水平方向上，导电连接部130的侧壁与芯片接垫102彼此分离。如图1C所示，导电连接部130的侧壁位于两个芯片接垫102之间，使导电连接部130完整覆盖较接近第一走线122的芯片接垫102。

在一些其他实施方式中，导电连接部130可覆盖单一芯片接垫102的一部分。如图1B所示，导电连接部130的宽度可小于芯片接垫102的直径或第一走线122的宽度，使导电连接部130仅覆盖部分的芯片接垫102或第一走线122。在这样的实施方式中，导电连接部130可连接对应的芯片接垫102和第一走线122，且避免与邻近的芯片接垫102或第一走线122产生不希望的导电路径。此外，电路板10可包括多个导电连接部130，而各个导电连接部130可以是一条线路，如图1B所示。

如前文所述，导电连接部130电性连接芯片100和第一线路层120，使得芯片100可以位于电路板10的最顶部层别中。因此，位于电路板10的最外侧的绝缘保护层140可直接形成于芯片100、第一线路层120和导电连接部130上。如图1C所示，绝缘保护层140可直接接触芯片100的上表面、导电连接部130的上表面和侧壁、第一走线122的上表面和介电层110的上表面。

在一些实施方式中，芯片100上的导电连接部130可覆盖多个芯片接垫102中的一部分，而绝缘保护层140覆盖剩余的芯片接垫102。换而言之，芯片100的全部芯片接垫102可由导电连接部130或绝缘保护层140所覆盖。相似地，导电连接部130可覆盖第一走线122的部分上表面，而未由导电连接部130所覆盖的第一走线122的上表面则会接触绝缘保护层140的下表面。

在一些实施方式中，绝缘保护层140的厚度可大于导电连接部130的厚度，使得整个导电连接部130由绝缘保护层140所覆盖。因此，绝缘保护层140不仅可以保护介电层110中的芯片100和第一线路层120，更可以维持导电连接部130的稳定性。

在一些实施方式中，绝缘保护层140可包括位于第一线路层120正上方的开口145。开口145暴露部分的第一线路层120，使得第一线路层120可电性连接其他电路板或组件。举例而言，绝缘保护层140可以是阻焊层(solder mask)，而开口145是焊料块的形成位置。当焊料块形成于开口145中时，绝缘保护层140可以为下方的芯片100和第一线路层120提供防焊功能，而开口145所暴露的第一线路层120可通过焊料块电性连接其上方的组件。

在一些实施方式中，绝缘保护层140可形成于介电层110的两侧上。如图1A所示，电路板10可包括位于介电层110下方的第二线路层150和位于介电层110中的盲孔160。通过至少一个盲孔160所形成的导电路径，第二线路层150与第一线路层120可穿过介电层110而彼此电性连接。由于第二线路层150形成于介电层110之外，绝缘保护层140和介电层110可夹置第二线路层150以达到保护第二线路层150的效果。在一些实施方式中，第二线路层150和盲孔160可以是一体成形的(be integrally formed into one piece)，从而最小化第二线路层150和盲孔160之间的电流信号损失。

依据本发明的一些实施方式，图2绘示具有内埋式芯片的电路板20的截面图，用以说明本发明的电路板的其他应用方式。电路板20类似于电路板10的结构，除了电路板10包括单一芯片100，而电路板20包括芯片100和芯片200。

具体而言，电路板20的芯片200位于介电层110中且邻近芯片100。介电层110环绕芯片200，以电性隔离芯片100和芯片200。芯片200包括多个芯片接垫202位于芯片200的上表面处，且介电层110未覆盖芯片接垫202。

导电连接部130位于芯片100的上表面上且位于芯片200的上表面上。如图2所示，导电连接部130直接位于芯片接垫102和芯片接垫202上，使得导电连接部130的下表面接触芯片接垫102以及芯片接垫202。

由于导电连接部130直接电性连接位于相同介电层110中的多个芯片(例如芯片100和芯片200)，芯片100至芯片200的导电路径可包括少量的界面数。举例而言，以图2绘示的实施方式进行连接时，电流仅需经过芯片接垫102与导电连接部130之间的界面和芯片接垫202与导电连接部130之间的界面。这样的连接方式可减少芯片至芯片连接所经过的界面数，因此可降低信号传递时的损失或噪声，且增加内埋式芯片的应用灵活性。

在一些实施方式中，导电连接部130可以完整覆盖多个芯片接垫102中的至少一者以及多个芯片接垫202中的至少一者，使导电连接部130的侧壁之一与芯片接垫102横向分离，且导电连接部130的另一侧壁与芯片接垫202横向分离。如图2所示，导电连接部130的一部分(例如图2中的导电连接部130左半部)延伸跨过两个芯片接垫102，而导电连接部130的另一部分(例如图2中的导电连接部130右半部)延伸跨过两个芯片接垫202，使导电连接部130完整覆盖接近芯片100和芯片200之间间隙的芯片接垫102和芯片接垫202。

在一些实施方式中，芯片100的上表面、芯片200的上表面和介电层110的上表面可以彼此齐平，使得导电连接部130可具有平坦的下表面。换而言之，芯片100和导电连接部130之间的界面可以齐平于芯片200和导电连接部130之间的界面。

依据本发明的一些实施方式，图3A至图3B绘示具有内埋式芯片的电路板30的各种视图，用以说明本发明的电路板的其他应用方式。详细而言，图3A绘示电路板30的截面图，图3B则绘示电路板30的示意俯视图。电路板30类似于电路板10的结构，除了电路板10以绝缘保护层140覆盖芯片接垫102，而电路板30暴露部分的芯片接垫102。

具体而言，电路板30的绝缘保护层140包括多个开口145，其中至少一个开口145位于芯片100正上方。如图3A和图3B所示，导电连接部130覆盖部分数量的芯片接垫102，而开口145可暴露未由导电连接部130所覆盖的芯片接垫102。由于芯片100是电路板30中的最顶部层别，芯片100可通过芯片接垫102电性连接电路板30上方的其他电路板或组件，而无需通过其他层别中的额外线路层。以下将参考图4说明此种电路板设计所能带来的优势。

依据本发明的一些实施方式，图4绘示具有内埋式芯片的电路板40的截面图，用以说明本发明的电路板的其他应用方式。电路板40类似于电路板30的结构，除了电路板40更包括芯片100上方的芯片200。

芯片200位于绝缘保护层140上方，使得芯片100与芯片200有所间隔。绝缘保护层140的开口(例如图3A所绘示的开口145)暴露部分的芯片接垫102，而芯片200通过经暴露的芯片接垫102电性连接至芯片100。举例而言，绝缘保护层140的开口145可填入焊料块170，使得焊料块170接触芯片200和芯片接垫102。

由于导电连接部130直接电性连接位于相同介电层110中的芯片100和第一线路层120，芯片100可以是位于电路板40中的仅次于芯片200的层别。因此，绝缘保护层140不仅接触芯片100的上表面，更通过绝缘保护层140的开口145暴露芯片100的芯片接垫102。在这样的实施方式中，芯片100与芯片200之间无需额外的线路层进行电性连接，使芯片100至芯片200的导电路径可包括少量的界面数。

举例而言，以第图4图绘示的实施方式进行连接时，电流仅需经过芯片接垫102与焊料块170之间的界面和芯片200(或芯片200的芯片接垫)与焊料块170之间的界面。这样的连接方式可减少芯片至芯片连接所经过的界面数，因此可降低信号传递时的损失或噪声，且增加内埋式芯片的应用灵活性。

依据本发明的一些实施方式，图5A至图5N绘示电路板在制造工艺各个中间阶段的截面图。图5A至图5N所绘示的方法以制造图1A所绘示的电路板10为示例。然而，本领域技术人员应理解，图5A至图5N所绘示的方法不仅可用于形成电路板10，更可用于形成本发明范畴内的其他具有内埋式芯片的电路板。

值得注意的是，除非有额外说明，当图5A至图5N绘示或描述成实施方式的一系列步骤时，这些步骤的描述顺序不应受到限制。例如，部分步骤可采取与所述实施方式不同的顺序、部分步骤可同时发生、部分步骤可以不需采用及/或部分步骤可重复进行。此外，可以在所绘示的各步骤之前、期间或之后进行额外的步骤以完整形成电路板。

参考图5A至图5C，在基板300上方形成第一线路层120和芯片100。具体而言，基板300作为承载基板，用以接收芯片100和第一线路层120。由于第一线路层120包括第一走线122和其他彼此分隔的导电部分(例如接垫层)，芯片100可形成在邻近第一走线122的位置而介入第一线路层120之中。换而言之，芯片100和第一线路层120可形成在基板300上方的相同表面上，从而位于电路板10的相同层别中。

先参考至图5A，在一些实施方式中，基板300可以是核心层(core layer)。举例而言，基板300可包括绝缘层302和位于绝缘层302两侧的线路层304。在这样的实施方式中，当第一线路层120形成在基板300上方时，第一线路层120可电性连接基板300中的线路层304。在一些其他实施方式中，基板300可以是具有平滑表面的硬质基板，使得后续形成的元件也具有平坦的顶表面。举例而言，基板300可以是玻璃基板。

在一些实施方式中，如图5A所示，在形成第一线路层120之前，可以在基板300上形成离型层310。离型层310可经后续加工步骤而使离型层310两侧的部件分离，因此有助于分离基板300和位于离型层310另一侧上的构件。举例而言，可以通过例如照光或加热离型层310，使得离型层310与后续形成的第一线路层120分离。

在一些实施方式中，离型层310可以与金属层320同时压合在基板300上，使得金属层320覆盖离型层310。当后续的导电元件(例如图5B所示的第一线路层120)形成于金属层320上时，金属层320可提升导电元件的完整性与稳定性。在一些示例中，金属层320亦可称为种子层。金属层320可以是金属薄膜，且金属层320所含的金属种类可与第一线路层120所含的金属种类相同或相似。举例而言，当第一线路层120包括铜金属时，可使用钛/铜作为金属层320的材料。

参考至图5B，在一些实施方式中，形成第一线路层120可以包括通过沉积工艺形成第一线路层120的金属材料。举例而言，可使用蒸镀、溅镀、电镀、其他合适的沉积技术或上述的组合形成铜金属层或合金层。金属材料经过图案化工艺或者在沉积工艺中使用图案化遮罩后，第一线路层120可具有适合的图案而形成第一走线122与其他导电部分。

参考至图5C，在一些实施方式中，形成基板300上方的芯片100可包括通过粘着层104将芯片100设置于基板300上方。举例而言，当基板300上方包括金属层320时，芯片100可通过粘着层104设置于金属层320上。值得说明的是，粘着层104覆盖芯片100包括芯片接垫102的一侧，使得芯片100的芯片接垫102接触粘着层104。换而言之，粘着层104可位于芯片接垫102和金属层320之间。

参考图5D，形成覆盖第一线路层120和芯片100的介电层110。具体而言，在第一线路层120和芯片100上沉积介电材料以形成介电层110，其中介电层110与基板300分别位于芯片100的相对侧。介电层110的厚度大于芯片100和第一线路层120，使得介电层110覆盖第一线路层120和芯片100。此外，介电层110也填入芯片100与第一线路层120之间以及第一线路层120中的空隙，因此介电层110环绕第一线路层120和芯片100。

在一些实施方式中，在形成介电层110之后，可以在介电层110上形成金属层(未特别绘示)，以利后续形成介电层110上的其他导电元件(例如图5F所示的第二线路层150)。金属层的材料可以根据介电层110上的其他导电元件而有所不同。举例而言，若介电层110上将形成包括铜金属的第二线路层150，金属层可以是利用蒸镀、溅镀或无电电镀所形成的钛/铜层。

参考图5E至图5F，在电路板10包括第二线路层150的实施方式中，在形成介电层110之后可包括形成介电层110上的第二线路层150。具体而言，如图5E所示，先图案化介电层110以形成介电层开口115。介电层开口115延伸至第一线路层120的上表面上，使得介电层开口115暴露部分的第一线路层120。举例而言，可以使用激光钻孔(laser drill)形成第一线路层120上方的介电层开口115，且激光钻孔工艺停止在第一线路层120的上表面上。在介电层110上包括金属层的实施方式中，图案化介电层110也包括图案化介电层110上的金属层。

接着，在介电层110上和介电层开口115中沉积导电材料，以分别形成第二线路层150和盲孔160。盲孔160接触第一线路层120的上表面，且盲孔160与第二线路层150是在单一步骤中连续沉积的导电材料。因此，第二线路层150可通过介电层110中的盲孔160电性连接至第一线路层120。在一些实施方式中，由于盲孔160与第二线路层150是在单一步骤中形成，第二线路层150和盲孔160可以是一体成形的。

在一些实施方式中，第二线路层150和盲孔160的沉积工艺类似于第一线路层120，例如可以是使用蒸镀、溅镀、电镀、其他合适的沉积技术或上述的组合所形成的铜金属层或合金层。因此，第一线路层120、第二线路层150和盲孔160可以包括相似的材料。在介电层110上包括金属层的实施方式中，在沉积第二线路层150之后，可以移除未由第二线路层150的导电材料所覆盖的金属层，从而避免预期外的导电路径。

参考图5G至图5J，移除基板300以暴露芯片接垫102和第一走线122。具体而言，分离基板300和其上方的第一线路层120，使得位于芯片100的上表面的芯片接垫102及第一走线122的上表面暴露在外。由于芯片接垫102和第一走线122同时暴露在外，后续形成的导电连接部(例如图5L所示的导电连接部130)可直接接触芯片接垫102和第一走线122而形成相同层别中的导电路径。

在一些实施方式中，移除基板300可包括以下步骤。先参考至图5G，分离离型层310和金属层320。举例而言，可以通过照光或加热离型层310，使离型层310的粘性降低而分离离型层310和金属层320。如图5G所示，当图5A至图5F所示的步骤应用于基板300的两侧时，分离离型层310和金属层320将产生两组位于工艺中间阶段的电路板。后续工艺步骤可分别执行于两组电路板上。

参考至图5H，在执行后续针对导电材料的工艺之前，通过光阻层400保护第二线路层150以维持第二线路层150的完整性。具体而言，在介电层110和金属层320上沉积光阻材料，其中介电层110上的光阻材料覆盖第二线路层150。根据光阻材料类型曝光在介电层110或金属层320其中一者上的光阻材料。接着，利用显影工艺移除金属层320上的光阻材料，从而形成覆盖第二线路层150的光阻层400。

参考至图5I，移除金属层320，以暴露介电层110和粘着层104。具体而言，可以使用对金属材料具有选择性的蚀刻工艺移除金属层320。在移除金属层320之后，第一走线122、粘着层104和介电层110的上表面暴露在外。由于粘着层104未经移除，芯片接垫102仍然由粘着层104所覆盖。在一些实施方式中，移除金属层320的蚀刻工艺可以移除部分的第一线路层120，从而在移除金属层320之后，使得粘着层104和介电层110的上表面高于第一走线122的上表面。

参考至图5J，移除粘着层104，使芯片接垫102暴露在外。具体而言，可以使用例如等离子体蚀刻等蚀刻工艺移除芯片100上的粘着层104，使芯片100的整个上表面暴露在外，从而暴露位于芯片100的上表面处的芯片接垫102。在一些实施方式中，由于粘着层104和介电层110的上表面高于第一走线122的上表面，因此可以选择适当的蚀刻工艺，以在移除粘着层104时也移除部分的介电层110，使得介电层110与第一走线122的上表面共平面，而且所选的蚀刻工艺基本上不会损伤第一走线122。

在上述实施方式中，移除金属层320和粘着层104是在分开的步骤中个别进行。在一些其他实施方式中，可以在单一步骤中移除金属层320和粘着层104。在一些实施方式中，移除金属层320和粘着层104之后，芯片100的上表面、第一走线122的上表面和介电层110的上表面可以彼此齐平，使得后续形成于芯片100和第一走线122上的导电连接部可同时接触芯片100和第一走线122。

参考图5K，在芯片100的上表面和第一走线122的上表面上形成经图案化光阻500。具体而言，在芯片100的上表面、第一走线122的上表面和介电层110的表面上沉积光阻材料，并通过曝光显影形成包括光阻开口505的经图案化光阻500。如图5K所示，单一光阻开口505同时暴露芯片100的芯片接垫102以及第一走线122的部分上表面。

在一些实施方式中，形成经图案化光阻500之前，可以在芯片100的上表面、第一线路层120的上表面和介电层110的表面上形成金属层(未特别绘示)，以利后续形成导电连接部130。金属层的材料可以根据导电连接部130而有所不同。举例而言，若将形成的导电连接部130包括铜金属，金属层可以是利用蒸镀、溅镀或无电电镀所形成的钛/铜层。在形成金属层的实施方式中，光阻开口505暴露芯片接垫102正上方的金属层以及第一走线122正上方的部分金属层。

参考图5L，在光阻开口505中形成导电连接部130。具体而言，在光阻开口505中沉积导电材料，使得由光阻开口505定义的导电材料形成导电连接部130。由于光阻开口505同时暴露芯片接垫102和第一走线122的部分上表面，因此导电连接部130的下表面接触芯片接垫102和第一走线122的上表面。在形成导电连接部130之后，导电连接部130电性连接芯片100和第一线路层120，使得芯片100、第一线路层120和导电连接部130之间形成相同层别中的导电路径。

在一些实施方式中，在光阻开口505中所沉积的导电材料厚度可小于经图案化光阻500的厚度，使得导电材料的图案直接由光阻开口505所定义。在一些实施方式中，导电连接部130和第一走线122可包括相同的导电材料，从而降低导电连接部130和第一走线122之间的电阻差异、增加传递时的电流信号完整性。

参考图5M，移除经图案化光阻500。具体而言，可以使用例如光阻去除剂(stripper)针对经图案化光阻500进行移除工艺，使得导电连接部130保留在芯片100和第一线路层120上。在一些实施方式中，移除经图案化光阻500的工艺可以一并移除覆盖第二线路层150的光阻层400，使得第二线路层150暴露在外。在形成经图案化光阻500之前已形成金属层的实施方式中，移除经图案化光阻500后可以执行快速蚀刻(flash etching)工艺，以移除未由导电连接部130所覆盖的金属层，例如芯片100或介电层110上的金属层。

如上所述，导电连接部130的形成主要包括形成经图案化光阻500，以及在经图案化光阻500的光阻开口505中沉积导电材料。整体而言，导电连接部130的工艺步骤是基于微影工艺。由于微影工艺可以通过光源或设备而形成小尺寸的光阻开口505，使得光阻开口505可以精准选择欲暴露的芯片接垫102。

因此，使用微影方式形成导电连接部130也将形成尺寸小且精准度高的芯片-线路层连接，从而可以在芯片100和第一线路层120之间形成更多数量的导电路径。换而言之，在给定的芯片面积中，芯片100可以具有更多数量的芯片接垫102，从而增加芯片100的输入/输出(Input/Output，I/O)数密度并提升电路板10的信号传递效率。

参考图5N，在芯片100、第一线路层120和导电连接部130上形成绝缘保护层140，以形成电路板10。具体而言，在形成导电连接部130之后，在芯片100、第一线路层120和导电连接部130上沉积绝缘材料，以避免先前形成的多个导电元件因刮伤等外在因素而造成短路、断路等现象。在一些实施方式中，可以在绝缘保护层140中形成暴露芯片100的开口(例如图3A中所示的开口145)，使得未由导电连接部130所接触的那些芯片接垫102暴露在外，用以连接其他电路板或组件。

根据本发明上述实施方式，本发明的具有内埋式芯片的电路板包括位于同一介电层中的第一线路层和芯片、位于芯片和第一线路层上的导电连接部，以及位于芯片、第一线路层和导电连接部上的绝缘保护层。导电连接部接触芯片的芯片接垫和第一线路层的第一走线，使得芯片、第一线路层和导电连接部形成相同电路板层别中的导电路径，从而减少电路板所需的线路层数量而达到薄化电路板的效果。导电连接部还可以减少芯片和第一线路层之间的界面数量，从而降低具有内埋式芯片的电路板中的电流信号损失或噪声。

此外，根据本发明上述实施方式，本发明在具有内埋式芯片的电路板的制造方法中使用微影工艺形成导电连接部。由于微影工艺能形成小尺寸且位置精准度高的导电连接部，使得芯片通过导电连接部与线路层形成大量的输入/输出，因此电路板中的芯片可具有高密度的芯片接垫，从而提升电路板中的信号传递效率。

前面概述一些实施例的特征，使得本领域技术人员可更好地理解本发明的观点。本领域技术人员应该理解，他们可以容易地使用本发明作为设计或修改其他工艺和结构的基础，以实现相同的目的和/或实现与本文介绍的实施例相同的优点。本领域技术人员还应该理解，这样的等同构造不脱离本发明的精神和范围，并且在不脱离本发明的精神和范围的情况下，可以进行各种改变、替换和变更。

Claims (20)

1.一种具有内埋式芯片的电路板，其特征在于，包括：

介电层；

第一线路层，包括位于该介电层中的至少一个第一走线；

第一芯片，位于该介电层中且邻近该第一走线，其中该第一芯片包括多个第一芯片接垫，而所述多个第一芯片接垫位于该第一芯片的上表面；

第一导电连接部，位于该第一芯片的该上表面和该第一走线的上表面上，其中该第一导电连接部的下表面接触所述多个第一芯片接垫中的至少一者和该第一走线的该上表面；及

绝缘保护层，位于该第一芯片、该第一线路层和该第一导电连接部上，其中该绝缘保护层接触该第一芯片的该上表面。

2.如权利要求1所述的具有内埋式芯片的电路板，其特征在于，该第一导电连接部接触该第一芯片和该第一走线之间的该介电层。

3.如权利要求1所述的具有内埋式芯片的电路板，其特征在于，该绝缘保护层的厚度大于该第一导电连接部的厚度。

4.如权利要求1所述的具有内埋式芯片的电路板，其特征在于，该第一导电连接部的一侧壁与该第一导电连接部所接触的该第一芯片接垫横向分离。

5.如权利要求1所述的具有内埋式芯片的电路板，其特征在于，该第一芯片的该上表面、该第一走线的该上表面与该介电层的上表面齐平。

6.如权利要求1所述的具有内埋式芯片的电路板，其特征在于，该第一导电连接部和该第一走线包括相同的金属材料。

7.如权利要求1所述的具有内埋式芯片的电路板，其特征在于，该绝缘保护层包括开口，而该开口暴露所述多个第一芯片接垫中的至少一者。

8.如权利要求7所述的具有内埋式芯片的电路板，其特征在于，进一步包括第二芯片位于该绝缘保护层上方，其中该第二芯片通过该开口所暴露的该第一芯片接垫电性连接至该第一芯片。

9.如权利要求8所述的具有内埋式芯片的电路板，其特征在于，进一步包括填入该开口的焊料块，其中该焊料块接触该第二芯片和该开口所暴露的该第一芯片接垫。

10.如权利要求1所述的具有内埋式芯片的电路板，其特征在于，该绝缘保护层包括开口，而该开口暴露部分的该第一线路层。

11.如权利要求1所述的具有内埋式芯片的电路板，其特征在于，进一步包括：

第二芯片，位于该介电层中且邻近该第一芯片，其中该第二芯片包括位于该第二芯片的上表面的多个第二芯片接垫；及

第二导电连接部，位于该第一芯片的该上表面和该第二芯片的该上表面上，其中该第二导电连接部的下表面接触该第一芯片的所述多个第一芯片接垫和该第二芯片的所述多个第二芯片接垫。

12.如权利要求11所述的具有内埋式芯片的电路板，其特征在于，该第二导电连接部的多个侧壁与该第一芯片的所述多个第一芯片接垫和该第二芯片的所述多个第二芯片接垫横向分离。

13.如权利要求11所述的具有内埋式芯片的电路板，其特征在于，该第一芯片和该第二导电连接部之间的界面齐平于该第二芯片和该第二导电连接部之间的界面。

14.如权利要求1所述的具有内埋式芯片的电路板，其特征在于，进一步包括：

第二线路层，位于该介电层下方，其中该第二线路层经由该介电层中的至少一个盲孔电性连接至该第一线路层。

15.一种具有内埋式芯片的电路板的制造方法，其特征在于，包括：

在基板上方形成第一线路层和芯片，其中该芯片邻近该第一线路层中的第一走线；

形成覆盖该第一线路层和该芯片的介电层；

移除该基板，使位于该芯片的上表面的多个芯片接垫及该第一走线的上表面暴露在外；

在该芯片的该上表面和该第一走线的该上表面上形成经图案化光阻，其中该经图案化光阻包括至少一个光阻开口暴露所述多个芯片接垫中的至少一个芯片接垫和部分的该第一走线的该上表面；

在该光阻开口中形成导电连接部，其中该导电连接部接触经暴露的该芯片接垫和该第一走线的该上表面；

移除该经图案化光阻；及

在该芯片、该第一线路层和该导电连接部上形成绝缘保护层。

16.如权利要求15所述的方法，其特征在于，在该基板上方形成该第一线路层和该芯片包括：

在该基板上形成离型层与离型层上的金属层；

在该金属层上形成该第一线路层；及

通过粘着层将该芯片设置于该金属层上，其中所述多个芯片接垫接触该粘着层。

17.如权利要求16所述的方法，其特征在于，移除该基板以暴露所述多个芯片接垫和该第一走线包括：

分离该离型层和该金属层；

移除该金属层，使该第一走线的该上表面和该粘着层暴露在外；及

移除该粘着层，使所述多个芯片接垫暴露在外。

18.如权利要求15所述的方法，其特征在于，进一步包括：

在该绝缘保护层中形成至少一个开口，其中该开口暴露未由该导电连接部所覆盖的所述多个芯片接垫。

19.如权利要求15所述的方法，其特征在于，进一步包括：

在形成该介电层之后且移除该基板之前，图案化该介电层以形成至少一个介电层开口暴露部分的该第一线路层；及

在该介电层上和该介电层开口中沉积一导电材料，以形成电性连接至该第一线路层的第二线路层和至少一个盲孔。

20.如权利要求19所述的方法，其特征在于，进一步包括：

在该介电层上形成光阻层，其中该光阻层覆盖该第二线路层；及

在移除该经图案化光阻时，移除该光阻层。