JP4957638B2 - 多層プリント配線板及び多層プリント配線板の製造方法 - Google Patents
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Description
ワイヤーボンディングは、プリント配線板にICチップを接着剤によりダイボンディングさせて、該プリント配線板のパッドとICチップのパッドとを金線などのワイヤーで接続させた後、ICチップ並びにワイヤーを守るために熱硬化性樹脂あるいは熱可塑性樹脂などの封止樹脂を施していた。
TABは、ICチップのバンプとプリント配線板のパッドとをリードと呼ばれる線を半田などによって一括して接続させた後、樹脂による封止を行っていた。
フリップチップは、ICチップとプリント配線板のパッド部とをバンプを介して接続させて、バンプとの隙間に樹脂を充填させることによって行っていた。
また、それぞれの実装方法は、ICチップを保護するためにエポキシ樹脂等の熱可塑性樹脂によって封止を行っているが、その樹脂を充填する際に気泡を含有すると、気泡が起点となって、リード部品の破壊やICパッドの腐食、信頼性の低下を招いてしまう。熱可塑性樹脂による封止は、それぞれの部品に合わせて樹脂装填用プランジャー、金型を作成する必要が有り、また、熱硬化性樹脂であってもリード部品、ソルダーレジストなどの材質などを考慮した樹脂を選定しなくては成らないために、それぞれにおいてコスト的にも高くなる原因にもなった。
仲介層は、従来のICチップ実装技術を用いることなく、半導体素子であるICチップとプリント配線板と直接接続を取るために設けられた中間の仲介層を意味する。特徴としては、2層以上の金属層で形成され、半導体素子であるICチップのダイパッドよりも大きくさせることにある。それによって、電気的接続や位置合わせ性を向上させるものである。そのため、プリント配線板へのICチップの埋め込み、収容、収納や接続を確実にすることができる。また、仲介層上には、直接、プリント配線板の導体層である金属を形成することを可能にする。その導体層の一例としては、層間樹脂絶縁層のバイアホールや基板上のスルーホールなどがある。
更に、従来のICチップの実装方法に比べて、ICチップ〜基板〜外部基板までの配線長も短くできて、ループインダクタンスを低減できる効果もある。
先ず、本発明の第1実施形態に係る多層プリント配線板の構成について、多層プリント配線板10の断面を示す図6を参照して説明する。
硫酸 2.24 mol/l
硫酸銅 0.26 mol/l
添加剤(アトテックジャパン製、カパラシドHL)
19.5 ml/l
〔電解めっき条件〕
電流密度 1A/dm2
時間 65分
温度 22±2℃
〔無電解めっき水溶液〕
NiSO4 0.003 mol/l
酒石酸 0.200 mol/l
硫酸銅 0.030 mol/l
HCHO 0.050 mol/l
NaOH 0.100 mol/l
α、α′−ビピルジル 100 mg/l
ポリエチレングリコール(PEG) 0.10 g/l
34℃の液温度で40分間浸漬させた。
上記以外でも上述したプラズマ処理と同じ装置を用い、内部のアルゴンガスを交換した後、Ni及びCuをターゲットにしたスパッタリングを、気圧0.6Pa、温度80℃、電力200W、時間5分間の条件で行い、Ni/Cu金属層52を層間樹脂絶縁層50の表面に形成することもできる。このとき、形成されるNi/Cu金属層52の厚さは0.2μmである。
硫酸 2.24 mol/l
硫酸銅 0.26 mol/l
添加剤(アトテックジャパン製、カパラシドHL)
19.5 ml/l
〔電解めっき条件〕
電流密度 1A/dm2
時間 65分
温度 22±2℃
なお、粘度測定は、B型粘度計(東京計器社製、DVL−B型)で60rpmの場合はローターNo.4、6rpmの場合はローターNo.3によった。
なお、本発明で使用する「難溶性」「可溶性」という語は、同一の酸または酸化剤からなる溶液に同一時間浸漬した場合に、相対的に溶解速度の早いものを便宜上「可溶性」と呼び、相対的に溶解速度の遅いものを便宜上「難溶性」と呼ぶ。
上記可溶性樹脂粒子の具体例としては、例えば、エポキシ樹脂、フェノール樹脂、ポリイミド樹脂、ポリフェニレン樹脂、ポリオレフィン樹脂、フッ素樹脂等からなるものが挙げられ、これらの樹脂の一種からなるものであってもよいし、2種以上の樹脂の混合物からなるものであってもよい。
これらのなかでは、熱硬化性樹脂を含有しているものが望ましい。それにより、めっき液あるいは種々の加熱処理によっても粗化面の形状を保持することができるからである。
さらには、1分子中に、2個以上のエポキシ基を有するエポキシ樹脂がより望ましい。前述の粗化面を形成することができるばかりでなく、耐熱性等にも優れてるため、ヒートサイクル条件下においても、金属層に応力の集中が発生せず、金属層の剥離などが起きにくいからである。
上記硬化剤としては、例えば、イミダゾール系硬化剤、アミン系硬化剤、グアニジン系硬化剤、これらの硬化剤のエポキシアダクトやこれらの硬化剤をマイクロカプセル化したもの、トリフェニルホスフィン、テトラフェニルホスフォニウム・テトラフェニルボレート等の有機ホスフィン系化合物等が挙げられる。
上述した第1実施形態では、コア基板30にザグリで設けた凹部32にICチップを収容した。これに対して、第2実施形態では、コア基板30に形成した通孔32にICチップ20を収容してある。この第2実施形態では、ICチップ20の裏面側にヒートシンクを直接取り付けることができるため、ICチップ20を効率的に冷却できる利点がある。
上述した第1実施形態では、多層プリント配線板内にICチップを収容した。これに対して、第3実施形態では、多層プリント配線板内にICチップ20を収容すると共に、表面にICチップ120を載置してある。内蔵のICチップ20としては、発熱量の比較的小さいキャシュメモリが用いられ、表面のICチップ120としては、演算用のCPUが載置されている。
上述した第1実施形態では、基板全面に半田バンプ76を形成した。これに対して、第4実施形態では、ICチップ20の領域R1以外の領域R2にのみ半田バンプ(外部接続端子)76を形成してある。
24 ダイパッド
30 コア基板
32 凹部
33 第1薄膜層
36 第2薄膜層
37 電解めっき膜(厚付け層)
38 仲介層
50 層間樹脂絶縁層
58 導体回路
60 バイアホール
70 ソルダーレジスト層
76 半田バンプ(外部接続端子)
90 ドータボード
96 導電性接続ピン(外部接続端子)
97 導電性接着剤
120 ICチップ(電子部品)
150 層間樹脂絶縁層
158 導体回路
160 バイアホール
Claims (9)
- 電子部品が内蔵された基板上に樹脂絶縁層と導体層とが繰り返し形成される多層プリント配線板において、
前記電子部品のパッドは銅であり、
前記電子部品のパッド部分には、樹脂絶縁層のバイアホールと直接接続するための仲介層が形成されており、
前記仲介層が、電子部品のパッド上に蒸着、スパッタリング、無電解めっきのいずれかによって形成される薄膜層と、樹脂絶縁層のバイアホールと接続するように電解めっきによって形成される厚付け層とを含む少なくとも2層で形成されており、
前記仲介層を介して電子部品のパッドと接続される前記バイアホールの表面に粗化面が形成されていることを特徴とする多層プリント配線板。 - 電子部品が内蔵された基板上に樹脂絶縁層と導体層とが繰り返し形成される多層プリント配線板において、
前記電子部品のパッドは銅であり、
前記電子部品のパッド部分には、樹脂絶縁層のバイアホールと直接接続するための仲介層が形成されており、
前記仲介層が、電子部品のパッド上に蒸着、スパッタリング、無電解めっきのいずれかによって形成される第1薄膜層と、
前記第1薄膜層上に蒸着、スパッタリング、無電解めっきのいずれかによって形成される第2薄膜層と、
樹脂絶縁層のバイアホールと接続するように電解めっきによって形成される厚付け層とで形成されており、
前記仲介層を介して電子部品のパッドと接続される前記バイアホールの表面に粗化面が形成されていることを特徴とする多層プリント配線板。 - 前記仲介層の径は、パッドの径よりも大きいことを特徴とする請求項1又は請求項2の多層プリント配線板。
- 前記基板内の電子部品の直上以外の領域にのみ外部接続端子を形成したことを特徴とする請求項1又は請求項2に記載の多層プリント配線板。
- 前記薄膜層が、スズ、クロム、チタン、ニッケル、亜鉛、コバルト、金の中から選ばれる1種類以上であることを特徴とする請求項1に記載の多層プリント配線板。
- 前記第1薄膜層が、スズ、クロム、チタン、ニッケル、亜鉛、コバルト、金の中から選ばれる1種類以上であることを特徴とする請求項2に記載の多層プリント配線板。
- 前記第2薄膜層は、ニッケル、銅、金、銀の中から選ばれる1種類以上であることを特徴とする請求項2に記載の多層プリント配線板。
- 前記厚付け層は、ニッケル、銅、金、銀、亜鉛、鉄の中から選ばれる1種類以上であることを特徴とする請求項2に記載の多層プリント配線板。
- 電子部品が内蔵された基板上に樹脂絶縁層と導体層とが繰り返し形成される多層プリント配線板において、
少なくとも(a)〜(c)を経て、電子部品上に仲介層を形成させ、樹脂絶縁層を形成してレーザにより仲介層に至るバイアホール用開口を形成する多層プリント配線板の製造方法:
(a)銅からなるパッドを備える電子部品が埋め込まれた基板の全面に蒸着、スパッタリング、無電解めっきのいずれかによって薄膜層を形成する工程、
(b)前記薄膜層上にレジストを施して、レジストの非形成部に電解めっきにより厚付け層を形成する工程、
(c)エッチングにより前記薄膜層を除去する工程を備え、
前記仲介層の径を前記パッドの径よりも大きくすることを特徴とする多層プリント配線板の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008113641A JP4957638B2 (ja) | 2008-04-24 | 2008-04-24 | 多層プリント配線板及び多層プリント配線板の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008113641A JP4957638B2 (ja) | 2008-04-24 | 2008-04-24 | 多層プリント配線板及び多層プリント配線板の製造方法 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001192924A Division JP4458716B2 (ja) | 2001-06-26 | 2001-06-26 | 多層プリント配線板および多層プリント配線板の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2008193121A JP2008193121A (ja) | 2008-08-21 |
JP4957638B2 true JP4957638B2 (ja) | 2012-06-20 |
Family
ID=39752842
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008113641A Expired - Lifetime JP4957638B2 (ja) | 2008-04-24 | 2008-04-24 | 多層プリント配線板及び多層プリント配線板の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4957638B2 (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101095130B1 (ko) * | 2009-12-01 | 2011-12-16 | 삼성전기주식회사 | 전자부품 내장형 인쇄회로기판 및 그 제조방법 |
JP6132769B2 (ja) * | 2011-10-21 | 2017-05-24 | パナソニック株式会社 | 半導体装置 |
TWI474417B (zh) * | 2014-06-16 | 2015-02-21 | Phoenix Pioneer Technology Co Ltd | 封裝方法 |
KR101933408B1 (ko) | 2015-11-10 | 2018-12-28 | 삼성전기 주식회사 | 전자부품 패키지 및 이를 포함하는 전자기기 |
US10283467B2 (en) * | 2016-08-29 | 2019-05-07 | Chengwei Wu | Semiconductor package |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3635219B2 (ja) * | 1999-03-11 | 2005-04-06 | 新光電気工業株式会社 | 半導体装置用多層基板及びその製造方法 |
JP2000323628A (ja) * | 1999-05-10 | 2000-11-24 | Hitachi Ltd | 半導体装置とその製造方法、およびこれを用いた電子機器 |
JP2001156457A (ja) * | 1999-11-30 | 2001-06-08 | Taiyo Yuden Co Ltd | 電子回路装置の製造方法 |
JP4458716B2 (ja) * | 2001-06-26 | 2010-04-28 | イビデン株式会社 | 多層プリント配線板および多層プリント配線板の製造方法 |
-
2008
- 2008-04-24 JP JP2008113641A patent/JP4957638B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JP2008193121A (ja) | 2008-08-21 |
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A521 | Written amendment |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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R150 | Certificate of patent or registration of utility model |
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R250 | Receipt of annual fees |
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