JP3216622B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP3216622B2 JP3216622B2 JP36062298A JP36062298A JP3216622B2 JP 3216622 B2 JP3216622 B2 JP 3216622B2 JP 36062298 A JP36062298 A JP 36062298A JP 36062298 A JP36062298 A JP 36062298A JP 3216622 B2 JP3216622 B2 JP 3216622B2
- Authority
- JP
- Japan
- Prior art keywords
- chip
- wiring
- circuit board
- semiconductor chip
- bonding
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Wire Bonding (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、回路基板上に半導
体チップをフリップチップ実装した半導体装置に関する
ものである。
体チップをフリップチップ実装した半導体装置に関する
ものである。
【０００２】
【従来の技術】回路基板上に半導体チップを取り付ける
構造として、フリップチップ実装がある。フリップチッ
プ実装の構造について、図３を用いて説明する。
構造として、フリップチップ実装がある。フリップチッ
プ実装の構造について、図３を用いて説明する。
【０００３】図３に示すように、回路基板１の一面には
回路部３が形成され、半導体チップ６の一面には、チッ
プ接合部７が形成されている。また、回路基板１の回路
部３には、配線２と接合部配線４とが設けられている。
回路部３が形成され、半導体チップ６の一面には、チッ
プ接合部７が形成されている。また、回路基板１の回路
部３には、配線２と接合部配線４とが設けられている。
【０００４】回路基板１に半導体チップ６を実装するに
は、回路基板１の表面と半導体チップ６の表面とを向き
合わせにセットし、回路基板１上に形成した回路部３の
接合部配線４と半導体チップ６のチップ接合部７を重ね
て、これらを接合し、回路基板１の回路部３に半導体チ
ップ６を電気的に接続して、回路基板１上に半導体チッ
プ６を実装している。
は、回路基板１の表面と半導体チップ６の表面とを向き
合わせにセットし、回路基板１上に形成した回路部３の
接合部配線４と半導体チップ６のチップ接合部７を重ね
て、これらを接合し、回路基板１の回路部３に半導体チ
ップ６を電気的に接続して、回路基板１上に半導体チッ
プ６を実装している。
【０００５】通常、回路基板１上に形成した回路部３の
接合部配線４にハンダを取り付けておき、回路部３の接
合部配線４と半導体チップ６のチップ接合部７とを位置
決めして、ハンダを加熱しつつ半導体チップ６を加圧す
ることにより、回路部３の接合部配線４と半導体チップ
６のチップ接合部７とをハンダで接合している。
接合部配線４にハンダを取り付けておき、回路部３の接
合部配線４と半導体チップ６のチップ接合部７とを位置
決めして、ハンダを加熱しつつ半導体チップ６を加圧す
ることにより、回路部３の接合部配線４と半導体チップ
６のチップ接合部７とをハンダで接合している。
【０００６】図３に示すフリップチップ実装の構造で
は、接合を行う回路部３の接合部配線４の幅が比較的広
く、回路部３の接合部配線４と半導体チップ６のチップ
接合部７を比較的容易に接合することが可能であり、低
い動作周波数で動作する半導体装置にあっては、特に問
題が生じていない。
は、接合を行う回路部３の接合部配線４の幅が比較的広
く、回路部３の接合部配線４と半導体チップ６のチップ
接合部７を比較的容易に接合することが可能であり、低
い動作周波数で動作する半導体装置にあっては、特に問
題が生じていない。
【０００７】ところで、最近の半導体装置は、高い動作
周波数で動作するように設計されるようになっている。
周波数で動作するように設計されるようになっている。
【０００８】
【発明が解決しようとする課題】しかしながら、高い動
作周波数で動作する半導体装置においては、上述した接
合を行う回路部３の接合部配線４の幅が比較的広く、回
路部３の接合部配線４と半導体チップ６のチップ接合部
７を比較的容易に接合することが可能であるという構造
は、致命的な欠陥となる。以下、その理由について説明
する。
作周波数で動作する半導体装置においては、上述した接
合を行う回路部３の接合部配線４の幅が比較的広く、回
路部３の接合部配線４と半導体チップ６のチップ接合部
７を比較的容易に接合することが可能であるという構造
は、致命的な欠陥となる。以下、その理由について説明
する。
【０００９】すなわち、低い動作周波数で動作する半導
体装置にあっては、回路部３の接合部配線４の幅と半導
体チップ６のチップ接合部７の配線幅（線路幅）とが相
違する構造は、線路のインピーダンスの観点からする
と、影響を受ける割合が少ないものである。
体装置にあっては、回路部３の接合部配線４の幅と半導
体チップ６のチップ接合部７の配線幅（線路幅）とが相
違する構造は、線路のインピーダンスの観点からする
と、影響を受ける割合が少ないものである。
【００１０】一方、高い動作周波数で動作する半導体装
置においては、回路部３の接合部配線４の線路幅と半導
体チップ６のチップ接合部７の線路幅とが異なる箇所で
線路のインピーダンスが不連続となり、インピーダンス
の不連続部で信号の反射が生じ、その反射による損失が
生じてしまうこととなる。
置においては、回路部３の接合部配線４の線路幅と半導
体チップ６のチップ接合部７の線路幅とが異なる箇所で
線路のインピーダンスが不連続となり、インピーダンス
の不連続部で信号の反射が生じ、その反射による損失が
生じてしまうこととなる。
【００１１】したがって、高い動作周波数で動作する半
導体装置においては、上述した信号の反射損失が原因と
なって、設計値に基づく効率的な動作を行うことが不可
能になるという問題がある。
導体装置においては、上述した信号の反射損失が原因と
なって、設計値に基づく効率的な動作を行うことが不可
能になるという問題がある。
【００１２】本発明の目的は、回路部の配線と半導体チ
ップのチップ接合部との接合時にインピーダンスの不整
合により損失が生じないようにした半導体装置を提供す
ることにある。
ップのチップ接合部との接合時にインピーダンスの不整
合により損失が生じないようにした半導体装置を提供す
ることにある。
【００１３】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体装置は、回路基板上に半導体チ
ップをフリップチップ実装した半導体装置であって、前
記回路基板内の半導体チップをフリップチップ実装によ
り接合する領域には誘電率の異なる領域を形成し、前記
誘電率の異なる領域上に線路を設け、かつ、前記誘電率
の異なる領域での線路幅を変更したものである。
め、本発明に係る半導体装置は、回路基板上に半導体チ
ップをフリップチップ実装した半導体装置であって、前
記回路基板内の半導体チップをフリップチップ実装によ
り接合する領域には誘電率の異なる領域を形成し、前記
誘電率の異なる領域上に線路を設け、かつ、前記誘電率
の異なる領域での線路幅を変更したものである。
【００１８】また本発明に係る半導体装置は、回路基板
上に半導体チップをフリップチップ実装した半導体装置
であって、前記回路基板の一部に基板厚の異なる領域を
形成し、前記基板厚の異なる領域上に線路を設け、か
つ、前記基板厚の異なる領域での線路幅を変更したもの
である。
上に半導体チップをフリップチップ実装した半導体装置
であって、前記回路基板の一部に基板厚の異なる領域を
形成し、前記基板厚の異なる領域上に線路を設け、か
つ、前記基板厚の異なる領域での線路幅を変更したもの
である。
【００１９】また前記回路基板の基板厚の異なる領域
は、回路基板上に半導体チップをフリップチップ実装す
る領域である。
は、回路基板上に半導体チップをフリップチップ実装す
る領域である。
【００２０】また前記誘電率の異なる領域での線路幅を
拡張して線路のインピーダンスを変化させることなく変
更したものである。
拡張して線路のインピーダンスを変化させることなく変
更したものである。
【００２１】また前記基板厚を厚くして線路幅を線路の
インピーダンスを変化させることなく変更したものであ
る。
インピーダンスを変化させることなく変更したものであ
る。
【００２２】
【発明の実施の形態】以下、本発明の実施の形態を図に
より説明する。
より説明する。
【００２３】本発明に係る半導体装置は、フリップチッ
プ実装を用いて製造される高周波動作可能な半導体装置
を対象とするものであり、回路部の配線と半導体チップ
のチップ接合部との接合時にインピーダンスの不整合に
より損失が生じないようにすることを目的とするもので
ある。
プ実装を用いて製造される高周波動作可能な半導体装置
を対象とするものであり、回路部の配線と半導体チップ
のチップ接合部との接合時にインピーダンスの不整合に
より損失が生じないようにすることを目的とするもので
ある。
【００２４】次に、回路部の配線と半導体チップのチッ
プ接合部との接合時にインピーダンスの不整合により損
失が生じないようにする具体的な技術的手段について技
術的に解析する。
プ接合部との接合時にインピーダンスの不整合により損
失が生じないようにする具体的な技術的手段について技
術的に解析する。
【００２５】最近の半導体装置に用いる半導体チップ
は、高周波動作するものが多い。このような半導体チッ
プを回路基板上にフリップチップ実装する場合、半導体
チップと回路基板の配線との接合箇所での配線幅（線路
幅）が異なるため、その部分で線路のインピーダンスが
変化してしまい、信号の反射損失が発生してしまう。信
号反射による損失は、特に高周波動作する半導体装置の
場合、その動作に顕著に影響する。
は、高周波動作するものが多い。このような半導体チッ
プを回路基板上にフリップチップ実装する場合、半導体
チップと回路基板の配線との接合箇所での配線幅（線路
幅）が異なるため、その部分で線路のインピーダンスが
変化してしまい、信号の反射損失が発生してしまう。信
号反射による損失は、特に高周波動作する半導体装置の
場合、その動作に顕著に影響する。
【００２６】以上の記載からすると、半導体チップと回
路基板の配線との接合箇所での配線幅（線路幅）を同一
にすることが考えられる。しかしながら、半導体チップ
と回路基板との誘電率と基板厚によって、半導体チップ
のチップ接合部と回路基板の配線とが固有のインピーダ
ンスをもつため、配線幅を同一にすることは不可能であ
る。
路基板の配線との接合箇所での配線幅（線路幅）を同一
にすることが考えられる。しかしながら、半導体チップ
と回路基板との誘電率と基板厚によって、半導体チップ
のチップ接合部と回路基板の配線とが固有のインピーダ
ンスをもつため、配線幅を同一にすることは不可能であ
る。
【００２７】したがって、半導体チップと回路基板の配
線との接合部での配線幅を同一にするという考えは、設
計上からすると、理想的であるが、フリップチップ実装
の製造面からすると、技術的に不可能である。
線との接合部での配線幅を同一にするという考えは、設
計上からすると、理想的であるが、フリップチップ実装
の製造面からすると、技術的に不可能である。
【００２８】回路基板は、絶縁体、すなわち誘電体上に
配線を形成する構造のものであり、その配線に半導体チ
ップを電気的に接続するものであり、しかも、その配線
部分には高周波数の信号が伝送されるものであるから、
回路基板上に半導体チップをフリップチップ実装して、
半導体チップを高周波数動作させる構造は、マイクロス
トリップ線路と擬似的に同一構造と見做すことが可能で
ある。
配線を形成する構造のものであり、その配線に半導体チ
ップを電気的に接続するものであり、しかも、その配線
部分には高周波数の信号が伝送されるものであるから、
回路基板上に半導体チップをフリップチップ実装して、
半導体チップを高周波数動作させる構造は、マイクロス
トリップ線路と擬似的に同一構造と見做すことが可能で
ある。
【００２９】したがって、マイクロ波・ミリ波で使用す
る一般的なマイクロストリップ線路におけるインピーダ
ンスＺcの算出法を本発明に係る半導体装置に適用する
と、半導体チップと回路基板の配線との接合箇所におけ
る線路のインピーダンスＺcは、下記の式（１）で与え
られる。
る一般的なマイクロストリップ線路におけるインピーダ
ンスＺcの算出法を本発明に係る半導体装置に適用する
と、半導体チップと回路基板の配線との接合箇所におけ
る線路のインピーダンスＺcは、下記の式（１）で与え
られる。
【００３０】Ｚc＝√（ε0εeffμ）・ｔ／（ε1Ｗ）
・・・・・・式（１） ここで、 ε0 ：線路上面空間の誘電率 εeff：等価誘電率 μ ：基板の透磁率 ｔ ：基板の厚さ ε1 ：基板の誘電率 Ｗ ：配線幅 を表わす。
・・・・・・式（１） ここで、 ε0 ：線路上面空間の誘電率 εeff：等価誘電率 μ ：基板の透磁率 ｔ ：基板の厚さ ε1 ：基板の誘電率 Ｗ ：配線幅 を表わす。
【００３１】上述した式（１）からインピーダンスＺc
を変えずに、半導体チップと回路基板の配線との接合箇
所における配線幅（線路幅）を拡張するためには、２通
りの方法を導き出すことができる。
を変えずに、半導体チップと回路基板の配線との接合箇
所における配線幅（線路幅）を拡張するためには、２通
りの方法を導き出すことができる。
【００３２】第１の方法は、半導体チップ６のチップ接
合部７と回路基板１の接合配線部４との接合箇所での配
線下を低誘電率の基板で構成するものである。
合部７と回路基板１の接合配線部４との接合箇所での配
線下を低誘電率の基板で構成するものである。
【００３３】第２の方法は、半導体チップ６のチップ接
合部７と回路基板１の接合配線部４との接合箇所の配線
下の基板厚ｔを変更し、配線のインピーダンスを変更す
る構成のものである。
合部７と回路基板１の接合配線部４との接合箇所の配線
下の基板厚ｔを変更し、配線のインピーダンスを変更す
る構成のものである。
【００３４】前記第１の構成は図１に示すように、回路
基板１のうち、半導体チップ６が接合される基板の一部
を低誘電体５として構成し、低誘電体５上に、半導体チ
ップ６のチップ接合部７を接合させる回路基板１の接合
配線部４を作成する。
基板１のうち、半導体チップ６が接合される基板の一部
を低誘電体５として構成し、低誘電体５上に、半導体チ
ップ６のチップ接合部７を接合させる回路基板１の接合
配線部４を作成する。
【００３５】回路基板１の接合配線部４は、回路基板１
の回路部３に配線４ａを介して接続される。
の回路部３に配線４ａを介して接続される。
【００３６】低誘電体５上に接合配線部４を作成するに
あたっては、低誘電体５上における接合配線部４の配線
幅Ｗ1を、配線４ａの配線幅Ｗ2より拡張し、線路のイン
ピーダンスを変化させないような寸法にする。
あたっては、低誘電体５上における接合配線部４の配線
幅Ｗ1を、配線４ａの配線幅Ｗ2より拡張し、線路のイン
ピーダンスを変化させないような寸法にする。
【００３７】前記第１の方法による構成を評価する。上
述した式（１）におけるε1は回路基板１の誘電率、Ｗ
は配線幅であるから、低誘電体５として、回路基板１の
誘電率と異なる誘電率のものを用いることにより、配線
幅Ｗを拡張する方向に変えることが可能となる。
述した式（１）におけるε1は回路基板１の誘電率、Ｗ
は配線幅であるから、低誘電体５として、回路基板１の
誘電率と異なる誘電率のものを用いることにより、配線
幅Ｗを拡張する方向に変えることが可能となる。
【００３８】配線幅Ｗを拡張する方向に変えるという技
術的な手段を用いて、配線４ａと接合配線部４との接合
箇所を含めて半導体チップ６のチップ接合部７と回路基
板１の接合配線部４との接合箇所におけるインピーダン
ス合わせを容易に行うことが可能となる。
術的な手段を用いて、配線４ａと接合配線部４との接合
箇所を含めて半導体チップ６のチップ接合部７と回路基
板１の接合配線部４との接合箇所におけるインピーダン
ス合わせを容易に行うことが可能となる。
【００３９】したがって、図１に示す第１の構成に基づ
いて、回路部３の配線４ａに連なる接合部配線４と半導
体チップ６のチップ接合部７とを接合する際のインピー
ダンスの不整合を調整して、インピーダンスの不整合に
よる損失を低減することができることは明らかである。
いて、回路部３の配線４ａに連なる接合部配線４と半導
体チップ６のチップ接合部７とを接合する際のインピー
ダンスの不整合を調整して、インピーダンスの不整合に
よる損失を低減することができることは明らかである。
【００４０】前記第２の構成は図２に示すように、回路
基板１のうち、半導体チップ６が接合される基板の一部
の基板厚ｔを厚く構成し、基板厚ｔが厚いチップ接合部
段差８上に、半導体チップ６のチップ接合部７を接合さ
せる回路基板１の接合配線部４を作成する。
基板１のうち、半導体チップ６が接合される基板の一部
の基板厚ｔを厚く構成し、基板厚ｔが厚いチップ接合部
段差８上に、半導体チップ６のチップ接合部７を接合さ
せる回路基板１の接合配線部４を作成する。
【００４１】回路基板１の接合配線部４は、回路基板１
の回路部３に配線４ａを介して接続される。
の回路部３に配線４ａを介して接続される。
【００４２】チップ接合部段差８上に接合配線部４を作
成するにあたっては、チップ接合部段差８上における接
合配線部４の配線幅Ｗ1を、配線４ａの配線幅Ｗ2より拡
張して形成する。
成するにあたっては、チップ接合部段差８上における接
合配線部４の配線幅Ｗ1を、配線４ａの配線幅Ｗ2より拡
張して形成する。
【００４３】さらに、半導体チップ６のチップ接合部７
と回路基板１の接合配線部４との接合部の真下（配線
下）の基板厚ｔを厚く変更し、インピーダンスを変化さ
せないようにする。
と回路基板１の接合配線部４との接合部の真下（配線
下）の基板厚ｔを厚く変更し、インピーダンスを変化さ
せないようにする。
【００４４】図２では、半導体チップ６との接合部分の
基板厚ｔを厚くすることにより、回路基板１の接合配線
部４の配線幅を変更している。基板厚さｔに対する接合
配線部４の配線幅Ｗの変動の程度は、例えば、式（１）
のｔが基板厚であることから、基板厚ｔを２倍にするこ
とにより、線路のインピーダンスを変えることなく、接
合配線部４の配線幅Ｗを２倍に広げることが可能にな
る。
基板厚ｔを厚くすることにより、回路基板１の接合配線
部４の配線幅を変更している。基板厚さｔに対する接合
配線部４の配線幅Ｗの変動の程度は、例えば、式（１）
のｔが基板厚であることから、基板厚ｔを２倍にするこ
とにより、線路のインピーダンスを変えることなく、接
合配線部４の配線幅Ｗを２倍に広げることが可能にな
る。
【００４５】回路基板１の基板厚ｔを厚くするという技
術的な手段を用いて、配線４ａと接合配線部４との接合
部を含めて半導体チップ６のチップ接合部７と回路基板
１の接合配線部４との接合部におけるインピーダンス合
わせを容易に行うことが可能となる。
術的な手段を用いて、配線４ａと接合配線部４との接合
部を含めて半導体チップ６のチップ接合部７と回路基板
１の接合配線部４との接合部におけるインピーダンス合
わせを容易に行うことが可能となる。
【００４６】したがって、図２に示す第２の構成に基づ
いて、回路部３の配線４ａに連なる接合部配線４と半導
体チップ６のチップ接合部７とを接合する際のインピー
ダンスの不整合を調整して、インピーダンスの不整合に
よる損失を低減することができることは明らかである。
いて、回路部３の配線４ａに連なる接合部配線４と半導
体チップ６のチップ接合部７とを接合する際のインピー
ダンスの不整合を調整して、インピーダンスの不整合に
よる損失を低減することができることは明らかである。
【００４７】次に、本発明の具体例を実施形態として説
明する。
明する。
【００４８】（実施形態１）図１は、本発明の実施形態
１に係る半導体装置を示す分解斜視図である。
１に係る半導体装置を示す分解斜視図である。
【００４９】図１に示すように、回路基板１の一面には
回路部３が形成され、半導体チップ６の一面にはチップ
接合部７が形成されている。また、回路基板１の回路部
３には、配線２と４が設けられている。
回路部３が形成され、半導体チップ６の一面にはチップ
接合部７が形成されている。また、回路基板１の回路部
３には、配線２と４が設けられている。
【００５０】さらに、回路基板１の一部、つまり半導体
チップ６をフリップチップ実装する場合に接合部となる
領域を低誘電体５にて構成し、低誘電体５上に、半導体
チップ６のチップ接合部７を接合させる回路基板１の接
合配線部４を作成する。
チップ６をフリップチップ実装する場合に接合部となる
領域を低誘電体５にて構成し、低誘電体５上に、半導体
チップ６のチップ接合部７を接合させる回路基板１の接
合配線部４を作成する。
【００５１】回路基板１の接合配線部４は、回路基板１
の回路部３に配線４ａを介して接続される。
の回路部３に配線４ａを介して接続される。
【００５２】低誘電体５上に接合配線部４を作成するに
あたっては、低誘電体５上における接合配線部４の配線
幅Ｗ1を、配線４ａの配線幅Ｗ2より拡張し、インピーダ
ンスを変化させないような寸法にする。
あたっては、低誘電体５上における接合配線部４の配線
幅Ｗ1を、配線４ａの配線幅Ｗ2より拡張し、インピーダ
ンスを変化させないような寸法にする。
【００５３】回路基板１に半導体チップ６を実装するに
は、回路基板１の表面と半導体チップ６の表面とを向き
合わせにセットし、回路基板１上に形成した回路部３の
接合部配線４と半導体チップ６のチップ接合部７を重ね
て、これらを接合し、回路基板１の回路部３に半導体チ
ップ６を電気的に接続して、回路基板１上に半導体チッ
プ６をフリップチップ実装する。
は、回路基板１の表面と半導体チップ６の表面とを向き
合わせにセットし、回路基板１上に形成した回路部３の
接合部配線４と半導体チップ６のチップ接合部７を重ね
て、これらを接合し、回路基板１の回路部３に半導体チ
ップ６を電気的に接続して、回路基板１上に半導体チッ
プ６をフリップチップ実装する。
【００５４】本発明の実施形態１において、式（１）か
ら明らかなように、回路基板１の誘電率ε1と接合部配
線４の配線幅Ｗとは反比例の関係にあるため、低誘電体
５の誘電率が回路基板１の誘電率の２分の１である場
合、配線幅Ｗは約２倍に拡張することができる。
ら明らかなように、回路基板１の誘電率ε1と接合部配
線４の配線幅Ｗとは反比例の関係にあるため、低誘電体
５の誘電率が回路基板１の誘電率の２分の１である場
合、配線幅Ｗは約２倍に拡張することができる。
【００５５】一般に、回路基板１と半導体チップ６の誘
電率及び基板厚が異なるため、同一の線路インピーダン
スを有する回路基板１の配線４ａと半導体チップ６のチ
ップ接合部７との線路幅は、異なっている。
電率及び基板厚が異なるため、同一の線路インピーダン
スを有する回路基板１の配線４ａと半導体チップ６のチ
ップ接合部７との線路幅は、異なっている。
【００５６】回路基板１に半導体チップ６をフリップチ
ップ実装した場合には、回路基板１の接合部配線４と半
導体チップ６のチップ接合部７との配線幅が異なると、
接合部配線４とチップ接合部７との接合箇所での線路幅
の狭い線路（チップ接合部７）は、接合箇所で線路幅が
急に広がったと見なされ、線路のインピーダンスが変化
する。
ップ実装した場合には、回路基板１の接合部配線４と半
導体チップ６のチップ接合部７との配線幅が異なると、
接合部配線４とチップ接合部７との接合箇所での線路幅
の狭い線路（チップ接合部７）は、接合箇所で線路幅が
急に広がったと見なされ、線路のインピーダンスが変化
する。
【００５７】このため、接合部配線４とチップ接合部７
との接合箇所でのインピーダンスが変化しないように、
回路基板１の接合部配線４の線路幅Ｗ1を半導体チップ
６のチップ接合部７の線路幅Ｗ2より拡張する。この場
合、低誘電体５の誘電率も一義的に決めることができ
る。
との接合箇所でのインピーダンスが変化しないように、
回路基板１の接合部配線４の線路幅Ｗ1を半導体チップ
６のチップ接合部７の線路幅Ｗ2より拡張する。この場
合、低誘電体５の誘電率も一義的に決めることができ
る。
【００５８】（実施形態２）図２は、本発明の実施形態
２に係る半導体装置を示す分解斜視図である。
２に係る半導体装置を示す分解斜視図である。
【００５９】図１に示す本発明の実施形態１は、回路基
板１に誘電率が異なる低誘電率体５の領域を作成するも
のであるが、図２に示す本発明の実施形態２は、回路基
板１の材質を変えることなく、インピーダンスを変える
構造を示すものである。
板１に誘電率が異なる低誘電率体５の領域を作成するも
のであるが、図２に示す本発明の実施形態２は、回路基
板１の材質を変えることなく、インピーダンスを変える
構造を示すものである。
【００６０】図２に示す本発明の実施形態２では、回路
基板１の半導体チップ６を取り付ける箇所の基板厚ｔを
厚くしてチップ接合部段差８を形成する。チップ接合部
段差８の高さ、すなわち基板厚ｔは、拡張する線路幅Ｗ
に応じて変更することが可能である。
基板１の半導体チップ６を取り付ける箇所の基板厚ｔを
厚くしてチップ接合部段差８を形成する。チップ接合部
段差８の高さ、すなわち基板厚ｔは、拡張する線路幅Ｗ
に応じて変更することが可能である。
【００６１】式（１）に示すように、基板厚ｔと線路幅
Ｗは、線路のインピーダンスに対して比例・反比例の関
係があるため、線路幅Ｗを２倍に拡張する場合、チップ
接合部段差８の基板厚ｔをほぼ２倍にすることにより、
接合部配線４とチップ接合部７との接合箇所での線路の
インピーダンスを変えることなく線路幅Ｗを拡張するこ
とができる。
Ｗは、線路のインピーダンスに対して比例・反比例の関
係があるため、線路幅Ｗを２倍に拡張する場合、チップ
接合部段差８の基板厚ｔをほぼ２倍にすることにより、
接合部配線４とチップ接合部７との接合箇所での線路の
インピーダンスを変えることなく線路幅Ｗを拡張するこ
とができる。
【００６２】本発明の実施形態２と実施形態１とを比較
すると、実施形態１では低誘電体５の誘電率を任意に決
めることができないため、線路幅Ｗは階段状に拡張する
のに対し、実施形態２では、チップ接合部段差８の基板
厚ｔは任意に変えられるため、線路幅Ｗを連続的に拡張
することができるという利点を有している。
すると、実施形態１では低誘電体５の誘電率を任意に決
めることができないため、線路幅Ｗは階段状に拡張する
のに対し、実施形態２では、チップ接合部段差８の基板
厚ｔは任意に変えられるため、線路幅Ｗを連続的に拡張
することができるという利点を有している。
【００６３】
【発明の効果】以上説明したように本発明によれば、回
路基板の一部に誘電率の異なる領域を形成し、誘電率の
異なる領域で配線幅を拡張して変更することにより、半
導体チップと回路基板との接合箇所におけるインピーダ
ンス合わせを容易に行うことができ、インピーダンスの
不整合を調整して、インピーダンスの不整合による損失
を低減することができる。
路基板の一部に誘電率の異なる領域を形成し、誘電率の
異なる領域で配線幅を拡張して変更することにより、半
導体チップと回路基板との接合箇所におけるインピーダ
ンス合わせを容易に行うことができ、インピーダンスの
不整合を調整して、インピーダンスの不整合による損失
を低減することができる。
【００６４】さらに回路基板の一部の基板厚を厚くする
ことにより、半導体チップと回路基板との接合部におけ
るインピーダンス合わせを容易に行うことができ、イン
ピーダンスの不整合を調整して、インピーダンスの不整
合による損失を低減することができる。
ことにより、半導体チップと回路基板との接合部におけ
るインピーダンス合わせを容易に行うことができ、イン
ピーダンスの不整合を調整して、インピーダンスの不整
合による損失を低減することができる。
【図１】本発明の実施形態１に係る半導体装置を示す分
解斜視図である。
解斜視図である。
【図２】本発明の実施形態２に係る半導体装置を示す分
解斜視図である。
解斜視図である。
【図３】回路基板上に半導体チップをフリップチップ実
装した半導体装置を示す分解斜視図である。
装した半導体装置を示す分解斜視図である。
１ 回路基板 ２ 配線 ３ 回路部 ４ 接合部配線 ４ａ 配線 ５ 低誘電体 ６ 半導体チップ ７ チップ接合部
Claims (5)
- 【請求項１】 回路基板上に半導体チップをフリップチ
ップ実装した半導体装置であって、前記回路基板内の半
導体チップをフリップチップ実装により接合する領域に
は誘電率の異なる領域を形成し、前記誘電率の異なる領
域上に線路を設け、かつ、前記誘電率の異なる領域での
線路幅を変更したことを特徴とする半導体装置。 - 【請求項２】 回路基板上に半導体チップをフリップチ
ップ実装した半導体装置であって、前記回路基板の一部
に基板厚の異なる領域を形成し、前記基板厚の異なる領
域上に線路を設け、かつ、前記基板厚の異なる領域での
線路幅を変更したことを特徴とする半導体装置。 - 【請求項３】 前記回路基板の一部は、回路基板上に半
導体チップをフリップチップ実装する領域であることを
特徴とする請求項２に記載の半導体装置。 - 【請求項４】 前記誘電率の異なる領域での線路幅を拡
張して線路のインピーダンスを変化させることなく変更
したことを特徴とする請求項１に記載の半導体装置。 - 【請求項５】 前記基板厚を厚くして線路幅を線路のイ
ンピーダンスを変化させることなく変更したことを特徴
とする請求項２に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36062298A JP3216622B2 (ja) | 1998-12-18 | 1998-12-18 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36062298A JP3216622B2 (ja) | 1998-12-18 | 1998-12-18 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000183231A JP2000183231A (ja) | 2000-06-30 |
| JP3216622B2 true JP3216622B2 (ja) | 2001-10-09 |
Family
ID=18470207
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP36062298A Expired - Fee Related JP3216622B2 (ja) | 1998-12-18 | 1998-12-18 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3216622B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5337041B2 (ja) | 2007-10-09 | 2013-11-06 | パナソニック株式会社 | 回路装置 |
| CN103180944A (zh) | 2010-10-25 | 2013-06-26 | 松下电器产业株式会社 | 电子元件的接合方式 |
| JP6132769B2 (ja) | 2011-10-21 | 2017-05-24 | パナソニック株式会社 | 半導体装置 |
| EP2667690B1 (en) * | 2012-05-23 | 2019-09-11 | Tyco Electronics Belgium EC BVBA | Three-dimensional circuit board |
-
1998
- 1998-12-18 JP JP36062298A patent/JP3216622B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000183231A (ja) | 2000-06-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6573600B2 (en) | Multilayer wiring substrate having differential signal wires and a general signal wire in different planes | |
| EP0782766B1 (en) | Microwave/millimeter wave circuit structure with discrete flip-chip mounted elements, and method of fabricating the same | |
| JPH0812887B2 (ja) | 高速集積回路パツケ−ジ | |
| JPH0321089B2 (ja) | ||
| JPH08213474A (ja) | 集積回路及び製造方法 | |
| US5777528A (en) | Mode suppressing coplanar waveguide transition and method | |
| US7067743B2 (en) | Transmission line and device including the same | |
| JP3216622B2 (ja) | 半導体装置 | |
| JP3081786B2 (ja) | 高周波半導体装置 | |
| US20050012123A1 (en) | Semiconductor device having a flip-chip construction | |
| JP6798252B2 (ja) | 高周波装置 | |
| US7576629B2 (en) | Semiconductor device having signal line and reference potential planes separated by a vertical gap | |
| JP2001326508A (ja) | １８０度分配器 | |
| JP2001237263A (ja) | 高周波回路装置及びその製造方法 | |
| JP3776598B2 (ja) | 高周波パッケージ | |
| JPH10126032A (ja) | 表面実装部品の実装構造及び実装方法 | |
| JP3569481B2 (ja) | ミリ波半導体装置 | |
| JP2007027518A (ja) | 高周波回路モジュール及び積層型高周波回路モジュール | |
| JP2966613B2 (ja) | 高周波用半導体パッケージ | |
| JP3889210B2 (ja) | バトラーマトリクス | |
| JP2001060827A (ja) | マイクロストリップライン型電圧制御発振器 | |
| JP2001244409A (ja) | 高周波モジュール | |
| JP3619397B2 (ja) | 高周波用配線基板および接続構造 | |
| JP2791301B2 (ja) | マイクロ波集積回路及びマイクロ波回路装置 | |
| JPH11168272A (ja) | Ｈｆハウジング |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |