JP4094515B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、半導体装置の製造技術に関し、特に、配線基板上に搭載された半導体チップ等のような電子部品を樹脂により封止するモールド技術に関するものである。
半導体装置の製造工程におけるモールド工程は、半導体チップ等のような電子部品が搭載されたリードフレームや配線基板を成形金型に収容した後、成型金型のキャビティ内に樹脂を流すことで、電子部品を覆い保護する樹脂封止体を成型する工程である。電子部品を搭載する部材が、リードフレームの場合は、その厚さがほとんど決まっているので、成型金型を変える必要性があまりないのに対して、配線基板の場合は、半導体チップの積層構成の採用や実装密度の向上等に伴い品種の多様化が進む傾向にあり、樹脂封止体の厚さや配線基板の厚さが変動するので、それに応じて成型金型も変える必要性が生じている。樹脂封止体の厚さが異なる場合に関しては、それほど多くの変更がないので、成型箇所を新規に製作して生産に対応しているが、配線基板の厚さは、品種毎に変わる上、配線層の積層構成に起因して厚さの誤差の範囲が大きく、充分な対応ができない。このため、同様の製品でも、樹脂封止体の厚さ毎にそれに対応する成型金型を作成する上、さらに、その異なる樹脂封止体の厚さ毎に異なる配線基板厚さに対応できる成型金型を用意しなければならず、新規投資および製品コストが増大するとともに、製品の開発期間が長くなる。そこで、その対策として、成型金型の下型を、ばね等のような弾性体により上下動可能なように支持する下型弾性構造技術がある。成型金型によるモールド工程では、下型に載せられた配線基板の外周縁上面を上型で押さえ、上型と下型で配線基板を挟み込むようにしてからキャビィティに樹脂を流し込むようにしている。このため、下型を上下動可能なように弾性体により支持することにより、上型により配線基板が押しつけられると、配線基板の厚さに応じて下型を上下動させることができるので、配線基板の厚さの変動を下型の上下動により吸収することができるようになっている。
なお、例えば特開2001−223229号公報には、配線基板が搭載される配線基材ブロックがバネを利用したフローティング機構により上下動可能に支持される構成が開示されている(特許文献1参照)。
また、例えば特開2000−58571号公報には、成型金型に、基板を押圧するクランプブロックを設け、そのクランプブロックによる基板の押圧力が最適になるように制御する技術が開示されている(特許文献2参照)。
また、例えば特開平10−92853号公報には、樹脂封止時に封入金型のエアベント部の樹脂詰まりによるボイド等を抑制するためにエアベント部の開口度を調整する技術が開示されている(特許文献3参照)。
特開2001−223229号公報 特開2000−58571号公報 特開平10−92853号公報
ところが、上記下型弾性構造技術では、以下の課題があることを本発明者は見出した。
すなわち、モールド工程では、配線基板面に4.9MPa(50kg/cm2)程度以上の大きな樹脂注入圧力が加わるため、下型弾性構造技術を採用する場合、成型金型の下型の弾性体の弾性力を、上記樹脂注入圧力に耐え、注入樹脂の漏れ出しを防ぐために、少なくとも、樹脂注入圧力以上、より好ましくは例えば、49MPa(500kg/cm2)以上の高荷重に設定しなければならないが、上記下型弾性構造技術では、成型金型の上型の外周部により配線基板の外周縁上面を直接押さえているので、その押さえている部分に上記下型からの弾性力により高荷重が加わるとともに、配線基板がレジストや銅箔等のような軟質材で形成されていることから、上記下型が可動する前に配線基板が必要以上に押し潰される結果、配線基板に過度な変形やクラック等が生じる問題やエアベントの開口部が配線基板により塞がれ小さくなり樹脂をキャビティ内に上手く充填できない問題が発生する。この問題は、成型金型に予定よりも厚い配線基板が投入される場合に特に問題となる。一方、下型の弾性力を、配線基板に過度な変形やクラックが生じない程度に弱めると、下型と上型とによる配線基板の押さえる圧力が不足し、樹脂がキャビティの外に漏れてしまう問題がある。この問題は、成型金型に予定よりも薄い配線基板が投入された場合にも生じる。これらの結果、半導体装置の歩留まりが低下する問題がある。
本発明の目的は、半導体装置の歩留まりを向上させることのできる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
すなわち、本発明は、半導体装置のモールド工程において、下型に載置された基板を上型で挟み込むようにして保持すべく上型を下降すると、上型のキャビティの外周辺部が基板の主面外周に当たった後に、上型の成型面に設けられた突出部が下型に直接当たり下型を押し下げるものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
すなわち、モールド工程において、下型に載置された基板を上型で挟み込むようにして保持すべく上型を下降すると、上型のキャビティの外周辺部が基板の主面外周に当たった後に、上型の成型面に設けられた突出部が下型に直接当たり下型を押し下げることにより、上型と下型とで基板を挟み込むように保持するときに基板に加わる圧力を緩和できるので、半導体装置の歩留まりを向上させることができる。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等(個数、数値、量、範囲等を含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素(要素ステップ等も含む)は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
(実施の形態1)
本実施の形態1では、例えば配線基板に搭載された複数の半導体チップを一括して封止するMAP(Mold Array Package)方式の半導体装置の製造方法に本発明を適用した場合について図1〜図14により説明する。
まず、図1〜図3に示すように、配線基板母体(基板:以下、基板母体という)1を用意する。図1は基板母体1の部品搭載面の全体平面図、図2は図1の側面図、図3は図1のX1−X1線の拡大断面図をそれぞれ示している。
基板母体1は、後述の半導体装置の配線基板の母体であり、その外観は、例えば平面長方形の薄板状とされている。基板母体1は、主面とその反対側の裏面とを有している。基板母体1の主面は、後述のように半導体チップ(以下、チップという)が搭載される部品搭載面であり、基板母体1の裏面は、後述のようにバンプ電極が形成されるバンプ電極形成面である。この基板母体1には、同一の寸法および形状の複数の製品領域DRが図1の上下左右方向に隣接して配置されている。各製品領域DRは、1つの半導体装置を構成するのに必要な配線基板構成を有する単位領域である。このような基板母体1の外周の一方の長辺近傍には、基板母体1の主裏面を貫通する複数のガイドホールGHが形成されている。このガイドホールGHに、後述の成型金型のガイドピンが挿入されることで、基板母体1を下型との位置を合わせた状態で下型上に載置することが可能になっている。
この基板母体1は、多層配線構造を有している。図3では4層配線構成を例示している。図3において基板母体1の上面は上記部品搭載面を示し、基板母体1の下面は上記バンプ電極形成面を示している。基板母体1は、絶縁基材(コア材)2および配線層3を交互に積み重ねることで形成された積層体と、その積層体の上下面(部品搭載面およびバンプ電極形成面)に被着されたソルダレジスト4とを有している。絶縁基材2は、例えば耐熱性の高いガラス・エポキシ樹脂からなる。絶縁基材2の材料は、これに限定されるものではなく種々変更可能であり、例えばBTレジンまたはアラミド不織布材等を用いても良い。絶縁基材2の材料としてBTレジンを選択した場合には、熱伝導性が高いので、放熱性を向上させることができる。
各配線層3には各種の導体パターン3a〜3eが形成されている。導体パターン3a〜3eは、例えば銅(Cu)箔をエッチングすることによりパターニングされている。部品搭載面の配線層3の導体パターン3aはチップ搭載用のパターンであり、導体パターン3bはボンディングワイヤが接続される電極パターンであり、導体パターン3eは後述の封止用の樹脂の剥離を容易にするためのパターンである。部品搭載面の配線層3には、この他、信号配線や電源配線用の導体パターンが形成されている。部品搭載面の導体パターン3a,3b,3e等の一部は、ソルダレジスト4から露出されており、その露出表面には、例えばニッケル(Ni)および金(Au)メッキ処理が施されている。バンプ電極形成面の配線層3の導体パターン3dは、バンプ電極接合用の電極パターンである。バンプ電極形成面の配線層3にも、この他、信号配線や電源配線用の導体パターンが形成されている。バンプ電極形成面の導体パターン3d等の一部も、ソルダレジスト4から露出されており、その露出表面には、例えばニッケルおよび金メッキ処理が施されている。上記積層体中の配線層3の導体パターン3cは、信号および電源用の配線パターンである。各配線層3はスルーホールTH内の導体(銅箔等)を通じて電気的に接続されている。
ソルダレジスト4は、ソルダマスク(solder mask)またはストップオフ(stop-off)とも呼ばれ、半田付けの時に、半田付け不要な導体パターンに溶融半田が接触することを防ぎ、半田付け部以外の導体パターンを溶融半田から保護する保護膜としての機能を有する他、導体間の半田ブリッジの防止、汚染や湿気からの保護、損傷防止、耐環境性、マイグレーション防止、回路間の絶縁の維持および回路と他の部品(チップやプリント配線基板等)との短絡防止の機能等も有している。このソルダレジスト4は、例えばポリイミド系樹脂からなり、基板母体1の主面および裏面の特定領域に形成されている。
ここでは、4層配線構造の基板母体1を例示したが、これに限定されるものではなく、半導体装置のモールド工程には、4層より少ない2層配線構造の基板母体1や4層より多い6層配線構造の基板母体1等、種々な配線層構成(様々な品種)の基板母体1がロット単位で流れてくる。配線層数(品種)が変われば基板母体1の厚さも変わる(現状は、例えば210〜1000μm程度の範囲で変わる)上、基板母体1が多層配線構造の場合、配線層数が同じでも誤差の範囲で基板母体1の厚さが変わる(現状は、例えば±30μm程度の範囲で変わる)。特に、近年は、配線層の多層化が進められているが、多層化に伴い、厚さの誤差も大きくなっている。したがって、モールド工程では、基板母体1の厚さの変化に柔軟に対応できることが重要な課題となっている。
続いて、図4の基板母体1の側面図に示すように、基板母体1の部品搭載面の各製品領域DRに、例えば銀入りペースト等のような接着剤を使ってチップ6を搭載した後、例えば超音波振動と熱圧着とを併用した周知のワイヤボンダを用いて、チップ6のボンディングパッドと、基板母体1の部品搭載面の導体パターン3bとを、例えば金からなるボンディングワイヤ7により電気的に接続する。その後、図5に示すように、前記ワイヤボンディング工程後の基板母体1を成形金型8に搬送する。ここでは、下型8Aと、上型8Bと、ラミネートフィルム8Cとを有する成型金型8が例示されている。上型8Bのキャビティ8B1は、封止樹脂成型部に相当する領域であり、基板母体1の複数のチップ6を一括して封止可能なような大きさで形成されている。上記ラミネートフィルム8Cは、例えばフッ素系の樹脂等のような耐熱性が高く柔軟な絶縁フィルムからなり、成型金型8の下型8Aと、上型8Bとの間に介在されている。このラミネートフィルム8Cの厚さは、例えば50μm程度で、その大きさは上型8Bのキャビティ8B1の内壁面をほぼ全体的に覆える大きさに形成されている。このラミネートフィルム8Cは、巻き取りリールにより巻き取れるようになっている。なお、成型金型8や樹脂成型方法については後ほど詳細に説明する。
この成型金型8でのモールド工程について説明する。まず、上記基板母体1を成型金型8の下型(第1金型)8A上に載置する。この時、基板母体1のガイドホールGHに下型8Aのガイドピンが挿入されることで基板母体1が下型8Aに対して位置合わせされた状態で下型8A上に載置される。続いて、下型8Aの温度を、例えば175〜180℃程度に設定したまま基板母体1に対して20秒程度のプリヒート処理を施す。この処理は、熱による基板母体1の変形を落ち着かせる等のために行う。その後、下型8Aおよび上型(第2金型)8Bの温度を、例えば175〜180℃程度に設定した後、ラミネートフィルム8Cを上型8B側に真空吸引し、ラミネートフィルム8Cを上型8Bに密着させる。次いで、図6に示すように、上型8Bを下型8A側に下降させ、上型8Bと下型8Aとで基板母体1を挟み込むようにして保持する。この時、基板母体1の外周部は、ラミネートフィルム8Cを介して上型8Bのキャビティ8B1の外周部に押し付けられ、基板母体1の総厚の5%程度潰された状態とされる。続いて、上記温度およびラミネートフィルム8Cの真空吸引を維持したまま、上型8Bのキャビティ8B1内に、例えばガラス・エポキシ系樹脂等からなる封止樹脂を流し込み、基板母体1の主面の複数のチップ6およびボンディングワイヤ7等を一括して封止する。これにより、図7に示すように、基板母体1の主面側に複数のチップ6を内包する一括封止体9を成型する。その後、図8に示すように、上記下型8Aの温度を上記のままにした状態で、ラミネートフィルム8Cに対する真空吸引を止めて、ラミネートフィルム8Cの張力を利用して、モールド工程後の基板母体1を成型金型8から取り出す。この際、上型8Bのキャビティ8B1の内壁面と一括封止体9の表面との間にラミネートフィルム8Cが介在されおり上型8Bと一括封止体9とが直接接触してないこと、一括封止体9をキャビティ8B1から取り出す際に一括封止体9の表面の点ではなく面に対して力を加えること等から比較的小さな力で一括封止体9を上型8Bから剥離することができる。このため、成型金型8にモールド工程後の基板母体1を取り出すためのエジェクターピンを設ける必要が無いので、成型金型8の構成の簡略化が可能な他、一括封止体9側に設けていたエジェクタピン用の余剰領域を有効活用することが可能となる。また、上型8Bと一括封止体9との離型性を向上させることができるので、さらに大型の樹脂封止が可能となる。しかも、成型金型8内の清掃頻度を低減できるので、半導体装置の製造コストを低減することも可能となる。もちろん、ラミネートフィルム8Cを使用せず、モールド工程後の基板母体1をエジェクタピンを用いて離型する構成の成型金型でも本実施の形態1の半導体装置の製造方法を適用できる。図9は、上記モールド工程後の基板母体1の部品搭載面側の全体平面図を示している。ここでは、一括封止体9が一体的な構成とされている場合が例示されているが、製品領域DRの列毎に一体的に封止する構成や製品領域DR毎に封止する構成にすることもできる。これらの場合は、同一の基板母体1上で一括封止体9が分離されている箇所が存在する。
次いで、図10に示すように、バンプ保持ツール11に保持された複数の球状の半田バンプ12をフラックス槽に浸漬して、半田バンプ12の表面にフラックスを塗布した後、その複数の半田バンプ12をフラックスの粘着力を利用して、基板母体1のバンプ電極形成面の導体パターン3dに同時に仮付けする。上記半田バンプ12は、例えば鉛(Pb)/錫(Sn)半田からなる。半田バンプ12の材料として、例えば錫/銀(Ag)系半田等のような鉛フリー半田を用いても良い。半田バンプ12は、1個分の製品領域DR毎に一括接続しても良いが、半田バンプ接続工程のスループットを向上させる観点からは、複数の製品領域DRの半田バンプ12を一括して接続する方が好ましい。その後、半田バンプ12を、例えば220℃程度の温度で加熱リフローすることで導体パターン3dに固着させて、図11に示すように、バンプ電極12Aを形成する。その後、基板母体1の表面に残されたフラックス残渣等を中性洗剤等を使って除去することで、半田バンプ接続工程が完了する。
次いで、図12に示すように、半導体ウエハをチップ8に分割する時と同じ要領で、基板母体1の裏面からダイシングブレード14を使って基板母体1および一括封止体9を切断する。これにより、図13および図14に示すように、例えば複数個のCSP(Chip Size Package)型の半導体装置16を同時に取得する。図13は半導体装置1の一例の斜視図、図14は図13の半導体装置の一部を破断して示した側面図である。配線基板1Aは、上記基板母体1を切断することで得られた部材である。配線基板1Aの部品搭載面の導体パターン3a上には上記銀入りペースト等のような接着剤17によりチップ6が主面を上に向けた状態で搭載されている。チップ6の主面上の上記ボンディングパッドBPは、上記ボンディングワイヤ7を通じて配線基板1Aの部品搭載面の導体パターン3bと電気的に接続されている。配線基板1Aの部品搭載面には封止体9Aが成型されており、この封止体9Aにより上記チップ6やボンディングワイヤ7が封止されている。この封止体9Aは、上記一括封止体9を切断することで得られた部材である。一方、配線基板1Aのバンプ電極形成面の導体パターン3dにはバンプ電極12Aが接続されている。上記部品搭載面の導体パターン3a等は、配線基板1Aの導体パターン3cおよびスルーホールTHを通じてバンプ電極形成面の導体パターン3dおよびバンプ電極12Aと電気的に接続されている。
次に、上記成型金型8を有するモールド装置について説明する。
図15は、自動モールド装置20の一例の説明図を示している。自動モールド装置20は、タブレット整列部21、タブレットパーツフィーダ22、基板ローダ23、基板整列部24、搬入搬送部25a、成型金型8、ゲートブレイク部26、搬出搬送部25bおよびアンローダ27を有している。上記基板母体1は、基板ローダ23を通じて自動モールド装置20内に収容され、基板整列部24で整列された後、搬入搬送部25aを介して成型金型8の下型に載置される。成型金型8でモールド工程を経た基板母体1は、ゲートブレイク部26で、封止樹脂注入口の樹脂残りを除去した後、搬出搬送部25bを通じてアンローダ27に搬送され外部に取り出される。
次に、自動モールド装置20の成型金型8について説明する。
まず、下型8Aについて説明する。図16は下型8Aの成型面の平面図、図17は図16の下型8Aに基板母体1を載置した時の様子を示す成型面の平面図、図18は図17のY1−Y1線の断面図、図19は図17のX2−X2線の断面図をそれぞれ示している。なお、符号のXは第1方向、符号のYは第2方向を示している。
下型8Aの成型面(上型8Bとの対向面)の第1方向X(図16および図17の左右方向)の中央には、ポッドホルダ8A1が配置されている。このポッドホルダ8A1には、複数のポッド8A2が第2方向Y(図16および図17の上下方向)に沿って並んで配置されている。ポット8A2は、成形材料の供給口であり、各ポッド8A2には、プランジャ8A3が配置されている。プランジャ8A3は、ポット8A2内の成形材料を上記上型8Bのキャビティ8B1内に注入、加圧保持させる構成部であり、ここではロウプランジャが例示されている。
下型8Aの成型面の中央のポッドホルダ8A1の左右両側には、下型キャビティ台8A4が配置されている。すなわち、ここでは、1回のモールド工程で2枚の基板母体1に対してモールド処理が可能な成形金型8が例示されている。下型キャビティ台8A4の裏面(成型面とは反対側の面)側には、例えばコイルばね、または、板ばね等のような弾性体8A5が設置されている。この弾性体8A5の弾性により、下型キャビティ台8A4は、図18および図19の上下方向に移動することが可能となっている。この弾性体8A5には、樹脂注入圧力(4.9MPa(50kg/cm2)程度以上)に耐えるべく、少なくとも樹脂注入圧力以上、より好ましくは例えば49MPa(500kg/cm2)以上の高荷重の弾性力が備わっている。この下型キャビティ台8A4の下部は若干大径に形成されており、その大径部の段部8A41が、成型金型8Aのベース体8A6の段部8A61に突き当たることで、下型キャビティ台8A4の図18および図19の上方向への移動が抑止されている。下型キャビティ台8A4の上面(成型面)の中央よりの長辺近傍には、その長辺に沿って複数個のガイドピン8A7が設けられている。上記のように基板母体1のガイドホールGHに、ガイドピン8A7が挿入されることで基板母体1が位置決めされる。
次に、上型8Bについて説明する。図20は上型8Bの成型面の平面図、図21は図20の上型8Bに下型8Aの下型キャビティ台8A4および基板母体1を重ねて示した成型面の平面図、図22は図21のX3−X3線の断面図、図23は図21のY2−Y2線の断面図、図24は図20の領域Cの拡大平面図、図25は図21のY1−Y1線の断面図、図26はブロックピン8Bpとその周辺部の要部拡大平面図、図27は図26のX4−X4線の断面図をそれぞれ示している。なお、図20および図21の第1方向Xおよび第2方向Yは、上記図16および図17の第1方向Xおよび第2方向Yと合うように示されている。また、図26は平面図であるが、図面を見易くするためハッチングを付している。
上型8Bの成型面(下型8Aと対向する面)の第1方向X(図20および図21の左右方向)の中央の上記下型8Aのポッドホルダ8A1の対向位置には、カルおよびランナ用の溝8B2が、第2方向Y(図20および図21の上下方向)に沿って延在した状態で配置されている。この溝8B2の両長辺からは、溝8B2の左右両側に配置された上記キャビティ8B1の一方の長辺に向かって、複数のゲート8B3が、溝8B2とキャビティ8B1とを繋ぐように延在した状態で形成されている。ゲート8B3は、溝8B2から流れてきた封止用の溶融樹脂をキャビティ8B1に流し込むときの注入口である。
また、各キャビティ8B1の他方の長辺からは、複数のエアベント8Bvが外方(キャビティ8B1から離間する方向)に向かって延在した状態で形成されている。エアベント8Bvは、キャビティ8B1に樹脂注入時に樹脂充填部の空気を外部に送り出すための溝である。このようにエアベント8Bvを複数にして配置することにより、基板母体1の主面の状態(配線等による凹凸の状態等)が各箇所で異なっていたとしてもそれに係わらず、それぞれの箇所でエアベント8Bvの深さが一定になるようにすることができるので、樹脂注入時に樹脂充填部の空気を外部に良好に送り出すことができ、封止用の樹脂をキャビティ8B1内に良好に充填することが可能となっている。
各エアベント8Bvの経路の途中には、可動ピン8Bvpが配置されている。成型金型8を閉じる前は、この可動ピン8Bvpの下端部は、エアベント8Bvに突き出している。この可動ピン8Bvpの下端面には溝8Bvp1が形成されている。この溝8Bvp1は、エアベント8Bvの通路の一部を形成するようになっている。
この可動ピン8Bvpの上端面(上記下端面とは反対側の面)側には、例えばコイルばね、または、板ばね等のような弾性体8Bvsが設置されている。したがって、成型金型8を閉じて下型8Aと上型8Bとで基板母体1を挟み込むように保持すると、可動ピン8Bvpは基板母体1の主面に押されて上型8B側に移動するため可動ピン8Bvpの上方の弾性体8Bvsは圧縮される一方、弾性体8Bvsからの反発力により可動ピン8Bvpの下端面は基板母体1の主面を押さえるようになる。これにより、基板母体1の厚さにばらつきが生じていたり、基板母体1の主面(部品搭載面)に配線(導体パターン)等による凹凸が形成されていたりしても、成型金型8による基板母体1のクランプ時に、エアベント8Bvに突出する可動ピン8Bvpの下端面が、基板母体1の主面のそれぞれの位置での主面の状態に自動的に対応した状態で、基板母体1に密着するようになっている。この際、各可動ピン8Bvpの上下方向の停止位置が、基板母体1の厚さのばらつきや上記主面の状態によって異なっても、各可動ピン8Bvpの下端面の溝8Bvp1の深さが一定であれば、各エアベント8Bv毎の深さを自動的に一定にすることができるので、樹脂注入時に樹脂充填部の空気を外部に良好に送り出すことができ、封止用の樹脂をキャビティ8B1内に良好に充填することが可能となっている。
モールド工程において上記エアベント8Bvには樹脂注入圧力が直接加わらないので、可動ピン8Bvpに対する弾性体8Bvsの弾性力は、基板母体1を軽く押圧する程度の荷重で良い。すなわち、弾性体8Bvsの弾性力は、成型金型8による基板母体1のクランプ圧力(例えば49MPa(500kg/cm2)よりも遙かに小さく、かつ、基板母体1に変形や損傷を与えない程度であり、かつ樹脂注入圧力よりも高くし、樹脂漏れを防げる程度の圧力を加えるものであるのが好ましい。具体的には、例えば6.86MPa(70kg/cm2)程度の荷重が備わっている。さらに、弾性体8Bvsの弾性力は、可動ピン8Bvpの可動量Bが、例えば100〜200μm程度となるように設定されている。なお、符号8Brpは、エアベント可動用のリターンピンを示している。
次に、上記エアベント8Bvの深さについて説明する。エアベント8Bvは、キャビティ8B1から流路に沿って、可動ピン前部8Bv1、可動ピン部(またはエアベント主要部、溝8Bvp1に相当する)、可動ピン後部8Bv2、開放部の4つの部分に分類できる。可動ピン前部8Bv1について説明すると、基板母体1の厚さの公差を、例えば±30μm程度にすると、その際、基板母体1が最も厚い場合でも、深さを60〜70μm程度とすると、実効的なエアベントの8Bv深さを30〜40μm程度確保できる。上記ラミネートフィルム8Cを適用する場合は、深さは上型8B面からではなく、ラミネートフィルム8Cの下面から測る(ラミネートフィルム8Cを用いない場合は、上型8Bの面から測ることは言うまでもない)。したがって、ラミネートフィルム8Cの通常の厚さを50μm程度とすると、モールド工程時には伸びの結果、実際の厚さは30μm程度になると推測されるので、ラミネートフィルム8Cを用いたモールド工程の際には、機械的なエアベント用の切り込み深さは、上記値とラミネートフィルム8Cの実厚との和になる。上記可動ピン部では、切り込み深さを40〜50μm程度に設定することで、自動的にその値が確保される。可動ピン後部8Bv2は、深さを50〜60μm程度に設定すれば充分である。これは、可動ピン後部8Bv2は、すぐに150μm程度の深さを持つ開放部に連なっているからである。
したがって、上記のように、エアベント8Bvの主要部の実効的な深さを、基板母体1等(リードフレームを含む)の厚さに係わらず、一定になるようにすることにより、成型金型8のクランプ力を過度に強くする(例えば上記の例では、1枚の基板母体1当たり25000kg重まで加重して基板母体1を過度に変形させる)ことなく、樹脂漏れ等を有効に防止できる。また、基板母体1の厚さが公差のマイナス方向に薄い場合には、樹脂漏れが生じ易いが、本実施の形態1の成型金型8では、可動ピン8Bvpが弾性体8Bvsの弾性力で軽く押さえ付けられ、直接樹脂材の注入圧力の影響を受けないため、エアベント8Bvからの樹脂の漏れを塞ぎとめることができる。
また、本実施の形態1の成型金型8では、エアベント8Bvの上記可動ピン前部8Bv1の深さと、上記可動ピン後部8Bv2の深さとで深さが異なっており、可動ピン前部8Bv1の深さの方が、可動ピン後部8Bv2の深さよりも深くなっている。具体的には、可動ピン前部8Bv1の深さは、例えば70〜80μm程度とされ、可動ピン後部8Bv2の深さは、例えば50〜60μm程度とされている。このように可動ピン前部8Bv1の深さを深くすることにより、基板母体1の厚さが変動しているような場合でも、その変動によりエアベント8Bvが塞がれてしまうことがないようにでき、エアベント8Bvの領域を確実に確保することができる。
次に、エアベント8Bvの幅について説明する。本実施の形態1では、図24に示すように、エアベント8Bvの可動ピン前部8Bv1のベント幅Pが、可動ピン8Bvpの直径Qよりも小さくなっている。具体的には、可動ピン8Bvpの直径Qを、例えば5mm程度、可動ピン前部8Bv1のベント幅Pを、例えば4mm程度、可動ピン後部8Bv2のベント幅Sを、例えば5mm程度、さらに可動ピン8Bpの下端面の溝8Bvp1の幅Rを、例えば2〜3mm程度とすることが好ましい。このようにすることにより、基板母体1が、その厚さの公差のマイナス方向に薄く形成されているような場合でも、封止用の樹脂の漏れを可動ピン8Bvpにより塞ぎ止めることができるため、封止用の樹脂の漏れを確実に防止することができる。
ところで、本実施の形態1の成型金型8においては、上型8Bの成型面の各キャビティ8B1の外周の四隅近傍であって、基板母体1の外形よりも外れた箇所に、ブロックピン8Bpが着脱自在の状態で設置されている。このブロックピン8Bpは、断面で見ると、上型8Bのキャビティ8B1の外周の成型面からその成型面に対して直交する方向に若干突出されており、モールド工程時に、上型8Bのキャビティ8B1の外周部の成型面が基板母体1の主面(部品搭載面)外周に当たり、樹脂漏れを防げる程度に十分に基板母体1を変形させた後に、下型8Aの下型キャビティ台8A4を押し下げるようになっている。これにより、モールド工程時に上型8Bと下型8Aとで基板母体1をクランプする時に、基板母体1に過剰な圧力が加わるのを抑制または防止できるので、基板母体1の潰れによる変形やクラック等を抑制または防止できる。キャビティ8B1の外周部の成形面による基板母体1の主面の変形量は、例えば30μm〜40μmである。
ブロックピン8Bpは、上型8Bに開口形成されたガイドホール8Bphに挿入された状態でボルト8Bpbによって着脱自在の状態でしっかりとねじ止めされている。着脱自在としているのは、基板母体1の厚さに応じて、ブロックピン8Bpの突出長さ(上型8Bの成型面から突出している長さ)Dを変えなければならないためと、メンテナンスや交換のためである。上型8Bの基板母体1と接触する成型面からのブロックピン8Bpの突出長さDは、基板母体1の変形量を適当に確保する観点から、設定される。例えば、基板母体1の厚さが0.3mmである場合に、前記突出長さDは、0.27mmとすることで、0.03mmの基板母体1の変形量を確保できる。また、ブロックピン8Bpの全長Eは、例えば15mm程度である。ブロックピン8Bpの材料は、例えばSKS、SKH等のような耐摩耗性の高い金属からなる。本実施の形態1では、ブロックピン8Bpが上型8Bと同じ金属材料で構成されている。これにより、熱的な安定性を良好にすることができる。
また、ブロックピン8Bpの平面(押圧面)形状は、例えば円形状とされている。ブロックピン8Bpの平面形状を円形としたことにより、ガイドホール8Bphやブロックピン8Bp自体の加工を容易にすることができ、コストを低減することもできる。また、ブロックピン8Bpの強度を高め、潰れにくくすることができる。ブロックピン8Bpの平面の直径Fは、例えば8〜10mm程度である。また、ブロックピン8Bpは、各キャビティ8B1毎に、上下左右対称になるように配置されている。これにより、各ブロックピン8Bpから下型キャビティ台8A4への押圧力を均等にすることができる。また、平面(押圧面)円形状のブロックピン8Bpの場合、配置個数も各キャビティ8B1に対して4個程度が好ましい。これは、極端に多数のブロックピン8Bpを配置しようとすると、上金型8Bに、多数のガイドホール8Bphが形成されることにより、上型8Bの機械的強度を損ない、ねじれ等が生じ成型金型としての精度を損なう虞があること、上型8Bには、ヒータ8B4等のような他の構成要素もあるので、そのような他の構成要素に干渉しないようにすること、あまりブロックピン8Bpが多いとブロックピン8Bpの着地点の安定性を損なう虞があることを考慮したものである。なお、ヒータ8B4は上型8Bに配置されない場合もある。
ブロックピン8Bpの変形例として図28および図29に示すように、平面(押圧面)の形状が長方形など、縦横比が1対1でない形状のものを用いても良い。この場合は、各キャビティ8B1毎に2箇所程度配置すれば良いので、部品点数を減らすことができ、コストを低減することができる。なお、図28は上型8Bに下型8Aの下型キャビティ台8A4および基板母体1を重ねて示した成型面の平面図、図29は図28のブロックピン8Bpとその周辺部の要部拡大平面図をそれぞれ示している。図28の第1方向Xおよび第2方向Yも上記図16および図17の第1方向Xおよび第2方向Yと合うように示されている。また、図29の断面は、図27と寸法が異なるだけで他は同じなので省略する。
次に、上記成型金型8を用いたモールド工程の一例について説明する。
まず、上記のように基板母体1を成型金型8の下型キャビティ台8A4上に位置合わせ良く載置した後、上型8Bを下降して下型8Aと上型8Bとで基板母体1を挟み込むようにして保持する。図30は、その様子を示した平面図であり、基板母体1や下型8Aの様子を分かり易くするために上型8Bを透かして示している。この時、基板母体1のうち、クランプ力が作用する部分は、キャビティ8B1の外周辺の幅1mm程度の環状領域である。例えば151mm×66mmの長方形の基板母体1とすると、148mm×60mm、幅0.8mmでエアーベント、ゲート部を除いた面積は、約1000mm2程度の領域となる。
また、図31は、図30のY1−Y1線の断面図であって、基板母体1のクランプ時のブロックピン8Bpに関する部分の様子示している。また、本実施の形態1では、上記のようにモールド工程にあたり、基板母体1を下型8Aの下型キャビティ台8A4上に載置した後、上型8Bを下降すると、上型8Bのキャビティ8B1の外周辺部が基板母体1の主面(部品搭載面)外周に当たり、樹脂漏れを防げる程度に十分に基板母体1を変形させた後に、上型8Bのブロックピン8Bpが下型キャビティ台8A4を押し下げるようになっている。これにより、上型8Bと下型8Aとで基板母体1をクランプする時に、基板母体1に過剰な圧力が加わるのを抑制または防止できるので、基板母体1の潰れによる変形やクラック等を抑制または防止できる。したがって、半導体装置の歩留まりを向上させることが可能となる。例えばクランプ時に基板母1に490MPa(500kg/cm)の荷重を加えた場合、ブロックピン8Bp部分で、42.1MPa(430kg/cm)程度の荷重を吸収して、上型8Bに押さえ付けられる基板母体1の外周部分は、68.6MPa(70kg/cm)程度にすることができる。すなわち、上型8Bの成型面が基板母体1に当たる箇所での圧力が、上記ブロックピン8Bp部分での圧力よりも小さくなっている。このため、下型キャビティ台8A4下方の弾性体8A5の弾性力を下げないで済むので、モールド工程時に基板母体1の主面上に樹脂が漏れてしまう問題も生じない。なお、基板母体1の品種が変わり、厚さが大幅に変わるときはブロックピン8Bpをそれに応じた突出長さDになるものに交換すれば良い。また、ここでは、ラミネートフィルム8Cを用いたモールド工程を例示しているので、上型8Bはラミネートフィルム8Cを介して基板母体1の外周を押圧し、ブロックピン8Bpもラミネートフィルム8Cを介して下型キャビティ台8A4を押し下げるようになっている。
また、図32は図30のX3−X3線の断面図、図33は図30のY2−Y2線の断面図であって、それぞれ基板母体1のクランプ時のエアベント8Bv部分に関係する部分の様子を示している。本実施の形態1では、上記のようにモールド工程にあたり、上型8Bと下型8Aとで基板母体1をクランプすると、エアベント8Bv側に突出している可動ピン8Bvpが基板母体1側から押され上方に移動する。これにより、可動ピン前部8Bv1、溝8Bvp1および可動ピン後部8Bv2によるエアベント8Bvを形成することができ、樹脂充填部(キャビティ8B1)の空気を外部に送り出すための流路を確保できる(ラミネートフィルム8Cを使用していてもエアベント8Bvの流路を確保できる)ので、封止用の溶融樹脂をキャビティ8B1内に良好に充填することができる。一方、可動ピン8Bvpの上方の弾性体8Bvsの弾性力により可動ピン8Bvpが基板母体1の主面を適度に押さえ付ける。これにより、エアベント8Bvの領域において基板母体1の主面上に樹脂が漏れてしまう問題も生じない。
次に、上記のように基板母体1を保持した後、ポッド8A2内の溶融樹脂9Mを、プランジャ8A3で溝8B2に押し出し、ゲート8B3を通じてキャビティ8B1内に注入する。図34は、その様子を示した平面図であり、ここでも基板母体1や下型8Aの様子を分かり易くするために上型8Bを透かして示している。矢印Mは溶融樹脂9Mの流れを、矢印ARはキャビティ8B1中の空気の流れをそれぞれ示している。また、図35は、図34のY1−Y1線の断面図であって、樹脂注入時のブロックピン8Bpに関する部分の様子示している。上記のように基板母体1の主面外周は、適切な圧力で上型8Bにより押さえ付けられているので、潰れすぎやクラック等を生じることなく、また、樹脂漏れもなく、封止用の溶融樹脂9Mをキャビティ8B1内に充填できる。また、図36は、図34のX5−X5線の断面図であって、樹脂注入時のエアベント8Bv部分に関係する部分の様子を示している。ここでも、上記のようにエアベント8Bvを良好に確保できるので、樹脂充填部(キャビティ8B1)の空気を外部に送り出すことができ、封止用の溶融樹脂9Mをキャビティ8B1内に良好に充填することができる。そして、これらにより、成型金型8による一括封止体9の外観不良の発生率を低減できるので、その外観検査を簡略化することができる。なお、図34〜図36では図面を見易くするため溶融樹脂9Mにハッチングを付す。
エアベント8Bvは、キャビティ8B1に樹脂を充填した後、エアベント8Bvから外部に漏出する樹脂の量を最小限に抑えられるように、十分に狭い高さあるいは幅を有する形状にするのが好ましい。例えば、エアベント8Bvの高さを、樹脂に含まれるフィラーの粒径に応じて設定することにより、エアベント8Bvから漏れ出る樹脂の量をコントロールすることができる。一例として、エアベント8Bvの高さを、樹脂に含まれるフィラーの最大粒径の2倍以下、より好ましくはフィラーの最大粒径以下とすることにより、エアベント8Bvから漏れ出る樹脂の量を十分に抑えることができる。
(実施の形態2)
本実施の形態2では、基板母体の厚さに応じて成型金型における基板母体へのクランプ圧力(保持圧力)を変える方法の一例を説明する。なお、本実施の形態2では、基板母体1や成型金型8については前記実施の形態1と同じなので、前記実施の形態1で用いた図を参照しながら説明を進める。
図37は、本実施の形態2のモールド工程における成型金型8の基板母体1へのクランプ圧力を設定するためのシーケンスの一例を示している。
まず、基板母体1を成型金型8に収容する前に、これから樹脂成型を行おうとしている基板母体1の実際の厚さを測定する(工程101)。この厚さ測定では、例えば図15の基板ローダ23、基板整列部24または搬入搬送部25aにおいて、基板母体1を平らにした状態で、基板母体1の主面の4〜10箇所での基板母体1の厚さを機械的または光学的に測定する。続いて、上記測定結果から基板母体1の厚さの平均値を算出する(工程102)。
続いて、上記基板母体1の厚さの算出値を参照し、現状の成型金型8でのクランプ圧力に対して、補正する変化割合と、補正可能な値を、複数種類の補正パターンとして予め設定しておく。上記基板母体1の厚さの算出値と、各補正パターンとを比較し、基板母体1の算出値に最適な補正パターンがあるかどうかを検討する。図37に記載のプロセスフローにおいては補正パターン1で対応すべきか否かについて判断する(工程103A)。補正パターン1で対応すべき場合は、その場合のクランプ圧力の補正値を算出する(工程104A)。また、補正パターン1で対応すべきでない場合、補正パターン2で対応すべきか否かについて判断する(工程103B)。補正パターン2で対応すべき場合は、その場合のクランプ圧力の補正値を算出する(工程104B)。さらに、補正パターン2で対応すべきでない場合、補正パターン3で対応すべきか否かについて判断する(工程103C)。補正パターン3で対応すべき場合は、その場合のクランプ圧力の補正値を算出する(工程104C)。さらに、補正パターン3で対応すべきでない場合は、補正できる値の範囲内に基板データの算出値が無いので、基板の厚さが成型金型で対応できる範囲外にある規格外の基板であるとして、不良品の扱いとして終了する。
続いて、クランプ圧力の補正値を算出した後、成形金型8の下型8Aのクランプ圧力を補正した後(工程105)、成型金型8の実際のプレスサイクル動作に移行する(工程106)。この時、基板母体1の厚さに最適なクランプ圧力の補正値のデータを保存しておく(工程107)。これにより、そのデータを続くモールド工程で有効に活用することができる。
このように、本実施の形態2では、成型金型8での基板母体1のクランプ圧力を、基板母体1の厚さに応じて最適な値に設定することができる。例えば基板母体1の実測結果が予定値よりも厚い場合には、クランプ圧力を自動的に弱め、予定値よりも薄い場合にはクランプ力を自動的に強めることで、基板母体1に加わるクランプ圧力がほぼ一定になるように、すなわち、上型8Bで基板母体1を潰す量が一定になるように、補正をかけながらモールド工程を進めることができる。したがって、基板母体1にクラックや変形を生じることなく、また、樹脂漏れを生じることなく、モールド工程を進めることができるので、半導体装置の歩留まりを向上させることができる。また、モールド工程時にクラックや変形あるいは樹脂漏れが生じるたびに自動モールド装置の動作を止めて各種の設定を変更しなければならないのに対して、本実施の形態2によれば、基板母体1毎に成型金型8における最適なクランプ圧力を自動的に設定できるので、基板母体1の厚さの変動に起因するクラックや変形あるいは樹脂漏れを生じることなくモールド工程をスムーズに進めることができ、半導体装置の製造時間を短縮することができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば前記実施の形態1、2では、ブロックピン8Bpを上型8Bに設けた場合について説明したが、これに限定されるものではなく、上型8Bに設けたのと同じ要領でブロックピン8Bpを下型8Aに設けても良い。
また、前記実施の形態1、2では、上型8Bの可動ピン8Bvpがエアベント8Bv毎に設けられている場合について説明したが、これに限定されるものではなく、複数のエアベント8Bv毎に1つの可動ピン8Bvpを割り当てるような構成にすることもできる。
また、前記実施の形態1、2では、半導体装置の製造ラインに基板母体のような多層配線構造を有する基板が流れている場合について説明したが、これに限定されるものではなく、樹脂成形を行う基板として、リードフレームが流れている場合であっても適用できる。
また、前記実施お形態1、2では、ラミネートフィルムを用いたモールド工程について説明したが、これに限定されるものではなく、ラミネートフィルムを用いないモールド工程にも適用できる。
また、前記実施の形態2では、自動モールド装置で基板母体1の厚さを測定したが、これに限定されるものではなく、例えばチップ6の搭載前、チップ6の搭載後であってワイヤボンディング工程前、あるいはワイヤボンディング工程後であって自動モールド装置に搬入される前に基板母体1の厚さを測定しても良い。
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるCSP型の半導体装置の製造方法に適用した場合について説明したが、それに限定されるものではなく種々適用可能であり、例えばBGA(Ball Grid Array)やLGA(Land Grid Array)等のような他のパッケージタイプの半導体装置の製造方法にも適用できる。
本発明は、半導体装置の製造業に適用できる。
本発明の一実施の形態である半導体装置の製造方法で用いる配線基板母体の部品搭載面の全体平面図である。 図1の側面図である。 図1のX1−X1線の拡大断面図である。 本発明の一実施の形態である半導体装置の製造工程中の図1の配線基板母体の側面図である。 図4に続く半導体装置のモールド工程の説明図である。 図5に続く半導体装置のモールド工程の説明図である。 図6に続く半導体装置のモールド工程の説明図である。 図7に続く半導体装置のモールド工程の説明図である。 図8のモールド工程後の配線基板母体の部品搭載面側の全体平面図である。 図9に続く半導体装置の半田バンプ接続工程の説明図である。 図10に続く半導体装置の半田バンプ接続工程の説明図である。 図11に続く半導体装置の切断工程の説明図である。 本発明の一実施の形態である半導体装置の一例の斜視図である。 図13の半導体装置の一部を破断して示した側面図である。 本発明の一実施の形態の半導体装置の製造方法で用いた自動モールド装置の一例の説明図である。 図15の自動モールド装置の成型金型の下型の成型面の平面図である。 図16の下型に配線基板母体を載置した時の様子を示す成型面の平面図である。 図17のY1−Y1線の断面図である。 図17のX2−X2線の断面図である。 本発明の一実施の形態である半導体装置の製造工程で用いる成型金型の上型の成型面の平面図である。 図20の上型に下型の下型キャビティ台および配線基板母体を重ねて示した成型面の平面図である。 図21のX3−X3線の断面図である。 図21のY2−Y2線の断面図である。 図20の領域Cの拡大平面図である。 図21のY1−Y1線の断面図である。 図20、図21、図23および図25のブロックピンとその周辺部の要部拡大平面図である。 図26のX4−X4線の断面図である。 上型に下型の下型キャビティ台および配線基板母体を重ねて示した成型面の平面図である。 図28のブロックピンとその周辺部の要部拡大平面図である。 本発明の一実施の形態である半導体装置の製造工程で用いる成型金型に配線基板母体を保持した時の様子を示す成型金型の平面図である。 図30のY1−Y1線の断面図である。 図30のX3−X3線の断面図である。 図30のY2−Y2線の断面図である。 本発明の一実施の形態である半導体装置の製造工程で用いる成型金型に配線基板母体を保持した後、キャビティに溶融樹脂を注入した様子を示す成型金型の平面図である。 図34のY1−Y1線の断面図である。 図34のX5−X5線の断面図である。 本発明の他の実施の形態である半導体装置のモールド工程における成型金型の配線基板母体へのクランプ圧力を設定するためのシーケンス図である。
符号の説明
1 配線基板母体
1A 配線基板
2 絶縁基材
3 配線層
3a〜3e 導体パターン
4 ソルダレジスト
6 半導体チップ
7 ボンディングワイヤ
8 成型金型
8A 下型(第1金型)
8A1 ポッドホルダ
8A2 ポッド
8A3 プランジャ
8A4 下型キャビティ台
8A41 段部
8A5 弾性体
8A6 ベース体
8A61 段部
8A7 ガイドピン
8B 上型(第2金型)
8B1 キャビティ
8B2 溝
8B3 ゲート
8B4 ヒータ
8Bp ブロックピン
8Bph ガイドホール
8Bpb ボルト
8Bv エアベント
8Bv1 可動ピン前部
8Bv2 可動ピン後部
8Bvp 可動ピン
8Bvp1 溝
8Bvs 弾性体
8Brp リターンピン
8C ラミネートフィルム
9 一括封止体
9A 封止体
9M 溶融樹脂
11 バンプ保持ツール
12 半田バンプ
12A バンプ電極
14 ダイシングブレード
16 半導体装置
17 接着剤
20 自動モールド装置
21 タブレット整列部
22 タブレットパーツフィーダ
23 基板ローダ
24 基板整列部
25a 搬入搬送部
25b 搬出搬送部
26 ゲートブレイク部
27 アンローダ
AR 製品領域
TH スルーホール
GH ガイドホール
BP ボンディングパッド

Claims (23)

  1. (a)基板を用意する工程、
    (b)前記基板に半導体チップを搭載する工程、
    (c)前記半導体チップが搭載された基板を樹脂成型用の成型金型の第1金型の成型面に載置する工程、
    (d)前記基板を前記成型金型の前記第1金型と第2金型とで挟み込むように保持する工程、
    (e)前記成型金型のキャビティに封止用樹脂を充填する工程を有し、
    前記成型金型の前記第1金型は、前記成型面に交差する方向に動作可能な弾性構造を備え、
    前記(d)工程においては、前記成型金型の前記第2金型の成型面が前記基板に当たった後に、前記第1金型または前記第2金型の成型面であって、前記基板の外形よりも外れた箇所に設けられた突出部により前記第1金型を押し下げることを特徴とする半導体装置の製造方法。
  2. 請求項1記載の半導体装置の製造方法において、前記基板が多層配線基板であることを特徴とする半導体装置の製造方法。
  3. 請求項2記載の半導体装置の製造方法において、前記多層配線基板は、樹脂と金属箔との積層構成を有することを特徴とする半導体装置の製造方法。
  4. 請求項2記載の半導体装置の製造方法の前記(d)工程において、前記第2金型の成型面が前記多層配線基板に当たる箇所での圧力は、前記突出部での圧力よりも小さいことを特徴とする半導体装置の製造方法。
  5. 請求項2記載の半導体装置の製造方法において、前記突出部の前記成型面に対する対向面の平面形状が円形状であることを特徴とする半導体装置の製造方法。
  6. 請求項2記載の半導体装置の製造方法において、前記突出部の突出長さは、前記多層配線基板の厚さと同等またはそれより長いことを特徴とする半導体装置の製造方法。
  7. 請求項2記載の半導体装置の製造方法において、前記成型金型は、前記キャビティに通じるエアベントと、前記エアベントに突出する可動ピンとを備え、前記可動ピンは弾性体により前記成型面に交差する方向に動作可能な状態で設けられ、前記可動ピンの前記多層配線基板の対向面には溝が設けられており、
    前記(d)工程において、前記多層配線基板を前記第1金型と前記第2金型とで挟み込むように保持すると、前記可動ピンが前記多層配線基板から押圧される一方、前記可動ピンは前記弾性体の反発力により前記多層配線基板を押圧し、
    前記(e)工程において、前記キャビティ内の空気を、前記エアベントおよび前記溝を通じて前記キャビティの外部に逃がすことを特徴とする半導体装置の製造方法。
  8. 請求項7記載の半導体装置の製造方法において、前記弾性体の弾性力は、前記成型金型の前記多層配線基板の保持力よりも小さいことを特徴とする半導体装置の製造方法。
  9. 請求項7記載の半導体装置の製造方法において、前記エアベントは複数設けられており、前記可動ピンは前記エアベント毎に設けられていることを特徴とする半導体装置の製造方法。
  10. 請求項2記載の半導体装置の製造方法において、前記多層配線基板の厚さを測定し、その測定値に応じて、前記(d)工程の基板の保持圧力を調整することを特徴とする半導体装置の製造方法。
  11. (a)複数の製品領域を有する多層配線基板を用意する工程、
    (b)前記多層配線基板の前記複数の製品領域の各々に半導体チップを搭載する工程、
    (c)前記半導体チップが搭載された多層配線基板を樹脂成型用の成型金型の第1金型の成型面に載置する工程、
    (d)前記多層配線基板を前記成型金型の前記第1金型と第2金型とで挟み込むように保持する工程、
    (e)前記成型金型のキャビティに封止用樹脂を充填する工程を有し、
    前記成型金型の前記第1金型は、前記成型面に交差する方向に動作可能な弾性構造を備え、
    前記(d)工程においては、前記成型金型の前記第2金型の成型面が前記多層配線基板に当たった後に、前記第1金型または前記第2金型の成型面であって、前記多層配線基板の外形よりも外れた箇所に設けられた突出部により前記第1金型を押し下げることを特徴とする半導体装置の製造方法。
  12. 請求項11記載の半導体装置の製造方法において、前記多層配線基板は、樹脂と金属箔との積層構成を有することを特徴とする半導体装置の製造方法。
  13. 請求項11記載の半導体装置の製造方法の前記(d)工程において、前記第2金型の成型面が前記多層配線基板に当たる箇所での圧力は、前記突出部での圧力よりも小さいことを特徴とする半導体装置の製造方法。
  14. 請求項11記載の半導体装置の製造方法において、前記突出部の前記成型面に対する対向面の平面形状が円形状であることを特徴とする半導体装置の製造方法。
  15. 請求項11記載の半導体装置の製造方法において、前記突出部の突出長さは、前記多層配線基板の厚さと同等またはそれより長いことを特徴とする半導体装置の製造方法。
  16. 請求項11記載の半導体装置の製造方法において、前記成型金型は、前記キャビティに通じるエアベントと、前記エアベントに突出する可動ピンとを備え、前記可動ピンは弾性体により前記成型面に交差する方向に動作可能な状態で設けられ、前記可動ピンの前記多層配線基板の対向面には溝が設けられており、
    前記(d)工程において、前記多層配線基板を前記第1金型と前記第2金型とで挟み込むように保持すると、前記可動ピンが前記多層配線基板から押圧される一方、前記可動ピンは前記弾性体の反発力により前記多層配線基板を押圧し、
    前記(e)工程において、前記キャビティ内の空気を、前記エアベントおよび前記溝を通じて前記キャビティの外部に逃がすことを特徴とする半導体装置の製造方法。
  17. 請求項16記載の半導体装置の製造方法において、前記弾性体の弾性力は、前記成型金型の前記多層配線基板の保持力よりも小さいことを特徴とする半導体装置の製造方法。
  18. 請求項16記載の半導体装置の製造方法において、前記エアベントは複数設けられており、前記可動ピンは前記エアベント毎に設けられていることを特徴とする半導体装置の製造方法。
  19. 請求項11記載の半導体装置の製造方法において、前記多層配線基板の厚さを測定し、その測定値に応じて、前記(d)工程の前記多層配線基板の保持圧力を調整することを特徴とする半導体装置の製造方法。
  20. 請求項11記載の半導体装置の製造方法において、前記封止用樹脂により形成される封止体は、前記複数の半導体チップを一括して封止するものであることを特徴とする半導体装置の製造方法。
  21. 請求項11記載の半導体装置の製造方法において、
    前記(e)工程後、
    (f)前記多層配線基板にバンプ電極を形成する工程、
    (g)前記(f)工程後、前記封止用樹脂により形成された封止体および前記多層配線基板を前記複数の半導体チップ毎に切断する工程を有することを特徴とする半導体装置の製造方法。
  22. (a)複数の製品領域を有する多層配線基板を用意する工程、
    (b)前記多層配線基板の前記複数の製品領域の各々に半導体チップを搭載する工程、
    (c)前記半導体チップが搭載された多層配線基板を樹脂成型用の成型金型の第1金型の第1成型面に載置する工程、
    (d)前記多層配線基板を前記成型金型の前記第1金型と第2金型とで挟み込むように保持する工程、
    (e)前記成型金型のキャビティに封止用樹脂を充填する工程、
    (f)前記多層配線基板にバンプ電極を形成する工程、
    (g)前記(f)工程後、前記封止用樹脂により形成された封止体および多層配線基板を前記複数の半導体チップ毎に切断する工程を有し、
    前記第1金型は、前記成型面に交差する方向に動作可能な弾性構造を備え、
    前記第2金型の第2成型面において、前記多層配線基板の外形よりも外れた位置には、前記第2成型面に対して交差する方向に突出する突出部が着脱自在の状態で設けられており、
    前記(d)工程においては、前記成型金型の前記第2金型の第2成型面が前記多層配線基板に当たった後に、前記第2金型の前記第2成型面の突出部が前記第1金型を直接押圧し前記第1金型を押し下げることを特徴とする半導体装置の製造方法。
  23. 請求項22記載の半導体装置の製造方法において、前記多層配線基板の厚さに応じて、前記突出部を交換する工程を有することを特徴とする半導体装置の製造方法。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9331531B2 (en) 2012-10-17 2016-05-03 Eocycle Technologies Inc. Method of manufacturing a transverse flux electrical machine rotor
US9419486B2 (en) 2012-09-24 2016-08-16 Eocycle Technologies Inc. Housing less transverse flux electrical machine
US9722479B2 (en) 2012-08-03 2017-08-01 Eocycle Technologies Inc. Wind turbine comprising a transverse flux electrical machine

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003243435A (ja) * 2002-02-14 2003-08-29 Hitachi Ltd 半導体集積回路装置の製造方法
JP2004134591A (ja) * 2002-10-10 2004-04-30 Renesas Technology Corp 半導体集積回路装置の製造方法
JP2005150350A (ja) * 2003-11-14 2005-06-09 Renesas Technology Corp 半導体装置の製造方法
JP4647258B2 (ja) * 2004-07-29 2011-03-09 株式会社日立製作所 成形材料転写方法、基板構体
KR100784390B1 (ko) 2006-08-08 2007-12-11 삼성전자주식회사 반도체 패키지 제조 장치 및 패키지 제조 방법
US7525187B2 (en) * 2006-10-13 2009-04-28 Infineon Technologies Ag Apparatus and method for connecting components
KR101273591B1 (ko) * 2007-01-22 2013-06-11 삼성전자주식회사 사출성형장치
JP2008227131A (ja) * 2007-03-13 2008-09-25 Renesas Technology Corp 半導体装置及びその製造方法
JP4348643B2 (ja) * 2007-06-19 2009-10-21 株式会社デンソー 樹脂漏れ検出方法及び樹脂漏れ検出装置
KR100907326B1 (ko) * 2007-09-17 2009-07-13 미크론정공 주식회사 반도체 패키지 몰딩 장치
JP5655406B2 (ja) * 2010-07-20 2015-01-21 セントラル硝子株式会社 モール成形用金型および該金型を用いた装飾モール付きガラスの製造方法
JP5562874B2 (ja) * 2011-01-12 2014-07-30 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
CN102756454B (zh) * 2011-04-27 2016-03-09 松下知识产权经营株式会社 树脂密封成形品的制造方法
JP5892683B2 (ja) * 2011-05-31 2016-03-23 アピックヤマダ株式会社 樹脂封止方法
JP5878054B2 (ja) 2012-03-27 2016-03-08 ルネサスエレクトロニクス株式会社 半導体装置の製造方法及び半導体装置
KR101398016B1 (ko) 2012-08-08 2014-05-30 앰코 테크놀로지 코리아 주식회사 리드 프레임 패키지 및 그 제조 방법
IN2015MN00426A (ja) 2012-08-28 2015-09-04 Hatch Associates Pty Ltd
ITTO20120854A1 (it) * 2012-09-28 2014-03-29 Stmicroelectronics Malta Ltd Contenitore a montaggio superficiale perfezionato per un dispositivo integrato a semiconduttori, relativo assemblaggio e procedimento di fabbricazione
KR101482866B1 (ko) * 2013-07-23 2015-01-14 세메스 주식회사 반도체 소자 몰딩 장치
KR102376487B1 (ko) * 2015-02-12 2022-03-21 삼성전자주식회사 반도체 패키지의 제조 장치 및 그 제조 방법
JP6079925B1 (ja) * 2016-03-30 2017-02-15 第一精工株式会社 樹脂封止装置及び樹脂封止装置の異常検知方法
US10068822B2 (en) * 2016-09-30 2018-09-04 Nanya Technology Corporation Semiconductor package and method for forming the same
TWI629761B (zh) * 2017-10-27 2018-07-11 日月光半導體製造股份有限公司 基板結構及半導體封裝元件之製造方法
KR102337659B1 (ko) * 2018-02-21 2021-12-09 삼성전자주식회사 금형 검사 장치 및 금형 검사 방법
KR102545290B1 (ko) * 2018-08-29 2023-06-16 삼성전자주식회사 반도체 패키지 몰딩 장치
TWI711520B (zh) * 2019-09-11 2020-12-01 日商朝日科技股份有限公司 樹脂密封成形裝置及樹脂密封成形方法
CN111391217B (zh) * 2020-03-20 2021-11-30 东莞市艾尔玛塑件科技有限公司 自动脱模式热转印模具及设备
JP2023083988A (ja) * 2021-12-06 2023-06-16 アピックヤマダ株式会社 樹脂封止装置及び封止金型

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970002295B1 (ko) * 1993-02-23 1997-02-27 미쯔비시 덴끼 가부시끼가이샤 성형방법
DE19519901C2 (de) * 1995-05-31 1998-06-18 Richard Herbst Verfahren zum taktweisen Spritzgießen von Gegenständen aus Kunststoff und Halbzeug zur Verwendung bei diesem Verfahren
JP2991126B2 (ja) 1996-09-12 1999-12-20 日本電気株式会社 樹脂封止型半導体装置の製造装置及びその製造方法
JP3116913B2 (ja) 1998-07-31 2000-12-11 日本電気株式会社 半導体チップ樹脂封止用金型及びこれを用いた半導体チップ樹脂封止方法
JP3510554B2 (ja) 2000-02-10 2004-03-29 山形日本電気株式会社 樹脂モールド方法、モールド成形用金型及び配線基材
JP3394516B2 (ja) * 2000-10-06 2003-04-07 エヌイーシーセミコンダクターズ九州株式会社 樹脂封止金型
CA2350747C (en) * 2001-06-15 2005-08-16 Ibm Canada Limited-Ibm Canada Limitee Improved transfer molding of integrated circuit packages
JP3560585B2 (ja) * 2001-12-14 2004-09-02 松下電器産業株式会社 半導体装置の製造方法
JP4268389B2 (ja) * 2002-09-06 2009-05-27 Towa株式会社 電子部品の樹脂封止成形方法及び装置
DE102005043928B4 (de) * 2004-09-16 2011-08-18 Sharp Kk Optisches Halbleiterbauteil und Verfahren zu dessen Herstellung
JP4628125B2 (ja) * 2005-02-09 2011-02-09 日本プラスト株式会社 樹脂漏れ防止構造
US20060223227A1 (en) * 2005-04-04 2006-10-05 Tessera, Inc. Molding method for foldover package

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9722479B2 (en) 2012-08-03 2017-08-01 Eocycle Technologies Inc. Wind turbine comprising a transverse flux electrical machine
US9755492B2 (en) 2012-08-03 2017-09-05 Eocycle Technologies Inc. Rotatable transverse flux electrical machine
US9419486B2 (en) 2012-09-24 2016-08-16 Eocycle Technologies Inc. Housing less transverse flux electrical machine
US9559560B2 (en) 2012-09-24 2017-01-31 Eocycle Technologies Inc. Transverse flux electrical machine stator phases assembly
US9559558B2 (en) 2012-09-24 2017-01-31 Eocycle Technologies Inc. Modular transverse flux electrical machine assembly
US9559559B2 (en) 2012-09-24 2017-01-31 Eocycle Technologies Inc. Transverse flux electrical machine stator with stator skew and assembly thereof
US9331531B2 (en) 2012-10-17 2016-05-03 Eocycle Technologies Inc. Method of manufacturing a transverse flux electrical machine rotor
US9876401B2 (en) 2012-10-17 2018-01-23 Eocycle Technologies Inc. Transverse flux electrical machine rotor

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