KR101693747B1 - 전자소자 내장 기판 및 그 제조 방법 - Google Patents

전자소자 내장 기판 및 그 제조 방법 Download PDF

Info

Publication number
KR101693747B1
KR101693747B1 KR1020140016849A KR20140016849A KR101693747B1 KR 101693747 B1 KR101693747 B1 KR 101693747B1 KR 1020140016849 A KR1020140016849 A KR 1020140016849A KR 20140016849 A KR20140016849 A KR 20140016849A KR 101693747 B1 KR101693747 B1 KR 101693747B1
Authority
KR
South Korea
Prior art keywords
circuit pattern
insulating layer
electronic device
forming
core substrate
Prior art date
Application number
KR1020140016849A
Other languages
English (en)
Other versions
KR20150095473A (ko
Inventor
김홍원
이근용
권영도
Original Assignee
삼성전기주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전기주식회사 filed Critical 삼성전기주식회사
Priority to KR1020140016849A priority Critical patent/KR101693747B1/ko
Publication of KR20150095473A publication Critical patent/KR20150095473A/ko
Application granted granted Critical
Publication of KR101693747B1 publication Critical patent/KR101693747B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4611—Manufacturing multilayer circuits by laminating two or more circuit boards
    • H05K3/4626—Manufacturing multilayer circuits by laminating two or more circuit boards characterised by the insulating layers or materials
    • H05K3/4632—Manufacturing multilayer circuits by laminating two or more circuit boards characterised by the insulating layers or materials laminating thermoplastic or uncured resin sheets comprising printed circuits without added adhesive materials between the sheets
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09372—Pads and lands
    • H05K2201/09472—Recessed pad for surface mounting; Recessed electrode of component
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/03—Metal processing
    • H05K2203/0323—Working metal substrate or core, e.g. by etching, deforming

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

전자소자 내장 기판 및 그 제조 방법을 개시한다. 본 발명의 일 실시예에 따른 전자소자 내장 기판은 캐비티와 제1 회로 패턴이 형성된 코어 기판, 일면에 전극 단자가 형성되고 상기 캐비티 내에 배치된 전자 소자, 상기 전자 소자의 타면에 형성된 제1 절연층, 상기 제1 절연층 상에 형성된 제2 회로 패턴, 및 상기 캐비티를 충진하며, 상기 전자 소자를 커버하도록 상기 코어 기판의 양면에 적층되는 제2 절연층을 포함한다.

Description

전자소자 내장 기판 및 그 제조 방법{ELECTRONIC COMPONENTS EMBEDDED SUBSTRATE AND MANUFACTURING METHOD THEREOF}
본 발명은 전자소자 내장 기판 및 그 제조 방법에 관한 것이다.
최근, 휴대용 단말기 및 노트북의 보급에 수반하여 고속 동작이 요구되는 전자기기가 널리 사용되고 있으며, 이에 따라 고속 동작이 가능한 인쇄회로기판이 요구되고 있다. 이와 같은 고속동작을 위해서는 인쇄회로기판에 있어서 배선 및 전자부품의 고밀도화가 필요하다.
이와 같은 고밀도화를 달성하기 위하여, 빌드업(build up) 공법을 사용하게 되며, SAP(Semi-Additive Process),　MSAP(Modified Semi-Additive Process) 등에 의해 회로를 미세화하고 있다. 한편으로 저항 또는 캐패시터,　IC 등의 부품을 기판 내에 내장(embedding)시키는 내장형 기판(Embedded PCB)이 개발되고 있다.
이러한 내장형 인쇄회로기판은 기판 사이즈의 감소, 표면실장면적의 추가 확보, 인터커넥션(Interconnection) 면적의 확보, 및 임피던스의 감소 등과 같은 유리한 점이 있어 지속적인 연구개발이 요구되고 있다.
한국공개특허 제2011-0067431호
본 발명은 전자 소자의 배면에 회로 패턴을 형성하여 회로 디자인 자유도와 디자인 밀도를 높일 수 있는 전자소자 내장 기판 및 그 제조 방법을 제공하는 것이다.
본 발명의 일 측면에 따르면, 캐비티와 제1 회로 패턴이 형성된 코어 기판, 일면에 전극 단자가 형성되고 상기 캐비티 내에 배치된 전자 소자, 상기 전자 소자의 타면에 형성된 제1 절연층, 상기 제1 절연층 상에 형성된 제2 회로 패턴, 및 상기 캐비티를 충진하며, 상기 전자 소자를 커버하도록 상기 코어 기판의 양면에 적층되는 제2 절연층을 포함하는 전자소자 내장 기판이 제공된다.
여기서 본 발명의 일 실시예에 따른 전자소자 내장 기판은 상기 제2 절연층 상에 적층되고 상기 제1 회로 패턴과 상기 제2 회로 패턴을 전기적으로 연결하는 제3 회로 패턴을 더 포함할 수 있다.
또한, 본 발명의 일 실시예에 따른 전자소자 내장 기판은 상기 제3 회로 패턴을 커버하도록 상기 제2 절연층 및 상기 제3 회로 패턴 상에 적층되는 제3 절연층, 상기 제3 절연층 상에 적층되고 상기 제3 회로 패턴과 전기적으로 연결되는 전극 패드, 및 상기 전극 패드의 일부를 노출하도록 상기 제3 절연층 상에 적층되는 보호층을 더 포함할 수 있다.
본 발명의 다른 측면에 따르면, 일면 또는 타면에 제1 회로 패턴이 형성된 코어 기판에 캐비티를 형성하는 단계, 일면에 전극 단자가 형성된 전자 소자의 타면에 제1 절연층을 형성하고 제1 절연층 상에 제2 회로 패턴을 형성하는 단계, 상기 전자 소자를 상기 코어 기판의 캐비티 내에 배치하는 단계, 및 상기 전자 소자를 커버하도록 상기 코어 기판의 양면에 제2 절연층을 형성하는 단계를 포함하는 전자소자 내장 기판의 제조 방법이 제공된다.
여기서, 상기 제2 절연층을 형성하는 단계 이후, 상기 제2 절연층 상에 상기 제1 회로 패턴과 상기 제2 회로 패턴을 전기적으로 연결하는 제3 회로 패턴을 형성하는 단계를 더 포함할 수 있다.
또한, 상기 제3 회로 패턴을 형성하는 단계 이후, 상기 제3 회로 패턴을 커버하도록 상기 제2 절연층 및 상기 제3 회로 패턴 상에 제3 절연층을 형성하는 단계, 상기 제3 절연층 상에 상기 제3 회로 패턴과 전기적으로 연결되는 전극 패드를 형성하는 단계, 및 상기 전극 패드의 일부를 노출하도록 상기 제3 절연층 상에 보호층을 형성하는 단계를 더 포함할 수 있다.
상기 전자 소자를 상기 코어 기판의 캐비티 내에 배치하는 단계는 상기 코어 기판의 일면에 접착 부재를 부착하는 단계, 및 상기 접착 부재에 상기 제2 회로 패턴이 형성된 상기 전자 소자의 타면을 부착하는 단계를 포함할 수 있다.
상기 제2 절연층을 형성하는 단계는 상기 코어 기판의 타면에 절연 물질을 도포하는 단계, 상기 접착 부재를 제거하는 단계, 및 상기 코어 기판의 일면에 절연 물질을 도포하는 단계를 포함할 수 있다.
본 발명의 또 다른 측면에 따르면, 일면 또는 타면에 제1 회로 패턴이 형성된 코어 기판에 캐비티를 형성하는 단계, 일면에 전극 단자가 형성된 전자 소자를 상기 코어 기판의 캐비티 내에 배치하는 단계, 상기 전자 소자의 타면에 제1 절연층을 형성하고 제1 절연층 상에 제2 회로 패턴을 형성하는 단계, 및 상기 전자 소자를 커버하도록 상기 코어 기판의 양면에 제2 절연층을 형성하는 단계를 포함하는 전자소자 내장 기판의 제조 방법이 제공된다.
본 발명의 일 실시예에 따르면, 전자 소자의 배면에 회로 패턴을 형성하여 회로 디자인 자유도와 디자인 밀도를 높일 수 있는 전자소자 내장 기판 및 그 제조 방법을 제공할 수 있다.
도 1은 본 발명의 일 실시예에 따른 전자소자 내장 기판의 구조를 나타내는 도면.
도 2 내지 도 9는 본 발명의 일 실시예에 따른 전자소자 내장 기판의 제조 방법을 나타내는 도면들.
도 10 내지 도 14는 본 발명의 다른 실시예에 따른 전자소자 내장 기판의 제조 방법을 나타내는 도면들.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변환, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
이하, 본 발명에 따른 전자소자 내장 기판 및 그 제조 방법의 실시예를 첨부도면을 참조하여 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어, 동일하거나 대응하는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
도 1은 본 발명의 일 실시예에 따른 전자소자 내장 기판의 구조를 나타내는 도면이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 전자소자 내장 기판은 코어 기판(110), 전자 소자(120), 제1 절연층(130), 제2 회로 패턴(140), 제2 절연층(150), 제3 회로 패턴(160), 제3 절연층(165), 전극 패드(170) 및 보호층(180)을 포함한다.
코어 기판(110)은 보강 기재와 수지로 형성될 수 있다. 또한, 코어 기판(110)은 일부분이 천공되어 형성된 캐비티(115)를 포함할 수 있다. 여기서, 캐비티(115)는 전자 소자(120)를 내장하기 위해 적어도 전자 소자(120)의 크기보다 크게 형성될 수 있다. 또한, 코어 기판(110)은 내부 비아(117)를 통해 연결되고 코어 기판(110)의 일면 또는 타면에 배치된 제1 회로 패턴(119)을 포함할 수 있다.
전자 소자(120)는 캐비티(115) 내에 내장될 수 있다. 여기서 전자 소자(120)는 기판과 전기적으로 연결되어 미리 설정된 기능을 수행할 수 있다. 예를 들면, 전자 소자(120)는 집적회로(IC) 칩과 같이 기판에 내장될 수 있는 부품을 포함할 수 있다. 이러한 전자 소자(120)는 기판과의 전기적 연결을 위해 적어도 하나의 전극 단자(122)를 포함할 수 있다. 전극 단자(122)는 기판과 전자 소자(120) 간에 전기적 연결을 제공하기 위하여 전자 소자(120)의 일면에 형성될 수 있다. 또한, 전자 소자(120)는 전극 단자(122)가 상측을 향하도록 캐비티(115) 내에 배치될 수 있다.
제1 절연층(130)은 전자 소자(120)의 타면에 적층된다. 제1 절연층(130)은 전자 소자(120)의 타면에 적층될 제2 회로 패턴(140)을 절연시킬 수 있다.
제2 회로 패턴(140)은 제1 절연층(130) 상에 적층된다. 제2 회로 패턴(140)은 미리 설정된 패턴에 따라 형성될 수 있다. 또한, 제2 회로 패턴(140)은 제3 회로 패턴(160)을 이용하여 제1 회로 패턴(119)과 연결될 수 있다. 이러한 제2 회로 패턴(140)은 전자 소자(120)의 타면 또는 배면의 공간을 활용할 수 있다.
제2 절연층(150)은 코어 기판(110), 제1 회로 패턴(119) 또는 제2 회로 패턴(140)을 절연시킨다. 여기서 제2 절연층(150)은 코어 기판(110) 및 전자 소자(120)의 양면에 적층될 수 있다. 또한, 제2 절연층(150)은 전자 소자(120)가 배치된 캐비티(115)를 충진할 수 있다.
제3 회로 패턴(160)은 제2 절연층(150)의 양면에 적층된다. 여기서 제3 회로 패턴(160)은 미리 설정된 패턴으로 형성될 수 있다. 또한, 제3 회로 패턴(160)은 비아홀을 통해 제1 회로 패턴(119) 및 제2 회로 패턴(140) 각각과 전기적으로 연결될 수 있다.
제3 절연층(165)은 제3 회로 패턴(160)을 절연시킨다. 제3 절연층(165)은 제2 절연층(150) 및 제3 회로 패턴(160) 상에 적층될 수 있다.
전극 패드(170)는 제3 회로 패턴(160)과 연결되고, 일부분이 외부로 노출된다. 전극 패드(170)는 외부 장치와 전기적으로 연결될 수 있다.
보호층(180)은 제3 절연층(165) 및 전극 패드(170) 상에 형성된다. 여기서 보호층(180)은 전극 패드(170)의 일부분을 노출하도록 형성될 수 있다. 보호층(180)은 제3 절연층(165) 및 전극 패드(170)를 보호할 수 있다.
여기서 제1 절연층(130), 제2 절연층(150) 또는 제3 절연층(165) 각각은 프리프레그(prepreg) 등의 절연 물질로 형성될 수 있다. 또한, 제1 회로 패턴(119), 제2 회로 패턴(140), 제3 회로 패턴(160) 또는 전극 패드(170) 각각은 전도성 물질로 형성될 수 있다.
본 발명의 일 실시예에 따른 전자소자 내장 기판은 전자 소자의 배면에 회로 패턴을 형성하여 회로 디자인 자유도를 향상시키고 디자인 밀도를 높일 수 있다.
도 2 내지 도 9는 본 발명의 일 실시예에 따른 전자소자 내장 기판의 제조 방법을 나타내는 도면들이다.
우선, 도 2를 참조하여 일면 또는 타면에 제1 회로 패턴(119)이 형성된 코어 기판(110)에 캐비티(115)를 형성한다. 이때, 캐비티(115)는 적어도 도 3에 도시된 전자 소자(120)를 내장할 수 있는 크기로 형성한다. 또한, 코어 기판(110)의 일면또는 타면에 형성된 제1 회로 패턴(119)은 내부 비아(117)를 통해 전기적으로 연결될 수 있다.
다음, 도 3을 참조하여 일면에 전극 단자(122)가 형성된 전자 소자(120)를 준비한다.
다음, 도 4를 참조하여 전자 소자(120)의 타면에 제1 절연층(130)을 형성한다. 제1 절연층(130)은 전자 소자(120)의 타면에 절연 물질을 도포하여 형성할 수 있다.
다음, 도 5를 참조하여 전자 소자(120)에 형성된 제1 절연층(130) 상에 제2 회로 패턴(140)을 형성한다. 제2 회로 패턴(140)은 제1 절연층(130) 상에 도전층을 형성한 후 도전층을 미리 설정된 형태로 패터닝하여 형성할 수 있다.
다음, 도 6을 참조하여 코어 기판(110)의 캐비티(115) 내에 전자 소자(120)를 배치한다. 여기서, 전자 소자(120)를 캐비티(115) 내에 고정시키기 위하여 코어 기판(110)의 일면에 접착 부재(200)를 부착하고 접착 부재(200)에 제2 회로 패턴(140)이 형성된 전자 소자(120)의 타면을 부착한다. 이때, 접착 부재(200)는 내열성 무전 테잎을 사용할 수 있다.
다음, 도 7을 참조하여 코어 기판(110), 제1 회로 패턴(119) 또는 제2 회로 패턴(140)을 커버하도록 제2 절연층(150)을 형성하고, 제2 절연층(150) 상에 제3 회로 패턴(160)을 형성한다. 구체적으로 코어 기판(110)의 일면 상에 절연 물질을 도포하고 코어 기판(110)에 부착된 접착 부재(200)를 제거한 후 코어 기판(110)의 타면 상에 절연 물질을 도포하여 제2 절연층(150)을 형성할 수 있다. 이때, 제2 절연층(150)은 캐비티(115)를 충진하여 형성한다. 또한, 제3 회로 패턴(160)은 제2 절연층을 관통하는 비아홀을 통해 전자 소자(120)의 전극 단자, 제1 회로 패턴(119) 또는 제2 회로 패턴(140)과 전기적으로 연결되도록 형성한다.
다음, 도 8을 참조하여 제2 절연층(150) 상에 제3 절연층(165)을 형성하고, 제3 절연층(165) 상에 전극 패드(170)를 형성한다. 전극 패드(170)는 비아홀을 통해 제3 회로 패턴(160)과 전기적으로 연결되도록 형성한다.
다음, 도 9를 참조하여 제2 절연층(150) 및 전극 패드(170) 상에 보호층(180)을 형성한다. 여기서 보호층(180)은 전극 패드(170)의 일부분이 노출되도록 형성한다.
본 발명의 일 실시예에 따른 전자소자 내장 기판의 제조 방법은 전자 소자의 배면에 회로 패턴을 형성한 후 코어 기판의 캐비티에 내장하여 회로 디자인 자유도와 디자인 밀도가 높은 전자소자 내장 기판을 제조할 수 있다.
도 10 내지 도 14는 본 발명의 다른 실시예에 따른 전자소자 내장 기판의 제조 방법을 나타내는 도면들이다.
여기서는 도 2 내지 도 9를 참조한 전자소자 내장 기판의 제조 방법과 비교하여 동일한 과정에 대한 설명은 생략하거나 간략하게 서술한다.
우선, 일면 또는 타면에 제1 회로 패턴(119)이 형성된 코어 기판(110)에 캐비티(115)를 형성한다.
다음, 일면에 전극 단자(122)가 형성된 전자 소자(120)를 준비한다.
다음, 도 10을 참조하여 코어 기판(110)에 형성된 캐비티(115) 내에 전자 소자(120)를 배치하고 제1 절연층(130)을 형성한다. 여기서 전자 소자(120)를 캐비티(115) 내에 고정시키기 위하여 코어 기판(110)의 일면에 접착 부재(200)를 부착하고 접착 부재(200)에 전극 단자(122)가 형성된 전자 소자(120)의 일면을 부착한다. 또한, 제1 절연층(130)은 전자 소자(120)의 타면에 절연 물질을 도포하여 형성할 수 있다.
다음, 도 11을 참조하여 제1 절연층(130) 상에 제2 회로 패턴(140)을 형성한다. 제2 회로 패턴(140)은 제1 절연층(130) 상에 도전층을 형성한 후 도전층을 미리 설정된 형태로 패터닝하여 형성할 수 있다.
다음, 도 12를 참조하여 코어 기판(110), 제1 회로 패턴(119) 또는 제2 회로 패턴(140)을 커버하도록 제2 절연층(150)을 형성하고, 제2 절연층(150) 상에 제3 회로 패턴(160)을 형성한다. 제2 절연층(150)은 코어 기판(110)의 타면에 절연 물질을 도포하고 코어 기판(110)에 부착된 접착 부재(200)를 제거한 후 코어 기판(110)의 일면에 절연 물질을 도포하여 형성할 수 있다.
또한, 제3 회로 패턴(160)은 제2 절연층을 관통하는 비아홀을 통해 전자 소자(120)의 전극 단자, 제1 회로 패턴(119) 또는 제2 회로 패턴(140)과 전기적으로 연결되도록 형성한다.
다음, 도 13을 참조하여 제2 절연층(150) 상에 제3 절연층(165)을 형성하고, 제3 절연층(165) 상에 전극 패드(170)를 형성한다. 전극 패드(170)는 비아홀을 통해 제3 회로 패턴(160)과 전기적으로 연결되도록 형성한다.
다음, 도 14를 참조하여 제2 절연층(150) 및 전극 패드(170) 상에 보호층(180)을 형성한다. 여기서 보호층(180)은 전극 패드(170)의 일부분이 노출되도록 형성한다.
본 발명의 다른 실시예에 따른 전자소자 내장 기판의 제조 방법은 코어 기판의 캐비티에 전자 소자를 내장한 후 전자 소자의 배면에 회로 패턴을 형성하여 회로 디자인 자유도와 디자인 밀도가 높은 전자소자 내장 기판을 제조할 수 있다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다.
따라서, 본 발명에 개시된 실시 예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시 예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다.
본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
110: 코어 기판
120: 전자 소자
130: 제1 절연층
140: 제2 회로 패턴
150: 제2 절연층
160: 제3 회로 패턴
165: 제3 절연층
170: 전극 패드
180: 보호층
200: 접착 부재

Claims (13)

  1. 캐비티와 일면 또는 타면에 제1 회로 패턴이 형성된 코어 기판;
    일면에 전극 단자가 형성되고 상기 캐비티 내에 배치된 전자 소자;
    상기 전자 소자의 타면 및 캐비티 내부에 형성된 제1 절연층;
    상기 제1 절연층 상에 형성된 제2 회로 패턴; 및
    상기 캐비티를 충진하며, 상기 전자 소자를 커버하도록 상기 코어 기판의 양면에 적층되는 제2 절연층;
    을 포함하는 전자소자 내장 기판.
  2. 제1항에 있어서,
    상기 제2 절연층 상에 적층되고 상기 제1 회로 패턴 또는 상기 제2 회로 패턴을 전기적으로 연결하는 제3 회로 패턴을 더 포함하는 전자소자 내장 기판.
  3. 제2항에 있어서,
    상기 제3 회로 패턴을 커버하도록 상기 제2 절연층 및 상기 제3 회로 패턴 상에 적층되는 제3 절연층;
    상기 제3 절연층 상에 적층되고 상기 제3 회로 패턴과 전기적으로 연결되는 전극 패드; 및
    상기 전극 패드의 일부를 노출하도록 상기 제3 절연층 상에 적층되는 보호층;을 더 포함하는 전자소자 내장 기판.
  4. 일면 또는 타면에 제1 회로 패턴이 형성된 코어 기판에 캐비티를 형성하는 단계;
    일면에 전극 단자가 형성된 전자 소자의 타면에 제1 절연층을 형성하고 제1 절연층 상에 제2 회로 패턴을 형성하는 단계;
    상기 전자 소자를 상기 코어 기판의 캐비티 내에 배치하는 단계; 및
    상기 전자 소자를 커버하도록 상기 코어 기판의 양면에 제2 절연층을 형성하는 단계;를 포함하는 전자소자 내장 기판의 제조 방법.
  5. 제4항에 있어서,
    상기 제2 절연층을 형성하는 단계 이후,
    상기 제2 절연층 상에 상기 제1 회로 패턴 또는 상기 제2 회로 패턴을 전기적으로 연결하는 제3 회로 패턴을 형성하는 단계를 더 포함하는 전자소자 내장 기판의 제조 방법.
  6. 제5항에 있어서,
    상기 제3 회로 패턴을 형성하는 단계 이후,
    상기 제3 회로 패턴을 커버하도록 상기 제2 절연층 및 상기 제3 회로 패턴 상에 제3 절연층을 형성하는 단계;
    상기 제3 절연층 상에 상기 제3 회로 패턴과 전기적으로 연결되는 전극 패드를 형성하는 단계; 및
    상기 전극 패드의 일부를 노출하도록 상기 제3 절연층 상에 보호층을 형성하는 단계;를 더 포함하는 전자소자 내장 기판의 제조 방법.
  7. 제4항에 있어서,
    상기 전자 소자를 상기 코어 기판의 캐비티 내에 배치하는 단계는
    상기 코어 기판의 일면에 접착 부재를 부착하는 단계; 및
    상기 접착 부재에 상기 제2 회로 패턴이 형성된 상기 전자 소자의 타면을 부착하는 단계를 포함하고,
    상기 제2 절연층을 형성하는 단계는
    상기 코어 기판의 타면에 절연 물질을 도포하는 단계;
    상기 접착 부재를 제거하는 단계; 및
    상기 코어 기판의 일면에 절연 물질을 도포하는 단계;
    를 포함하는 것을 특징으로 하는 전자소자 내장 기판의 제조 방법.
  8. 삭제
  9. 일면 또는 타면에 제1 회로 패턴이 형성된 코어 기판에 캐비티를 형성하는 단계;
    일면에 전극 단자가 형성된 전자 소자를 상기 코어 기판의 캐비티 내에 배치하는 단계;
    상기 전자 소자의 타면에 제1 절연층을 형성하고 제1 절연층 상에 제2 회로 패턴을 형성하는 단계; 및
    상기 전자 소자를 커버하도록 상기 코어 기판의 양면에 제2 절연층을 형성하는 단계;를 포함하는 전자소자 내장 기판의 제조 방법.
  10. 제9항에 있어서,
    상기 제2 절연층을 형성하는 단계 이후,
    상기 제2 절연층 상에 상기 제1 회로 패턴 또는 상기 제2 회로 패턴을 전기적으로 연결하는 제3 회로 패턴을 형성하는 단계를 더 포함하는, 전자소자 내장 기판의 제조 방법.

  11. 제10항에 있어서,
    상기 제3 회로 패턴을 형성하는 단계 이후,
    상기 제3 회로 패턴을 커버하도록 상기 제2 절연층과 상기 제3 회로 패턴 상에 제3 절연층을 형성하는 단계;
    상기 제3 절연층 상에 상기 제3 회로 패턴과 전기적으로 연결되는 전극 패드를 형성하는 단계; 및
    상기 전극 패드의 일부를 노출하도록 상기 제3 절연층 상에 보호층을 형성하는 단계;를 더 포함하는, 전자소자 내장 기판의 제조 방법.
  12. 제9항에 있어서,
    상기 전자 소자를 상기 코어 기판의 캐비티 내에 배치하는 단계는,
    상기 코어 기판의 일면에 접착 부재를 부착하는 단계; 및
    상기 접착 부재에 상기 전극 단자가 형성된 상기 전자 소자의 일면을 부착하는 단계를 포함하고,
    상기 제2 절연층을 형성하는 단계는
    상기 코어 기판의 타면에 절연 물질을 도포하는 단계;
    상기 접착 부재를 제거하는 단계; 및
    상기 코어 기판의 일면에 절연 물질을 도포하는 단계;
    를 포함하는, 전자소자 내장 기판의 제조 방법.
  13. 삭제
KR1020140016849A 2014-02-13 2014-02-13 전자소자 내장 기판 및 그 제조 방법 KR101693747B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020140016849A KR101693747B1 (ko) 2014-02-13 2014-02-13 전자소자 내장 기판 및 그 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020140016849A KR101693747B1 (ko) 2014-02-13 2014-02-13 전자소자 내장 기판 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20150095473A KR20150095473A (ko) 2015-08-21
KR101693747B1 true KR101693747B1 (ko) 2017-01-06

Family

ID=54058484

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140016849A KR101693747B1 (ko) 2014-02-13 2014-02-13 전자소자 내장 기판 및 그 제조 방법

Country Status (1)

Country Link
KR (1) KR101693747B1 (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102019351B1 (ko) * 2016-03-14 2019-09-09 삼성전자주식회사 전자 부품 패키지 및 그 제조방법
KR102502866B1 (ko) * 2017-10-18 2023-02-23 엘지이노텍 주식회사 인쇄회로기판 및 이를 포함하는 패키지 기판
KR101933423B1 (ko) 2017-11-28 2018-12-28 삼성전기 주식회사 팬-아웃 센서 패키지
KR20190062943A (ko) 2017-11-29 2019-06-07 솔브레인 주식회사 반투과 도전성 금속메쉬필름의 제조방법 및 이를 통해 제조된 반투과 도전성 금속메쉬필름
KR20190062941A (ko) 2017-11-29 2019-06-07 솔브레인 주식회사 반투과 도전성 금속메쉬필름의 제조방법 및 이를 통해 제조된 반투과 도전성 금속메쉬필름
CN111261526A (zh) * 2020-01-19 2020-06-09 华为技术有限公司 封装结构及其制备方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100965339B1 (ko) * 2008-06-04 2010-06-22 삼성전기주식회사 전자부품 내장형 인쇄회로기판 및 그 제조방법
KR101084250B1 (ko) 2009-12-14 2011-11-17 삼성전기주식회사 전자소자 내장 인쇄회로기판 및 그 제조 방법
KR101167787B1 (ko) * 2010-09-14 2012-07-25 삼성전기주식회사 임베디드 인쇄회로기판 및 이의 제조 방법

Also Published As

Publication number Publication date
KR20150095473A (ko) 2015-08-21

Similar Documents

Publication Publication Date Title
KR101693747B1 (ko) 전자소자 내장 기판 및 그 제조 방법
US9392698B2 (en) Chip-embedded printed circuit board and semiconductor package using the PCB, and manufacturing method of the PCB
EP2705735B1 (en) Method for manufacturing printed circuit board
US20160155713A1 (en) Semiconductor package and method of manufacturing the same
US20180130761A1 (en) Semiconductor package, manufacturing method thereof, and electronic element module using the same
JP2006528839A (ja) 部品を埋め込まれた回路基板及び製造方法
KR20100123399A (ko) 방열부재를 구비한 전자부품 내장형 인쇄회로기판 및 그 제조방법
KR102194721B1 (ko) 인쇄회로기판 및 그 제조 방법
KR20150053579A (ko) 전자 소자 모듈 및 그 제조 방법
KR102231101B1 (ko) 소자 내장형 인쇄회로기판 및 그 제조방법
JP3894091B2 (ja) Ｉｃチップ内蔵多層基板及びその製造方法
US9837343B2 (en) Chip embedded substrate
JP5462450B2 (ja) 部品内蔵プリント配線板及び部品内蔵プリント配線板の製造方法
KR20170067481A (ko) 인쇄회로기판, 전자소자 패키지 및 그 제조방법
KR20170090772A (ko) 인쇄회로기판 및 이를 구비한 전자소자 패키지
KR20150065029A (ko) 인쇄회로기판, 그 제조방법 및 반도체 패키지
KR100972431B1 (ko) 임베디드 인쇄회로기판 및 그 제조방법
KR102207270B1 (ko) 반도체 패키지 및 그 제조방법
JP2013089943A (ja) プリント回路基板
JP2014096584A (ja) プリント回路基板及びプリント回路基板の製造方法
KR20150059086A (ko) 칩 내장 기판 및 그 제조 방법
KR20030011433A (ko) 다층 인쇄회로기판의 숨겨진 레이저 비아홀 제조방법
US20070230146A1 (en) Printed-wiring board with built-in component, manufacturing method of printed-wiring board with built-in component, and electronic device
KR101609268B1 (ko) 임베디드 기판 및 임베디드 기판의 제조 방법
KR102471340B1 (ko) 전자소자 내장 인쇄회로기판

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20200102

Year of fee payment: 4