KR102471340B1

KR102471340B1 - 전자소자 내장 인쇄회로기판

Info

Publication number: KR102471340B1
Application number: KR1020150174135A
Authority: KR
Inventors: 고경환; 이재언; 백용호
Original assignee: 삼성전기주식회사
Priority date: 2015-12-08
Filing date: 2015-12-08
Publication date: 2022-11-28
Also published as: KR20170067447A

Abstract

본 발명에 따른 전자소자 내장 인쇄회로기판은, 제1 절연층, 제1 절연층에 형성된 회로패턴, 제1 절연층의 일면에 일부가 삽입된 전자소자 및 제1 절연층의 일면에 적층되며 전자소자를 매립시키는 제2 절연층을 포함한다.

Description

전자소자 내장 인쇄회로기판{Printed Circuit Board Having Embedded Electronic Device}

본 발명은 전자소자 내장 인쇄회로기판에 관한 것이다.

휴대폰을 비롯한 IT 분야의 전자기기들이 경박 단소화 되면서 이에 대한 기술적 요구에 부응하여 IC, 능동소자 또는 수동소자 등의 전자부품들이 기판 내에 삽입되는 기술이 요구되고 있으며, 최근에는 다양한 방식으로 기판 내에 부품이 내장되는 기술이 개발되고 있다.

또한, 인쇄회로기판의 두께를 낮추기 위하여 코어리스(coreless) 구조의 기판에 대한 기술도 요구되고 있다.

미국 등록특허 제7886433호

본 발명은 코어리스 구조를 가지는 전자소자 내장 인쇄회로기판을 제공하는 것이다.

본 발명은 다양한 전자소자의 매립을 용이하게 하는 전자소자 내장 인쇄회로기판을 제공하는 것이다.

본 발명의 실시예에 따른 전자소자 내장 인쇄회로기판은, 제1 절연층, 상기 제1 절연층에 형성된 회로패턴, 상기 제1 절연층의 일면에 일부가 삽입된 전자소자 및 상기 제1 절연층의 일면에 적층되며, 상기 전자소자를 매립시키는 제2 절연층을 포함한다.

도 1은 본 발명의 일 실시예에 따른 전자소자 내장 인쇄회로기판을 나타낸 도면.
도 2 내지 도 10은 본 발명의 일 실시예에 따른 전자소자 내장 인쇄회로기판의 제조방법을 예시한 도면.

본 발명에 따른 전자소자 내장 인쇄회로기판을 첨부도면을 참조하여 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어, 동일하거나 대응하는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.

또한, 이하 사용되는 제1, 제2 등과 같은 용어는 동일 또는 상응하는 구성 요소들을 구별하기 위한 식별 기호에 불과하며, 동일 또는 상응하는 구성 요소들이 제1, 제2 등의 용어에 의하여 한정되는 것은 아니다.

또한, 결합이라 함은, 각 구성 요소 간의 접촉 관계에 있어, 각 구성 요소 간에 물리적으로 직접 접촉되는 경우만을 뜻하는 것이 아니라, 다른 구성이 각 구성 요소 사이에 개재되어, 그 다른 구성에 구성 요소가 각각 접촉되어 있는 경우까지 포괄하는 개념으로 사용하도록 한다.

도 1은 본 발명의 일 실시예에 따른 전자소자 내장 인쇄회로기판(100)을 나타낸 도면이다. 도 1을 참조하면, 본 발명의 일 실시예에 따른 전자소자 내장 인쇄회로기판(100)은, 제1 절연층(110), 제2 절연층(140), 회로패턴(120) 및 전자소자(130)를 포함한다.

제1 절연층(110)은 후술할 회로패턴(120)과 전자소자(130)를 전기적으로 절연시킨다. 제1 절연층(110)은 수지재일 수 있다. 제1 절연층(110)은 에폭시 수지와 같은 열경화성 수지, 폴리이미드(PI)와 같은 열가소성 수지를 포함할 수 있으며 프리프레그(PPG)나 빌드업 필름(build-up film)으로 형성될 수 있다.

제2 절연층(140)은 후술할 회로패턴(120)과 전자소자(130)를 전기적으로 절연시킨다. 제2 절연층(140)은 제1 절연층(110)과 유사한 재질로 프리프레그(PPG)나 빌드업 필름(build-up film)같은 형태로 형성되거나, 제1 절연층(110)과는 다른 재질 또는 다른 방법으로 형성될 수도 있다. 예를 들면, 제2 절연층(140)은 제1 절연층(110)에 형성된 회로패턴(120)을 보호하는 솔더 레지스트층일 수 있다. 솔더 레지스트층은 제1 절연층(110)의 일면에 솔더레지스트 물질을 도포하여 형성되고, 회로패턴(120) 및 전자소자(130)를 덮어서 보호하는 역할을 할 수 있다. 이 때, 솔더 레지스트층에는 개구부가 형성되어 회로패턴(120)을 선택적으로 노출시킬 수 있다. 솔더 레지스트층의 개구부를 통하여 회로패턴(120) 중 패드가 노출되어서 와이어 등으로 외부와 연결되는 접속 패드가 형성될 수 있다.

회로패턴(120)은 제1 절연층(110)에 형성된다. 회로패턴(120)은 구리 등의 금속으로 형성되며, 제1 절연층(110)의 일면, 타면 또는 내부에도 형성될 수 있다. 예를 들면, 회로패턴(120)은 제1 절연층(110)을 관통하여 제1 절연층(110)의 일면과 타면을 연결하는 비아(122)와, 제1 절연층(110)의 일면 또는 타면에 형성되고 비아(122)에 연결된 패드를 포함할 수 있다.

전자소자(130)는 IC, 능동소자 또는 수동소자 등의 전자부품으로서, 제1 절연층(110) 및 제2 절연층(140) 내에 매립된다.

본 발명의 실시예에서 제1 절연층(110)에 전자소자(130)의 일부가 삽입되고, 제2 절연층(140)에는 그 나머지 부분이 매립되는 구조를 가질 수 있다. 예를 들면, 제1 절연층(110)의 일면에는 낮아지는 단차(115) 즉, 제1 절연층(110)의 표면에서 내부로 내려가는 단차(115)가 형성되어 오목한 공간을 형성할 수 있다. 단차(115)에 의해 형성된 오목한 공간에 전자소자(130)가 부분적으로 매립될 수 있다. 그리고, 솔더 레지스트층과 같은 제2 절연층(140)으로 전자소자(130)의 나머지 부분을 덮어서 전자소자(130) 전체를 매립할 수 있다. 다시 말해, 전자소자(130)는 제1 절연층(110) 및 제2 절연층(140)에 걸쳐서 배치되고 제1 절연층(110)과 제2 절연층(140)이 함께 전자소자(130)를 매립하는 구조를 가질 수 있다. 이에 따라, 코어가 없는 코어리스(coreless) 기판의 구조에서도 전자소자(130)를 매립할 수 있는 충분한 공간이 확보될 수 있고, 두꺼운 전자소자(130)도 얇은 기판에 매립될 수 있다. 구체적으로, 코어층 또는 하나의 절연층만으로 전자소자(130)를 내장하는 기판구조와 비교할 때, 본 발명의 실시예에 따른 코어리스 기판구조는 전자소자(130)의 임베딩(embedding)을 위하여 특정 절연층을 두껍게 하거나 불필요하게 코어를 사용하게 하지 않는다. 따라서, 코어 또는 두꺼운 절연층을 사용하지 않고도 전자소자(130)를 내장할 수 있어서, 전자소자 내장 인쇄회로기판(100)의 전체적인 두께를 낮출 수 있다.

제1 절연층(110) 및 제2 절연층(140)에 매립된 전자소자(130)는 비아(122)를 통하여 회로패턴(120)에 연결될 수 있다. 예를 들면, 제1 절연층(110)에 일면 측에 매립된 전자소자(130)에 대하여, 제1 절연층(110)의 타면부터 제1 절연층(110)을 관통하는 비아(122)를 형성하여 비아(122)와 전자소자(130)를 전기적으로 접속시킬 수 있다. 전자소자(130)에는 제1 절연층(110)의 타면에서 연결된 비아(122)에 대응되는 전극(135)이 형성될 수 있다. 도 1에 나타난 바와 같이, 전자소자(130)로서 적층 세라믹 커패시터(multi-layer ceramic capacitor, MLCC)가 사용될 수 있다. MLCC는 막대형으로 양단에 전극(135)이 형성될 수 있다. 막대형의 MLCC가 제1 절연층(110) 일면에 가로로 배치되고 부분적으로 매립되면, 제1 절연층(110)의 타면으로부터 MLCC의 양단을 향하여 형성된 비아(122)를 통하여 MLCC와 회로패턴(120)이 전기적으로 연결될 수 있다.

도 2 내지 도 10은 본 발명의 일 실시예에 따른 전자소자 내장 인쇄회로기판(100)의 제조방법을 예시한 도면이다. 도 2 내지 도 10은 제1 절연층(110) 및 제2 절연층(140)에 걸쳐서 전자소자(130)를 매립시키는 방법과 매립된 전자소자(130)에 비아(122)를 통하여 전기적으로 접속시키는 방법을 예시적으로 보여준다.

도 2를 참조하면, 캐리어 기판(10)에 금속층(20)이 적층되어 준비될 수 있다. 도 3을 참조하면, 금속층(20)에 전자소자(130)에 대응되게 홈을 형성할 수 있다. 홈에는 이형층(30)을 형성하여 추후에 캐리어 기판(10)으로부터 전자소자(130)의 분리를 용이하게 할 수 있다.

도 4 및 도 5를 참조하면, 금속층(20)의 홈에 전자소자(130)를 삽입하여 안착시키고, 금속층(20)과 전자소자(130) 위에 제1 절연층(110)을 적층하여 제1 절연층(110)에 전자소자(130)의 일부가 매립되게 할 수 있다. 금속층(20)보다 두꺼운 전자소자(130)가 홈에 안착되면, 전자소자(130)의 일부가 금속층(20) 밖으로 돌출되고 제1 절연층(110)에 돌출된 전자소자(130) 부분이 매립될 수 있다.

도 6 및 도 7을 참조하면, 제1 절연층(110)을 관통하는 비아홀(112)을 형성하고, 도금 등의 방법으로 비아홀(112)을 금속으로 채워서 제1 절연층(110)의 일면과 타면을 연결시키는 비아(122)를 형성할 수 있다. 이 때, 전자소자(130)의 전극(135)을 향하여 관통되는 비아홀(112)을 형성하고 비아홀(112)을 금속으로 채워서 전자소자(130)를 제1 절연층(110) 타면의 회로패턴(120)으로 연결시키는 비아(122)를 형성할 수 있다. 비아(122)의 형성공정과 같이 또는 별도의 추가공정을 통하여 제1 절연층(110)의 타면에 회로패턴(120)을 형성할 수 있으며, 제2 절연층(140)을 추가로 형성하여 회로패턴(120)을 덮을 수 있다. 예를 들면, 제1 절연층(110)의 타면에 솔더 레지스트 물질을 도포하여 솔더 레지스트층을 형성할 수 있다.

도 8 및 도 9를 참조하면, 금속층(20)을 지지하던 캐리어 기판(10)을 제거하고 노출된 금속층(20)을 이용하여 제1 절연층(110) 일면에 회로패턴(120)을 형성할 수 있다. 이 때, 전자소자(130)와 캐리어 기판(10) 사이에 개재된 이형층(30)에 의해 전자소자(130)는 손상 없이 캐리어 기판(10)에서 분리될 수 있다.

도 10을 참조하면, 제1 절연층(110)의 일면으로 노출된 전자소자(130)는 제2 절연층(140)에 의하여 매립될 수 있다. 예를 들면, 솔더 레지스트를 도포하여 솔더 레지스트층을 형성할 수 있다. 이 때, 회로패턴(120)은 선택적으로 커버되거나 노출될 수 있다. 솔더 레지스트층에서 개구부에 의해 선택적으로 노출된 회로패턴(120)은 접속 패드가 될 수 있다.

10: 캐리어 기판
20: 금속층
30: 이형층
110: 제1 절연층
120: 회로패턴
122: 비아
130: 전자소자
135: 전극
140: 제2 절연층

Claims

제1 절연층;
상기 제1 절연층의 일면에 배치된 제1 회로패턴;
상기 제1 절연층의 타면에 배치된 제2 회로패턴;
상기 제1 절연층의 일면에 일부가 삽입된 전자소자;
상기 제1 절연층을 관통하며, 상기 제1 및 제2 회로패턴을 연결하는 제1비아;
상기 제1 절연층을 관통하며, 상기 제2 회로패턴 및 상기 전자소자를 연결하는 제2비아; 및
상기 제1 절연층의 일면에 적층되며, 상기 제1 회로패턴의 적어도 일부를 커버하며, 상기 전자소자를 매립시키는 제2 절연층; 을 포함하며,
상기 전자소자는 상기 제2비아와 접속하는 전극을 포함하는 전자소자 내장 인쇄회로기판.
제1항에 있어서,
상기 제1 절연층에는, 상기 전자소자를 상기 제1 절연층 일면보다 낮게 배치시키는 단차가 형성된 전자소자 내장 인쇄회로기판.
제1항에 있어서,
상기 제2 절연층은 솔더 레지스트층을 포함하는 전자소자 내장 인쇄회로기판.
제3항에 있어서,
상기 솔더 레지스트층에는, 상기 제1 회로패턴을 선택적으로 노출시키는 개구부가 형성된 전자소자 내장 인쇄회로기판.
삭제
제1항에 있어서,
상기 전자소자는, 상기 전극을 구비한 적층 세라믹 커패시터(multi-layer ceramic capacitor, MLCC)를 포함하는 전자소자 내장 인쇄회로기판.