JPH04343257A - 半導体集積回路のパッケージ - Google Patents
半導体集積回路のパッケージInfo
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- JPH04343257A JPH04343257A JP14540591A JP14540591A JPH04343257A JP H04343257 A JPH04343257 A JP H04343257A JP 14540591 A JP14540591 A JP 14540591A JP 14540591 A JP14540591 A JP 14540591A JP H04343257 A JPH04343257 A JP H04343257A
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- 239000004065 semiconductor Substances 0.000 title claims description 28
- 239000011347 resin Substances 0.000 abstract description 7
- 229920005989 resin Polymers 0.000 abstract description 7
- 238000000465 moulding Methods 0.000 abstract description 3
- 238000005452 bending Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/18—Printed circuits structurally associated with non-printed electric components
- H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components
-
- H—ELECTRICITY
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3421—Leaded components
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、半導体集積回路のパ
ッケージ構造に関するものである。
ッケージ構造に関するものである。
【０００２】
【従来の技術】図４ａ，ｂはプリント配線基板へ表面実
装する際に配線効率及び実装効率を上げるために用いら
れた従来の半導体集積回路の２種類のパッケージ構造を
示す断面図であり、図４ａは正ベンド、図４ｂは逆ベン
ドである。図において、１は半導体集積回路チップ、２
はこの半導体集積回路チップ１を固定するダイパッド、
３はリードフレーム、４は上記半導体集積回路チップ１
とリードフレーム３とを接続するボンディングワイヤ、
５はモールド樹脂、６はプリント配線基板である。
装する際に配線効率及び実装効率を上げるために用いら
れた従来の半導体集積回路の２種類のパッケージ構造を
示す断面図であり、図４ａは正ベンド、図４ｂは逆ベン
ドである。図において、１は半導体集積回路チップ、２
はこの半導体集積回路チップ１を固定するダイパッド、
３はリードフレーム、４は上記半導体集積回路チップ１
とリードフレーム３とを接続するボンディングワイヤ、
５はモールド樹脂、６はプリント配線基板である。
【０００３】次に動作について説明する。従来の表面実
装タイプの半導体集積回路のパッケージは、半導体集積
回路チップ１の上面に対し、リードフレーム３を下方へ
ベンドした正ベンドタイプ図４ａと、リードフレーム３
を上方へベンドした逆ベンドタイプ図４ｂを用いて、プ
リント配線基板の配線効率を高めていた。すなわち、プ
リント配線基板上に隣接して実装したり、プリント配線
基板の表裏両面に実装する際に、正・逆ベンドタイプを
隣接もしくは表裏面に配置することにより、各半導体集
積回路の同一信号線同士の配線長を最短にすることが可
能である。この正・逆ベンドタイプを用いることによる
配線効率向上の効果は、アドレス入力線等、多数の共通
入力信号線を有するメモリ素子を多数個実装する装置で
顕著である。
装タイプの半導体集積回路のパッケージは、半導体集積
回路チップ１の上面に対し、リードフレーム３を下方へ
ベンドした正ベンドタイプ図４ａと、リードフレーム３
を上方へベンドした逆ベンドタイプ図４ｂを用いて、プ
リント配線基板の配線効率を高めていた。すなわち、プ
リント配線基板上に隣接して実装したり、プリント配線
基板の表裏両面に実装する際に、正・逆ベンドタイプを
隣接もしくは表裏面に配置することにより、各半導体集
積回路の同一信号線同士の配線長を最短にすることが可
能である。この正・逆ベンドタイプを用いることによる
配線効率向上の効果は、アドレス入力線等、多数の共通
入力信号線を有するメモリ素子を多数個実装する装置で
顕著である。
【０００４】
【発明が解決しようとする課題】従来の表面実装タイプ
の半導体集積回路のパッケージ構造は、同一素子で正・
逆ベンドの２種類のパッケージを準備して、プリント配
線基板の配線効率を向上していたが、２種類のパッケー
ジを準備するために半導体集積回路のテスト設備等も２
種類準備しなければならないという問題点があった。
の半導体集積回路のパッケージ構造は、同一素子で正・
逆ベンドの２種類のパッケージを準備して、プリント配
線基板の配線効率を向上していたが、２種類のパッケー
ジを準備するために半導体集積回路のテスト設備等も２
種類準備しなければならないという問題点があった。
【０００５】この発明は上記のような問題点を解消する
ためになされたもので、一種類のパッケージで、正・逆
ベンドの２種類のパッケージを兼用できる半導体集積回
路のパッケージ構造を実現することを目的としている。
ためになされたもので、一種類のパッケージで、正・逆
ベンドの２種類のパッケージを兼用できる半導体集積回
路のパッケージ構造を実現することを目的としている。
【０００６】
【課題を解決するための手段】この発明に係る半導体集
積回路パッケージは、半導体集積回路の外部接続用のリ
ードをパッケージの表裏両側へ突出して設けたものであ
る。
積回路パッケージは、半導体集積回路の外部接続用のリ
ードをパッケージの表裏両側へ突出して設けたものであ
る。
【０００７】
【作用】この発明における半導体集積回路のパッケージ
は、外部接続用のリードをパッケージの表裏面側へ突出
して設けたことにより、同一のパッケージを表・裏どち
らの面でもプリント配線基板へ実装可能となる。
は、外部接続用のリードをパッケージの表裏面側へ突出
して設けたことにより、同一のパッケージを表・裏どち
らの面でもプリント配線基板へ実装可能となる。
【０００８】
実施例１．以下、この発明の一実施例を図について説明
する。図１ａは本発明に係る半導体集積回路のパッケー
ジ構造を示す断面図、図１ｂはその斜視図であり、外部
リードフレーム３の形状を図のようにほぼＯ字形に形成
し、かつその上下接線をパッケージのモールド樹脂部５
の上下面よりもそれぞれ突出するように構成している。 なおその他の構成は従来例と同様につき説明を省略する
。
する。図１ａは本発明に係る半導体集積回路のパッケー
ジ構造を示す断面図、図１ｂはその斜視図であり、外部
リードフレーム３の形状を図のようにほぼＯ字形に形成
し、かつその上下接線をパッケージのモールド樹脂部５
の上下面よりもそれぞれ突出するように構成している。 なおその他の構成は従来例と同様につき説明を省略する
。
【０００９】以上のように、外部リードフレーム３の構
造をほぼＯ字形とし、その高さを、半導体集積回路パッ
ケージのモールド樹脂の厚さよりも高くし、Ｏ字形リー
ドの上下の接線が、それぞれパッケージモールド樹脂部
の上下面よりも突出する様に構成したため、同一パッケ
ージの半導体集積回路と表裏いずれの面でもプリント配
線基板へ実装可能となる。すなわち、同一パッケージで
、従来の正・逆ベンドという２種類のパッケージを兼ね
ることができる。
造をほぼＯ字形とし、その高さを、半導体集積回路パッ
ケージのモールド樹脂の厚さよりも高くし、Ｏ字形リー
ドの上下の接線が、それぞれパッケージモールド樹脂部
の上下面よりも突出する様に構成したため、同一パッケ
ージの半導体集積回路と表裏いずれの面でもプリント配
線基板へ実装可能となる。すなわち、同一パッケージで
、従来の正・逆ベンドという２種類のパッケージを兼ね
ることができる。
【００１０】実施例２．なお上記実施例では、外部リー
ドフレームの形状をＯ字形とした例を示したが、図２に
示す様に、同一信号線のリードフレームをそれぞれ２本
設け、その２本のリードをそれぞれパッケージの上下面
へベンドしてもよい。図３ａは、図２のリードフレーム
をそれぞれ上下方向へウィングベンドした例を示す断面
図であり、図３ｂは、図２のリードフレームをそれぞれ
上下方向へＪベンドした例を示す断面図である。
ドフレームの形状をＯ字形とした例を示したが、図２に
示す様に、同一信号線のリードフレームをそれぞれ２本
設け、その２本のリードをそれぞれパッケージの上下面
へベンドしてもよい。図３ａは、図２のリードフレーム
をそれぞれ上下方向へウィングベンドした例を示す断面
図であり、図３ｂは、図２のリードフレームをそれぞれ
上下方向へＪベンドした例を示す断面図である。
【００１１】
【発明の効果】以上のようにこの発明によれば、半導体
集積回路の外部接続用リードフレームを、パッケージの
上下面に突出するように対称に設け、同一パッケージで
従来の正・逆ベンドの２種類のパッケージを利用できる
ように構成したので、一種類の半導体集積回路の製造設
備で、プリント配線基板の配線効率の高いパッケージ構
造の半導体集積回路が得られる効果がある。
集積回路の外部接続用リードフレームを、パッケージの
上下面に突出するように対称に設け、同一パッケージで
従来の正・逆ベンドの２種類のパッケージを利用できる
ように構成したので、一種類の半導体集積回路の製造設
備で、プリント配線基板の配線効率の高いパッケージ構
造の半導体集積回路が得られる効果がある。
【図１】この発明の一実施例による半導体集積回路パッ
ケージ構造示す断面図ａ及び斜視図ｂ
ケージ構造示す断面図ａ及び斜視図ｂ
【図２】この発明の他の実施例を示す半導体集積回路の
リードフレームの平面図
リードフレームの平面図
【図３】この発明の他の実施例を示す半導体集積回路パ
ッケージ構造を示す断面図
ッケージ構造を示す断面図
【図４】従来の半導体集積回路のパッケージ構造を示す
断面図
断面図
３ リードフレーム
５ 樹脂モールド
６ プリント配線基板
Claims (1)
- 【請求項１】プリント配線基板へ表面実装可能なパッケ
ージ構造を有する半導体集積回路において、外部接続用
リードフレームをパッケージの上下面へ突出するように
対称に設け、同一のパッケージで表・裏いずれの面でも
プリント配線基板への実装を可能としたことを特徴とす
る半導体集積回路のパッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14540591A JPH04343257A (ja) | 1991-05-20 | 1991-05-20 | 半導体集積回路のパッケージ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14540591A JPH04343257A (ja) | 1991-05-20 | 1991-05-20 | 半導体集積回路のパッケージ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04343257A true JPH04343257A (ja) | 1992-11-30 |
Family
ID=15384500
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14540591A Pending JPH04343257A (ja) | 1991-05-20 | 1991-05-20 | 半導体集積回路のパッケージ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04343257A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5723903A (en) * | 1992-05-25 | 1998-03-03 | Hitachi, Ltd. | Thin type semiconductor device, module structure using the device and method of mounting the device on board |
| US6114759A (en) * | 1998-04-23 | 2000-09-05 | Nec Corporation | Semiconductor package |
-
1991
- 1991-05-20 JP JP14540591A patent/JPH04343257A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5723903A (en) * | 1992-05-25 | 1998-03-03 | Hitachi, Ltd. | Thin type semiconductor device, module structure using the device and method of mounting the device on board |
| US5895969A (en) * | 1992-05-25 | 1999-04-20 | Hitachi, Ltd. And Hitachi Vlsi Engineering Corp. | Thin type semiconductor device, module structure using the device and method of mounting the device on board |
| US6114759A (en) * | 1998-04-23 | 2000-09-05 | Nec Corporation | Semiconductor package |
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