JP6661565B2 - 半導体装置及びその製造方法 - Google Patents

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Description

本発明の実施形態は、半導体装置及びその製造方法に関する。
SiP(System in Package)では、パッケージサイズを小さくするために、複数の半導体チップを1つのパッケージに収める場合が多い。このような場合、半導体チップを積層することが多いが、半導体チップを積層しない構造のパッケージも知られている。
半導体チップを積層しない構造のパッケージの場合、各チップ毎にアウターリードを有するパッケージや、各チップに対して共通のアウターリードを有するパッケージが知られている。
特開平6−350011号公報 特開平9−129819号公報
しかしながら、従来のパッケージの半導体チップ間で信号のやりとりを行なう場合、アウターリードを形成する領域が必要となり、結果として、半導体装置のパッケージのサイズが大きくなってしまう。
実施形態によれば、半導体装置は、第1ダイパッドと、モールド成形された樹脂の内部に配置された第1インナーリードと、第2ダイパッドと、樹脂の内部に配置された第2インナーリードと、樹脂の外部に配置されたアウターリードと、樹脂の内部に配置されるインナーリードとを有する複数のリードと、樹脂の内部に配置される第3インナーリードとを具備する。第1インナーリードの一部及び第2インナーリードの一部は、互いに貼り合わされて電気的に接続され、第1ダイパッドに搭載された第1半導体チップは、第1インナーリード及び第2インナーリードを介して、第2ダイパッドに搭載された第2半導体チップに電気的に接続される。貼り合わされた第1インナーリード及び第2インナーリードの一端の端面は、樹脂の側面に露出している。リードのインナーリードの一部及び第3インナーリードの一部は、互いに貼り合わされて電気的に接続され、第1半導体チップは、リード及び第3インナーリードを介して、第2半導体チップに電気的に接続され、第3インナーリードの一端の端面は、モールド成形された樹脂の側面に露出している。
実施形態の半導体装置のリード2−1、2−2とインナーリード3−1−2、3−2−2との関係を示す半導体装置Dの部分断面図である。 チップ間通信のためのインナーリード12−1−2、12−2−2とインナーリード13−1−2、13−2−2との関係を示す半導体装置Dの部分断面図である。 リード2−1、インナーリード3−1−2と、チップ間通信に使用されるインナーリード12−1−2、13−1−2との位置関係を説明するための上面図である。 実施形態のアウターリード2−1−1の位置関係を説明するための半導体装置Dのモールド形成された樹脂22の側面の一部を示す図である。 インナーリード3−1−2(上側フレーム)に形成された凹凸部を示す図である。 インナーリード2−1−2(下側フレーム)に形成された凹凸部を示す図である。 インナーリード3−1−2とインナーリード2−1−2とが貼り合わされた状態を示す図である。 インナーリード2−1−2、2−2−2が上下方向に変化している形態を示す図である。 インナーリード12−1−2、12−2−2が上下方向に変化している形態を示す図である。 実施形態に係る半導体装置の製造方法を説明するためのフローチャートである。 第1ダイパッド2−3に第1半導体チップC−1を搭載した1枚目のリードフレームL1を示す図である。 第2ダイパッド3−3に第2半導体チップC−2を搭載した2枚目のリードフレームL2を示す図である。 2枚目のリードフレームL2を1枚目のリードフレームL1に貼り合わせた状態を示す図である。 リードフレームL1の一例を説明するための図である。 リードフレームL2の一例を説明するための図である。 モールド形成された樹脂22で固められたリードフレームL1、L2を示す図である。 2枚目のリードフレームL2のタイバー3−1−1、3−2−1を金型により切断した状態を示す図である。 リードフレームL1、L2のタイバーが金型により切断されたチップ間通信に使用されるリード12−1、12−2、13−1、13−2を示す図である。 半導体装置Dがプリント回路板1に取り付けられた状態を示す図である。 半導体装置Dがプリント回路板1に取り付けられた状態を示す図である。 1枚目のリードフレームL1の一部を示す図である。 2枚目のリードフレームL2の一部を示す図である。 図21に示したリードフレームL1と図22に示したリードフレームL2とを貼り合わせた状態を説明するための図である。 タイバー3−2−1、12−2−1、13−2−1が切断されたインナーリード3−2−2、12−2−2、13−2−2の状態を示す図である。
以下、実施形態について、図面を参照して説明する。
1 構成
図1は、アウターリード2−1−1、2−2−1を有するリード2−1、2−2と、アウターリードを有さないインナーリード3−1−2、3−2−2との関係を示す半導体装置Dの部分断面図である。図2は、チップ間通信のためのインナーリード12−1−2、12−2−2とインナーリード13−1−2、13−2−2との関係を示す半導体装置Dの部分断面図である。
図1におけるリード3−1はインナーリード3−1−2と、インナーリード3−1−2に続くタイバー(図示せず)とを有するが、タイバーの部分は後述する半導体装置Dの製造時に切断される。リード3−2も同様である。図2におけるリード12−1はインナーリード12−1−2と、インナーリード12−1−2に続くタイバー(図示せず)とを有するが、タイバーの部分は後述する半導体装置Dの製造時に切断される。リード13−1、12−2、13−2も同様である。
図1及び図2に示すように、プリント回路板1(PCB:Print Circuit Board)の配線が形成されている面は、ハンダSにより、モールド成形された樹脂22から露出された第1ダイパッド2−3の下面に固定されている。
第1ダイパッド2−3の上面には、第1半導体チップC−1が搭載されている。これにより、第1半導体チップC−1で発生した熱は、第1ダイパッド2−3を介してプリント回路板1に逃がされる。
図1に示すように、第1半導体チップC−1の第1入出力(図示せず)は、ワイヤ21によりリード2−1のインナーリード2−1−2に電気的に接続されている。
実施形態では、リードのうち、モールド成形された樹脂22に覆われているものを「インナーリード」、樹脂22で覆われていないものを「アウターリード」と呼ぶ。また、樹脂22で覆われていないものうち、半導体装置Dの製造時に、インナーリードから切断されるものを「タイバー」と呼ぶ。
リード2−1は、インナーリード2−1−2と、インナーリード2−1−2に続くアウターリード2−1−1とを有する。
リード2−1のインナーリード2−1−2は、樹脂22内において水平方向に伸びるように形成される。インナーリード2−1−2の上部には、インナーリード3−1−2が設けられる。
インナーリード2−1−2のインナーリード3−1−2との接触部の上面は、インナーリード3−1−2が貼り合わされることにより、インナーリード3−1−2の接触部の下面と接触し、電気的に接続される。
インナーリード2−1−2に続くアウターリード2−1−1は、プリント回路板1の対応する配線に接続されるように、右斜め下方向に伸びる傾斜部と、この傾斜部に続くプリント回路板1上で水平方向に伸びる水平部とを有する。このアウターリード2−1−1の水平部は、ハンダSにより、プリント回路板1に形成された配線に接続されている。
また、第1半導体チップC−1の第2入出力(図示せず)は、ワイヤ21によりリード2−2のインナーリード2−2−2に電気的に接続されている。
リード2−2は、インナーリード2−2−2と、インナーリード2−2−2に続くアウターリード2−2−1とを有する。
リード2−2のインナーリード2−2−2は、樹脂22内において水平方向に伸びるように形成される。インナーリード2−2−2の上部には、インナーリード3−2−2が設けられる。
インナーリード2−2−2のインナーリード3−2−2との接触部の上面は、インナーリード3−2−2が貼り合わされることにより、インナーリード3−2−2の接触部の下面と接触し、電気的に接続される。
インナーリード2−2−2に続くアウターリード2−2−1は、プリント回路板1の対応する配線に接続されるように、左斜め下方向に伸びる傾斜部と、この傾斜部に続くプリント回路板1上で水平方向に伸びる水平部とを有する。このアウターリード2−2−1の水平部は、ハンダSにより、プリント回路板1に形成された配線に接続されている。
第1半導体チップC−1の上方には、所定間隔の樹脂22を介して、第2ダイパッド3−3の上面に搭載された第2半導体チップC−2が樹脂22内に設けられている。第2ダイパッド3−3の下面(第2半導体チップC−2が搭載された面とは異なる面)は、モールド成形された樹脂22の上面から露出するように配置される。
第2ダイパッド3−3の下面には、ヒートシンク4が設けられる。これにより、第2半導体チップC−2で発生した熱は、第2ダイパッド3−3を介してヒートシンク4により逃がされる。
第2半導体チップC−2の第1入出力(図示せず)は、ワイヤ21によりインナーリード3−1−2に電気的に接続される。
インナーリード3−1−2は、樹脂22内において水平方向に伸びる水平部と、この水平部に続いて、インナーリード2−1−2の接触部の上面に向けて斜め下方向に伸びる傾斜部と、この傾斜部に続き、インナーリード2−1−2の接触部の上面に接触し、水平方向に形成された接触部と、この接触部に続いて、水平方向であり、且つインナーリード13−1−2と離れる斜め方向(図1の紙面の手前斜め方向又は図1の紙面の奥行斜め方向)に伸びる水平部とを有する。
インナーリード3−1−2の接触部の下面は、インナーリード2−1−2の接触部の上面と接触し、電気的に接続される。また、インナーリード3−1−2の水平部の一端の端面は、モールド形成された樹脂22の側面に露出している。
第2半導体チップC−2の第2入出力(図示せず)は、ワイヤ21によりインナーリード3−2−2に電気的に接続される。
インナーリード3−2−2は、樹脂22内において水平方向に伸びる水平部と、この水平部に続いて、インナーリード2−2−2の接触部の上面に向けて斜め下方向に伸びる傾斜部と、この傾斜部に続き、インナーリード2−2−2の接触部の上面に接触し、水平方向に形成された接触部と、この接触部に続いて、水平方向であり、且つインナーリード13−2−2と離れる斜め方向(図1の紙面の手前斜め方向又は図1の紙面の奥行斜め方向)に伸びる水平部とを有する。
インナーリード3−2−2の接触部の下面は、インナーリード2−2−2の接触部の上面と接触し、電気的に接続される。また、インナーリード3−2−2の水平部の一端の端面は、モールド形成された樹脂22の側面に露出している。
図1に示したリード2−1、インナーリード3−1−2には、例えば、第1半導体チップC−1及び第2半導体チップC−2の第1入出力に供給される半導体装置Dの外部からの電源や信号が供給される。リード2−2、インナーリード3−2−2には、例えば、第1半導体チップC−1又は第2半導体チップC−2の第2入出力から半導体装置Dの外部への信号などが供給される。
なお、リード2−1、2−2、インナーリード3−1−2、3−2−2は、第1半導体チップC−1と第2半導体チップC−2との間の信号の伝送のために使用されても良い。
図2は、チップ間通信のためのインナーリード12−1−2、12−2−2とインナーリード13−1−2、13−2−2との関係を示す部分断面図である。
同図に示すように、第1半導体チップC−1の第3入出力(図示せず)は、ワイヤ21によりリード12−1のインナーリード12−1−2に電気的に接続されている。
リード12−1は、半導体装置Dを製造する際にタイバーが切断されたインナーリード12−1−2のみを有し、樹脂22内において水平方向に伸びるように形成される。インナーリード12−1−2の上部には、リード13−1のインナーリード13−1−2が設けられる。
インナーリード12−1−2は接触部を有し、接触部の上面は、リード13−1が貼り合わされることにより、リード13−1のインナーリード13−1−2の接触部の下面と接触し、電気的に接続される。また、インナーリード12−1−2の接触部の一端の端面は、モールド形成された樹脂22の側面に露出している。
第1半導体チップC−1の第4入出力(図示せず)は、ワイヤ21によりリード12−2のインナーリード12−2−2に電気的に接続されている。
リード12−2は、半導体装置Dを製造する際にタイバーが切断されたインナーリード12−2−2のみを有し、樹脂22内において水平方向に伸びるように形成される。インナーリード12−2−2の上部には、リード13−2のインナーリード13−2−2が設けられる。
インナーリード12−2−2接触部は接触部を有し、接触部の上面は、リード13−2が貼り合わされることにより、リード13−2のインナーリード13−2−2の接触部の下面と接触し、電気的に接続される。また、インナーリード12−2−2の接触部の端面は、モールド形成された樹脂22の側面に露出している。
第2半導体チップC−2の第3入出力(図示せず)は、ワイヤ21によりリード13−1のインナーリード13−1−2に電気的に接続される。
インナーリード13−1−2は、樹脂22内において水平方向に伸びる水平部と、この水平部に続いて、インナーリード12−1−2の接触部の上面に向けて右斜め下方向に伸びる傾斜部と、この傾斜部に続いて水平方向に伸びる水平部とを有する。
インナーリード13−1−2は接触部を有し、接触部の下面は、インナーリード12−1−2の接触部の上面と接触し、電気的に接続される。また、インナーリード13−1−2の接触部の一端の端面は、モールド形成された樹脂22の側面に露出している。
第2半導体チップC−2の第4入出力(図示せず)は、ワイヤ21によりリード13−2のインナーリード13−2−2に電気的に接続される。
インナーリード13−2−2は、樹脂22内において水平方向に伸びる水平部と、この水平部に続いて、インナーリード12−2−2の接触部の上面に向けて左斜め下方向に伸びる傾斜部と、この傾斜部に続いて水平方向に伸びる水平部とを有する。
インナーリード13−2−2は接触部を有し、接触部の下面は、インナーリード12−2−2の接触部の上面と接触し、電気的に接続される。また、インナーリード13−2−2の接触部の一端の端面は、モールド形成された樹脂22の側面に露出している。
図2に示したインナーリード12−1−2、12−2−2、13−1−2、13−2−2は、第1半導体チップC−1と第2半導体チップC−2との間の信号の伝送のために使用される。
例えば、インナーリード12−1−2、13−1−2には、第1半導体チップC−1の第3入出力から第2半導体チップC−2の第3入出力への信号が供給される。また、インナーリード12−2−2、13−2−2には、第2半導体チップC−2の第4入出力から第1半導体チップC−1の第4入出力への信号が供給される。
図3は、リード2−1、インナーリード3−1−2と、チップ間通信に使用されるインナーリード12−1−2、13−1−2との位置関係を説明するための上面図である。
同図に示すように、チップ間通信に使用されるインナーリード12−1−2は、隣り合うインナーリード2−1−2間に配置される。チップ間通信に使用されるインナーリード13−1−2は、隣り合うインナーリード3−1−2間に配置される。インナーリード12−1−2、13−1−2の一端の端面は、モールド成形された樹脂22の側面に露出している。
リード2−1のインナーリード2−1−2の接触部tに接触するインナーリード3−1−2の一端の側面もモールド成形された樹脂22の側面に露出している。
図4は、実施形態のアウターリード2−1−1の位置関係を説明するための半導体装置Dのモールド形成された樹脂22の側面の一部を示す図である。
同図に示すように、第1半導体チップC−1と第2半導体チップC−2との間の信号の伝送のために使用されるインナーリード12−1−2及びインナーリード13−1−2は、モールド形成された樹脂22の側面に露出している。
これらインナーリード12−1−2及びインナーリード13−1−2のモールド領域22の水平方向における両側には、リード2−1のアウターリード2−1−1及び他のアウターリード2−1−1が配置されている。
アウターリード2−1−1及び他のアウターリード2−1−1の近傍には、それぞれインナーリード3−1−2及び他のインナーリード3−1−2がモールド形成された樹脂22の側面に露出している。
これにより、第1半導体チップC−1及び第2半導体チップC−2の間の信号は、インナーリード12−1−2及びインナーリード13−1−2により外部から観測することができる。また、アウターリード2−1−1を流れる信号は、インナーリード3−1−2により外部から観測することができる。
リード3−1、3−2、13−1、13−2と、リード2−1、2−2、12−1、12−2とは、製造工程において貼り合わされるものである。実施形態では、これらリード3−1、3−2、13−1、13−2と、リード2−1、2−2、12−1、12−2の貼り合わせの精度を高くするために、インナーリード3−1−2、3−2−2、13−1−2、13−2−2と、インナーリード2−1−2、2−2−2、12−1−2、12−2−2の接触部tには、凹凸部(例えば、くぼみや溝)が形成されている。
例えば、図5及び図6に示すように、インナーリード3−1−2(上側フレーム)及びインナーリード2−1−2(下側フレーム)に凹凸部を設ける。図7は、インナーリード3−1−2とインナーリード2−1−2とが貼り合わされた状態を示す図である。
実施形態では、1枚のリードフレームに形成されるインナーリード2−1−2、2−2−2、12−1−2、12−2−2に形成された凹部を、他の1枚のリードフレームのインナーリード3−1−2、3−2−2、13−1−2、13−2−2に形成された凸部に貼り合わせることにより、2枚のリードフレームの貼り合わせ精度を高くすることができる。
なお、凹凸部を設ける位置については、接触部tに限られるものではない。また、凹凸部の数についても任意の数を設けることが可能である。
また、図1及び図2においては、インナーリード2−1−2、2−2−2及びインナーリード12−1−2、12−2−2が、水平方向に伸びる形状について説明したが、このような形状に限るものではない。
図8は、インナーリード2−1−2、2−2−2が上下方向に変化している形態を示す図である。なお、図1と同一部分には同一符号を付し、その説明を省略する。
同図に示すように、リード2−1のインナーリード2−1−2は、第1半導体チップC−1の第1入出力(図示せず)に、ワイヤ21により電気的に接続されている。
インナーリード2−1−2は、第1半導体チップC−1の第1入出力に接続され、樹脂22内において水平方向に伸びる水平部と、この水平部に続いて、インナーリード3−1−2の接触部の下面に向けて、斜め上方向に伸びる傾斜部と、この傾斜部に続き、インナーリード3−1−2の接触部の下面に接触し、水平方向に形成された接触部とを有する。
インナーリード2−2−2は、第1半導体チップC−1の第2入出力に接続され、樹脂22内において水平方向に伸びる水平部と、この水平部に続いて、インナーリード3−2−2の接触部の下面に向けて、斜め上方向に伸びる傾斜部と、この傾斜部に続き、インナーリード3−2−2の接触部の下面に接触し、水平方向に形成された接触部とを有する。
図9は、インナーリード12−1−2、12−2−2が上下方向に変化している形態を示す図である。なお、図2と同一部分には同一符号を付し、その説明を省略する。
同図に示すように、リード12−1のインナーリード12−1−2は、第1半導体チップC−1の第3入出力(図示せず)に、ワイヤ21により電気的に接続されている。
インナーリード12−1−2は、第1半導体チップC−1の第3入出力に接続され、樹脂22内において水平方向に伸びる水平部と、この水平部に続いて、インナーリード13−1−2の接触部の下面に向けて、右斜め上方向に伸びる傾斜部と、この傾斜部に続き、インナーリード13−1−2の接触部の下面に接触し、水平方向に形成された接触部とを有する。
インナーリード12−2−2は、第1半導体チップC−1の第4入出力に接続され、樹脂22内において水平方向に伸びる水平部と、この水平部に続いて、インナーリード13−2−2の接触部の下面に向けて、左斜め上方向に伸びる傾斜部と、この傾斜部に続き、インナーリード13−2−2の接触部の下面に接触し、水平方向に形成された接触部とを有する。
2 半導体装置の製造方法
以下、実施形態に係る半導体装置の半導体製造装置による半導体製造方法について説明する。
図10は、実施形態に係る半導体装置の製造方法を説明するためのフローチャートである。
まず、1枚目のリードフレームL1の第1ダイパッド2−3と、2枚目のリードフレームL2の第2ダイパッド3−3にそれぞれ第1半導体チップC−1、第2半導体チップC−2を搭載する(図10のS1及び図11及び図12)。
なお、図11では、1枚目のリードフレームL1に形成されるリード2−1、2−2、第1ダイパッド2−3のみしか説明を簡単にするために示していないが、リード12−1、12−2及びその他のリードもリードフレームL1に形成されている。図11において、リード2−1の2−1−2はインナーリード、2−1−1はアウターリード、リード2−2の2−2−2はインナーリード、2−2−1はアウターリードを示している。
同様に、図12では、2枚目のリードフレームL2に形成されるタイバー3−1−1、3−2−1をそれぞれ有するインナーリード3−1−2、3−2−2、第2ダイパッド3−3のみしか説明を簡単にするために示していないが、リード13−1、13−2及びその他のリードフレームもリードフレームL2に形成されている。
図14は、リードフレームL1の一例を説明するための図である。
同図に示すように、リードフレームL1は、長方形形状であり、リードフレームL1の枠f1には、第1半導体チップC−1を搭載する複数の第1ダイパッド2−3が形成されている。また、第1ダイパッド2−3に搭載される第1半導体チップC−1の対応する入出力に接続されるリード2−1、12−1を含む複数のリードが形成されている。
図15は、リードフレームL2の一例を説明するための図である。
同図に示すように、リードフレームL2は、長方形形状であり、リードフレームL2の枠f2には、第2半導体チップC−2を搭載する複数の第2ダイパッド3−3が形成されている。また、第2ダイパッド3−3に搭載される第2半導体チップC−2の対応する入出力に接続されるインナーリード3−1−2、13−1−2を含む複数のリードが形成されている。
次に、2枚目のリードフレームL2を裏返して、2枚目のリードフレームL2を1枚目のリードフレームL1に第1半導体チップC−1と第2半導体チップC−2とが所定間隔で互いに対向するように貼り合わせる(図10のS2:図13)。
リードフレームL1、L2の貼り合わせの位置合わせは、図5乃至図7に示したように、接触部tに設けられた凹部を凸部に合わせるようにして行なわれる。これにより、リードフレームL1、L2の貼り合わせ精度を高くできる。
次に、モールド形成により樹脂22を固める(図10のS3:図16)。すなわち、第1半導体チップC−1、第2半導体チップC−2、第1ダイパッド2−3、第2ダイパッド3−3、リードフレームL1、L2のインナーリード(2−1−2、3−1−2、2−2−2、3−2−2、12−1−2、13−1−2、12−2−2、13−2−2)などを樹脂22により固める。
この際、第1ダイパッド2−3及び第2ダイパッド3−3の下面が樹脂22から露出されるように樹脂22を固めるが、樹脂を固めた後に、研磨により、第1ダイパッド2−3及び第2ダイパッド3−3の下面を露出させても良い。
次に、リードフレームL1、L2のチップ間通信に使用される1枚目のリードフレームL1のリード12−1、12−2のタイバー12−1−1、12−2−1及び2枚目のリードフレームL2のリード13−1、13−2のタイバー13−1−1、13−2−1及びリード3−1、3−2のタイバー3−1−1、3−2−1を金型により切断する(図10のS4:図17及び図18)
この際、リード12−1、12−2、13−1、13−2のタイバー12−1−1、12−2−1、13−1−1、13−2−1の切断は、リード3−1、3−2のタイバー3−1−1、3−2−1の切断とともに行なわれる。
その後、半導体装置Dは、プリント回路板1にハンダSにより取り付けられる(図10のS5:図19及び図20)。この際、半導体装置Dのアウターリード2−1−1及び2−2−1は、プリント回路板1の対応する配線にハンダSにより接続される(図示せず)。また、第1半導体チップC−1の下面もハンダSによりプリント回路板1に固定される(図19及び図20)。
次に、第2半導体チップC−2の第2ダイパッド3−3の樹脂22から露出した底面にヒートシンク4が取り付けられる(図10のS6:図1及び図2)。
次に、半導体装置Dのリードフレームの貼り合わせについて説明する。ここでは、図8及び図9に示したインナーリード2−1−2、2−2−2、12−1−2、12−2−2が上下方向に変化している形態について説明する。
図21は、1枚目のリードフレームL1の一部を示す図である。リードフレームL1のリードフレームL1の枠f1には、複数のリード2−2及びチップ間通信に使用されるリード12−2が設けられている。
リード12−2は、隣り合うリード2−2との間に設けられ、幅w1を有し、水平方向に伸びる第1水平部と、この第1水平部に続き、リードフレームL2のリード13−2の接触部tの下面に接触する幅w2を有する接触部tと、接触部tに続き、幅w2を有し、下斜め方向に伸びる傾斜部と、傾斜部に続き、水平方向に伸びる第2水平部とを有する。
リード2−2は、リード12−2の延伸方向と直交する方向において両側に設けられ、幅w2を有し、水平方向に伸びる第1水平部と、第1水平部に続き、幅w3を有し、水平方向に伸びる第2水平部と、第2水平部に続き、リードフレームL2の接触部tの下面に接触する幅w2を有する接触部tと、接触部tに続き、幅w2を有し、下斜め方向に伸びる傾斜部と、傾斜部に続き、水平方向に伸びる第2水平部とを有する。
ここで、w1<w2及びw1<w3の関係がある。これにより、チップ間通信に使用されるインナーリード12−2−2、13−2−2の半導体装置Dのスペースを節約することができる。
図22は、2枚目のリードフレームL2の一部を示す図である。リードフレームL2のリードフレームL2の枠f2には、複数のタイバー3−2−1及び13−2−1が設けられている。
インナーリード13−2−2は、隣り合うインナーリード3−2−2との間に設けられ、幅w1を有し、水平方向に伸びる第1水平部と、この第1水平部に続き、リードフレームL1のリード12−2の接触部tの上面に接触する幅w2を有する接触部tと、接触部tに続き、幅w2を有し、上斜め方向に伸びる傾斜部と、傾斜部に続き、水平方向に伸びる第2水平部とを有する。
インナーリード3−2−2は、インナーリード13−2−2の延伸方向と直交する方向において両側に設けられ、幅w1を有し、水平方向に伸びる第1水平部と、第1水平部に続き、幅w1を有し、水平方向且つリード13−2の接触部tへ向かう斜め方向に伸びる第1傾斜部と、第1傾斜部に続き、リードフレームL1の接触部tの上面に接触する幅w2を有する接触部tと、接触部tに続き、幅w2を有し、上斜め方向に伸びる第2傾斜部と、第2傾斜部に続き、水平方向に伸びる第2水平部とを有する。
図23は、図21に示したリードフレームL1と図22に示したリードフレームL2とを貼り合わせた状態を説明するための図である。図24は、モールド形成により樹脂22が固められた後に、タイバー3−2−1、12−2−1、13−2−1が切断されたインナーリード3−2−2、12−2−2、13−2−2の状態を示す図である。
3 効果
実施形態によれば、チップ間通信に使用されるリードについては、不要なアウターリードを削減した分だけパッケージのサイズを小さくすることができる。
2枚のリードフレームL1、L2を貼り合わせる構造にすることで第1ダイパッド2−3及び第2ダイパッド3−3をパッケージの両面に露出させることができるため、半導体装置Dの両面で放熱経路を確保することができ、チップ間の熱の干渉を抑えることができる。
また、2枚のリードフレームL1、L2を貼り合わせる構造にすることで、単にリードフレームを折り曲げて半導体装置を製造するよりも、リードフレームの貼り合わせの精度を向上させることができる。
さらに、半導体チップを積層しない構造であるので、半導体チップにかかる局所的な応力の変動が発生せず、制約を設けずに半導体チップ上の回路のレイアウトを決定することができる。すなわち、実施形態の半導体装置によれば、半導体チップ面が均一にモールド形成された樹脂22と均一に接合するため、半導体チップ表面にかかる応力レベルの勾配を少なくすることができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
1…プリント回路板、2−1、2−2…リード、2−1−1、2−2−1…アウターリード、2−1−2、2−2−2…インナーリード、3−1−1、3−2−1、12−1−1、12−2−1、13−1−1、13−2−1…タイバー、3−1−2、3−2−2、13−1−2、13−2−2…インナーリード、2−3…第1ダイパッド、3−3…第2ダイパッド、C1…第1半導体チップ、C2…第2半導体チップ、4…ヒートシンク。

Claims (8)

  1. 第1ダイパッドと、
    モールド成形された樹脂の内部に配置された第1インナーリードと、
    第2ダイパッドと、
    前記樹脂の内部に配置された第2インナーリードと、
    前記樹脂の外部に配置されたアウターリードと、前記樹脂の内部に配置されるインナーリードとを有する複数のリードと、
    前記樹脂の内部に配置される第3インナーリードとを具備し、
    前記第1インナーリードの一部及び前記第2インナーリードの一部は、互いに貼り合わされて電気的に接続され、
    前記第1ダイパッドに搭載された第1半導体チップは、前記第1インナーリード及び前記第2インナーリードを介して、前記第2ダイパッドに搭載された第2半導体チップに電気的に接続され、
    前記貼り合わされた前記第1インナーリード及び前記第2インナーリードの一端の端面は、前記樹脂の側面に露出しており
    前記リードの前記インナーリードの一部及び前記第3インナーリードの一部は、互いに貼り合わされて電気的に接続され、
    前記第1半導体チップは、前記リード及び前記第3インナーリードを介して、前記第2半導体チップに電気的に接続され、
    前記第3インナーリードの一端の端面は、前記モールド成形された樹脂の側面に露出している、
    半導体装置。
  2. 前記第1インナーリード及び前記第2インナーリードは、前記複数のリードの前記インナーリードの間に配置される、請求項記載の半導体装置。
  3. 前記第2ダイパッドの前記第2半導体チップが搭載された面とは異なる面は、前記樹脂の表面に露出している、請求項1記載の半導体装置。
  4. 前記第2ダイパッドの前記第2半導体チップが搭載された面とは異なる面は、前記第2半導体チップで発生した熱を放熱するための部材に接触している、請求項記載の半導体装置。
  5. 第1ダイパッドと、第1インナーリードと、前記第1インナーリードから伸びる第1タイバーとを有する第1リードの前記第1ダイパッドに第1半導体チップを搭載し、
    第2ダイパッドと、第2インナーリードと、前記第2インナーリードから伸びる第2タイバーとを有する第2リードの前記第2ダイパッドに第2半導体チップを搭載し、
    記第1インナーリードと、記第2インナーリードとを、前記第1半導体チップと前記第2半導体チップとが所定間隔で互いに対向するように貼り合わせ、
    前記第1ダイパッド、前記第2ダイパッド、前記第1インナーリード、前記第2インナーリード、前記第1半導体チップ、及び前記第2半導体チップを樹脂で覆い、
    前記樹脂で覆われた前記第1インナーリードから前記第1タイバーを切断し、前記樹脂で覆われた前記第2インナーリードから前記第2タイバーを切断する、
    半導体装置の製造方法。
  6. 前記第1リードを有する第1フレームはさらに、前記第1半導体チップに電気的に接続された第3インナーリードと前記第3インナーリードから伸びるアウターリードとを有し、
    前記第2リードを有する第2フレームはさらに、前記第2半導体チップに電気的に接続された第4インナーリードと前記第4インナーリードから伸びる第3タイバーとを有し、
    前記第1タイバー及び前記第2タイバーを切断することは、前記第3タイバーを切断することとともに行なわれる、請求項記載の半導体装置の製造方法。
  7. 前記第1インナーリードと前記第2インナーリードとを貼り合わせることは、前記第1インナーリード及び前記第2インナーリードに形成された位置合わせ用の凹部又は凸部を使用して行なわれる、請求項記載の半導体装置の製造方法。
  8. 前記第1インナーリードと前記第2インナーリードとを貼り合わせることは、前記第3インナーリード及び前記第4インナーリードに形成された位置合わせ用の凹部又は凸部を使用して行なわれる、請求項記載の半導体装置の製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6137540A (ja) 1984-07-30 1986-02-22 Kubota Ltd 走行用伝動装置
JPH0778596B2 (ja) 1988-08-19 1995-08-23 富士写真フイルム株式会社 ハロゲン化銀写真乳剤の製造方法
JPH0312954A (ja) 1989-06-12 1991-01-21 Nec Corp 樹脂封止型半導体装置
JPH0329354A (ja) 1989-06-26 1991-02-07 Mitsubishi Electric Corp 半導体装置
JP2960283B2 (ja) 1993-06-14 1999-10-06 株式会社東芝 樹脂封止型半導体装置の製造方法と、この製造方法に用いられる複数の半導体素子を載置するためのリードフレームと、この製造方法によって製造される樹脂封止型半導体装置
JPH088389A (ja) 1994-04-20 1996-01-12 Fujitsu Ltd 半導体装置及び半導体装置ユニット
JPH09129819A (ja) 1995-11-01 1997-05-16 Hitachi Ltd 半導体装置およびその製造方法
KR100285664B1 (ko) * 1998-05-15 2001-06-01 박종섭 스택패키지및그제조방법
US6384487B1 (en) * 1999-12-06 2002-05-07 Micron Technology, Inc. Bow resistant plastic semiconductor package and method of fabrication
TW558810B (en) * 2002-07-05 2003-10-21 Siliconware Precision Industries Co Ltd Semiconductor package with lead frame as chip carrier and fabrication method thereof
KR20040037575A (ko) * 2002-10-29 2004-05-07 한국시그네틱스 주식회사 사선형 에칭부를 갖는 엠.엘.피(mlp)형 반도체 패키지
KR101146973B1 (ko) * 2005-06-27 2012-05-22 페어차일드코리아반도체 주식회사 패키지 프레임 및 그를 이용한 반도체 패키지
TWI287876B (en) * 2005-10-21 2007-10-01 Siliconware Precision Industries Co Ltd Semiconductor package
US8358017B2 (en) * 2008-05-15 2013-01-22 Gem Services, Inc. Semiconductor package featuring flip-chip die sandwiched between metal layers
US7564123B1 (en) * 2008-05-19 2009-07-21 Powertech Technology Inc. Semiconductor package with fastened leads
TWI490960B (zh) * 2012-01-17 2015-07-01 Chipmos Technologies Inc 半導體封裝結構及其製作方法
JP5512784B2 (ja) * 2012-11-26 2014-06-04 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2014112714A (ja) * 2014-02-10 2014-06-19 Renesas Electronics Corp 半導体装置
US9892997B2 (en) * 2016-04-19 2018-02-13 Infineon Technologies Americas Corp. Adaptable molded leadframe package and related method

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