KR100726774B1 - 다열 리드형 리드 프레임 및 이를 구비하는 다열 리드형반도체 패키지 - Google Patents

다열 리드형 리드 프레임 및 이를 구비하는 다열 리드형반도체 패키지 Download PDF

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Abstract

본 발명은 적어도 2열 이상의 복수열의 리드를 구비한 다열 리드형 리드 프레임 및 이를 구비하는 다열 리드형 반도체 패키지에 관한 것이다. 본 발명에 의한 다열 리드형 리드 프레임은, 반도체 칩이 장착되는 다이 패드; 상기 다이 패드로부터 이격되어 방사상으로 연장되고, 상호 이격되는 제1열 리드들; 및 상기 다이 패드로부터 이격되어 커넥팅 바에 의해 연결되어 방사상으로 연장되는 것으로, 상기 제1열 리드들 사이에 배치되는 제2열 리드들을 구비하고, 상기 제1열 리드들과 상기 제2열 리드들이, 상호 인접되는 부분이 각각 서로 반대되는 두께 방향으로 에칭되는 교차 에칭부를 구비하는 것을 특징으로 한다.

Description

다열 리드형 리드 프레임 및 이를 구비하는 다열 리드형 반도체 패키지{Lead frame of multi-row lead type and Semiconductor package therewith}
도 1은 통상적인 다열 리드형 반도체 패키지에 구비된 리드 프레임을 도시한 평면도이다.
도 2는 종래의 반도체 패키지의 제조방법을 도시한 흐름도이다.
도 3은 도 2의 제조방법 중 리드열 개별화 공정 단계를 거치는 반도체 패키지를 도 1의 Ⅲ-Ⅲ선을 따라 취한 단면도이다.
도 4는 본 발명에 따른 바람직한 실시예로서, 다열 리드형 반도체 패키지에 구비되는 다열 리드형 리드 프레임을 도시한 평면도이다.
도 5는 도 4의 다열 리드형 리드 프레임을 구비하는 다열 리드형 반도체 패키지를 개략적으로 도시한 단면도이다.
도 6은 도 4의 제1열 리드들 및 제2열 리드들을 개략적으로 도시한 평면도이다.
도 7은 도 6의 리드들에서 Ⅶ-Ⅶ에 의한 단면도이다.
도 8a 및 도 8b는 각각 도 6의 리드들에서 J-J와 K-K에 의한 단면도이다.
도 9는 도 4의 제1열 리드들 제2열 리드들의 다른 실시예를 개략적으로 도시한 평면도이다.
도 10은 도 9의 Ⅹ-Ⅹ에 의한 단면도이다.
도 11a 및 도 11b는 각각 도 9의 H-H와 I-I에 의한 단면도이다.
도 12는 도 7 또는 도 10의 리드들의 다른 실시예를 개략적으로 도시한 도면이다.
< 도면의 주요부분에 대한 부호의 설명 >
100: 리드 프레임, 200: 반도체 패키지,
130, 230, 330: 제1열 리드, 140, 240, 340: 제2열 리드,
20, 120: 다이 패드, 22, 122: 패드 지지부,
142, 242: 커넥팅 바, 150: 반도체 칩,
155: 와이어, 157: 접착층,
160: 몰드부.
본 발명은 다열 리드형 리드 프레임 및 이를 구비하는 다열 리드형 반도체 패키지에 관한 것으로서, 보다 상세하게는 각각 별도로 반도체 칩 및 외부기판과 전기적으로 연결되는 적어도 2열 이상의 복수열의 리드를 구비한 다열 리드형 리드 프레임 및 이를 구비하는 다열 리드형 반도체 패키지에 관한 것이다.
통상적으로 반도체 패키지는, 반도체 칩 자체만으로는 외부로부터 전기를 공급받아 전기 신호를 전달해 주거나 전달받을 수 없기 때문에, 반도체 칩이 각종 전기적인 신호를 외부와 주고받기 위하여 칩을 패키징하는 것이 필요하다. 최근에는 칩의 크기 축소, 열방출 능력 및 전기적 수행능력 향상, 신뢰성 향상, 제조비용 등 을 고려하여, 리드프레임, 인쇄회로기판, 회로필름 등의 각종 부재를 이용하여 다양한 구조로 제조되고 있다.
최근에는 반도체 칩의 고집적화 추세에 따라서 반도체 칩과 외부회로기판 사이의 전기적인 연결선(Lead)인 입, 출력 단자의 수를 증가시킬 필요가 있다. 이를 위하여, 서로 별도로 칩과 외부회로를 연결하는 2열 이상의 배열을 가지는 리드들을 구비한 다열(多列) 리드형 반도체 패키지가 주목받고 있다.
도 1은 통상적인 다열 리드형 반도체 패키지에 구비된 리드 프레임을 도시한 평면도이다. 도 2는 종래의 반도체 패키지의 제조방법을 도시한 흐름도이다. 도 3은 도 2의 제조방법 중 리드열 개별화 공정 단계를 거치는 반도체 패키지를 도 1의 Ⅲ-Ⅲ선을 따라 취한 단면도이다.
도면을 참조하면, 상기 리드 프레임은 반도체 칩이 접착되는 다이 패드(20), 및 복수열의 리드(30)들을 구비한다. 다이 패드(20)는 패드 지지부(22)에 의해 레일(24)에 연결되고 반도체 칩을 지지하는 기능을 가진다.
리드(30)는 제1열 리드(31) 및 제2열 리드(32)와 같이 복수의 리드열들을 구비하며 각각의 리드들은 각각 별개의 입, 출력 단자로서 반도체 칩과 외부회로를 전기적으로 연결하는 기능을 한다. 이 경우, 반도체 패키지의 조립이 완료되면 레일(24)은 제거된다.
이러한 리드 프레임을 구비한 다열 리드형 반도체 패키지의 제조공정은 도 2에 도시된 바와 같이, 먼저 리드 프레임의 기저 금속을 스탬핑(stamping) 또는 에칭(etching) 공정에 의하여 동일한 열의 리드들 사이에 개구부를 형성하고, 댐바와 레일 등을 형성시킴으로써 리드프레임을 형상 가공한다(S1). 이 때에 복수열의 리 드 사이는 상호 연결되어 있는 상태이다.
그 후에 리드 프레임 후면에 접착 테이프를 부착시킨다(S2). 상기 접착테이프는 백 사이드 테이프라고도 하며, 리드 프레임의 후면에 접착하여 후공정인 반도체 몰딩 공정 시에 리드 편평성(lead planarity)을 향상시키고, 또한 상기 접착 테이프와 리드 프레임간의 접착으로 몰딩 시에 몰드물이 리드 프레임의 표면으로 유입되는 이른바 몰드 플래시(mold flash) 현상을 방지하는 기능을 한다.
그 후에 도 3에 도시된 바와 같이 반도체 칩(40)을 다이 패드(20)에 접착시키는 다이 어태치 공정과, 반도체 칩(40)의 단자부와 복수열의 리드(31, 32) 사이를 와이어(55)로 접합하는 와이어 본딩 공정과, 열경화성 수지 등의 절연체로 칩과 와이어 및 내부 리드 부분을 밀봉시키는 몰딩 공정을 거침으로써 반도체 패키징화한다(S3).
반도체 패키징 공정을 거친 후에 접착 테이프를 제거하고(S4), 서로 인접한 다른 열의 리드(31, 32)들 사이를 제거하여 각각 이웃하는 열의 리드들을 개별화하는 단계(S5)를 거쳐서 이웃하는 반도체 패키지를 개별화하는 공정을 거침으로써 복수열의 리드를 구비한 반도체 패키지를 제조할 수 있다.
하지만, 종래의 다열 리드형 반도체 패키지의 제조공정에서는 몰딩 단계 후에 이웃하는 열의 리드들을 개별화시키는 공정을 거침으로써 몰딩 단계 후에 후공정이 필요하게 된다. 이로 인하여 후공정 작업이 어렵게 되고, 후공정 비용이 증가하게 되며, 또한 완성된 패키지에 대한 후공정으로 몰드물과 리드 프레임간의 결합력과 표면에 손상을 줄 수 있는 문제점이 있다.
또한, 상기 이웃 열의 리드들을 개별화하는 공정은 소잉 블레이드(sawing blade; 50)를 이용한 소잉(커팅) 작업을 통하여 이루어지는데, 이러한 소잉 작업으로 인하여 그 반도체 패키지의 제조 속도가 감소하고, 제조원가가 증가하게 되는 문제점이 있다.
본 발명은 상기와 같은 문제점 등을 포함하여 여러 문제점을 해결하기 위한 것으로서, 커넥팅 바에 의해 연결되는 복수열의 리드를 구비하고, 하프 에칭을 적용하여 인접 리드 사이에 충분한 공간을 확보하면서 제한된 영역에 리드 수를 극대화할 수 있는 다열 리드형 리드 프레임 및 이를 구비하는 다열 리드형 반도체 패키지를 제공하는 것을 목적으로 한다.
상기와 같은 목적을 달성하기 위한 본 발명에 의한 다열 리드형 리드 프레임은, 반도체 칩이 장착되는 다이 패드; 상기 다이 패드로부터 이격되어 방사상으로 연장되고, 상호 이격되는 제1열 리드들; 및 상기 다이 패드로부터 이격되어 커넥팅 바에 의해 연결되어 방사상으로 연장되는 것으로, 상기 제1열 리드들 사이에 배치되는 제2열 리드들을 구비하고, 상기 제1열 리드들과 상기 제2열 리드들이, 상호 인접되는 부분이 각각 서로 반대되는 두께 방향으로 에칭되는 교차 에칭부를 구비하는 것을 특징으로 한다.
상기 제2열 리드가, 상면에 상기 반도체 칩과 전기적으로 연결되는 리드 패드가 형성되고, 하부에 리드를 지지하는 리드 지지부가 형성되는 본딩부와, 상기 본딩부보다 좁은 폭을 가지며, 상기 다이 패드로부터 이격되어 상기 본딩부까지 연장되는 것으로, 하면으로부터 상면방향으로 에칭되어 상기 교차 에칭부를 형성하는 커넥팅 바를 구비하는 것이 바람직하다.
여기서, 상기 커넥팅 바는 하면으로부터 상면 방향으로 상기 커넥팅 바 두께의 절반이상 에칭되어 교차 에칭부를 형성하는 것이 바람직하다.
상기 제1열 리드는, 상면으로부터 하면 방향으로 에칭되어 상기 교차 에칭부를 형성하고, 에칭된 면에 상기 반도체 칩과 전기적으로 연결되는 리드 패드가 형성되는 것이 바람직하다.
여기서, 상기 제1열 리드의 교차 에칭부가 상면으로부터 하면 방향으로 상기 제1열 리드 두께의 절반이상 에칭되어 형성되는 것이 바람직하다.
상기 제1열 리드가, 상면에 상기 반도체 칩과 전기적으로 연결되는 리드 패드가 형성되고, 하부에 리드를 지지하는 리드 지지부가 형성되는 본딩부와, 상기 다이 패드로부터 이격되어 상기 본딩부까지 연장되는 것으로, 상면으로부터 하면방향으로 에칭되어 상기 교차 에칭부를 형성하는 연결부, 및 상기 본딩부보다 좁은 폭을 가지며, 상기 본딩부로부터 상기 다이 패드의 반대 방향으로 연장되어 상기 본딩부를 지지하는 지지부를 구비하는 것이 바람직하다.
여기서, 상기 제1열 리드의 교차 에칭부가 상면으로부터 하면 방향으로 상기 제1열 리드 두께의 절반이상 에칭되어 형성되는 것이 바람직하다.
상기 제1열 리드의 교차 에칭부가 상면으로부터 하면 방향으로 상기 제1열 리드 두께의 절반이상 에칭되어 형성되고, 상기 제2열 리드의 교차 에칭부가 하면으로부터 상면 방향으로 상기 제2열 리드 두께의 절반이상 에칭되어 형성되고, 상기 제1열 리드 및 제2열 리드가 상하 방향으로 이격되고 수평 방향으로 중첩되는 것이 바람직하다.
본 발명의 다른 측면에 따른 다열 리드형 반도체 패키지는, 상기 다열 리드형 리드 프레임을 구비하는 것을 특징으로 한다.
본 발명에 따르면, 하프 에칭을 적용하여 인접 리드 사이에 충분한 공간을 확보하면서 제한된 영역에 리드 수를 극대화할 수 있다.
이하, 첨부된 도면을 참조하여 바람직한 실시예에 따른 본 발명을 상세히 설명하기로 한다.
도 4는 본 발명에 따른 바람직한 실시예로서, 다열 리드형 반도체 패키지에 구비되는 다열 리드형 리드 프레임을 도시한 평면도이다. 도 5는 도 4의 다열 리드형 리드 프레임을 구비하는 다열 리드형 반도체 패키지를 개략적으로 도시한 단면도이다.
도면을 참조하면, 다열 리드형 리드 프레임(100)은 반도체 칩(150)이 접착되는 다이 패드(120), 및 복수열의 리드(130, 140)들을 구비한다. 다이 패드(120)는 패드 지지부(122)에 의해 레일(124)에 연결되고 반도체 칩(140)을 지지하는 기능을 가진다.
리드(130)는 제1열 리드(130) 및 제2열 리드(140)와 같이 복수의 리드열들을 구비하며 각각의 리드들은 각각 별개의 입, 출력 단자로서 반도체 칩과 외부회로를 전기적으로 연결하는 기능을 한다. 이 경우, 반도체 패키지의 조립이 완료되면 레일(24)은 제거된다.
다열 리드형 반도체 패키지(200)는 다이 패드(120) 위에 접착층(157)에 의하여 반도체 칩(150)이 접착되고, 반도체 칩(150) 위에 형성되는 칩 패드(151)와 제1열 리드(130), 제2열 리드(140) 각각에 형성되는 리드 패드(131, 141)가 와이어 본 딩(155)에 의하여 전기적으로 연결되고, 그 위에 수지에 의해 몰딩 처리된 몰딩부가 형성되어 이루어진다.
여기서, 본 실시예의 경우에는 복수열의 리드(130, 140)들이 제1열 리드(130) 및 제2열 리드(140)를 구비하는 2열로 이루어져 있으나, 본 발명은 이에 한정되지 아니하고, 3열의 리드열들, 4열의 리드열들, 그 이상의 리드열들을 구비할 수 있다.
본 발명에 따른 리드 프레임(100)은, 다이 패드(120), 제1열 리드들(130), 제2열 리드들(140), 및 복수 개의 패드 지지부(122)를 구비한다. 상기 다이 패드(120)에는 반도체 칩(150)이 장착된다. 상기 패드 지지부(122)는 다이 패드(120)의 가장자리로부터 연장되어, 다이 패드(120)를 지지한다.
상기 제1열 리드들(130)은 다이 패드(120)로부터 이격되어 방사상으로 연장되고, 상호 이격되도록 배치된다. 상기 제2열 리드들(140)은 다이 패드(120)로부터 이격되어 커넥팅 바(142)에 의해 연결되어 방사상으로 연장되는 것으로, 제1열 리드들(130) 사이에 배치된다. 상기 제1열 리드들(130)과 상기 제2열 리드들(140)은, 상호 인접되는 부분이 각각 서로 반대되는 두께 방향으로 에칭되는 교차 에칭부를 구비한다.
여기서, 제1열 리드(130)가 다이 패드(120)로부터 이격되어 연장되는 길이가, 제2열 리드(140)가 연장되는 길이보다 짧은 것이 바람직하다. 즉, 도 4에 도시된 바와 같이, 길이가 서로 다른 제1열 리드들(130)과 제2열 리드들(140)이 교대로 배열되도록 하여, 도 3에 도시된 바와 같은 추가적인 커팅 공정이 필요 없게 되어, 조립 공정의 제조 원가 절감 및 커팅에 따른 품질 불량의 문제를 방지할 수 있다. 또한, 제한된 영역 내에 배치될 수 있는 리드의 수를 극대화시킬 수 있다.
또한, 상기 교차 에칭부는 제1열 리드들(130)과 상기 제2열 리드들(140)이 상호 인접되는 부분이 각각 서로 반대되는 두께 방향으로 에칭되는데, 각각 두께 방향으로 두께의 절반 이상이 에칭되는 것이 바람직하다. 이에 따라, 에칭 시에 에칭 용액의 흐름을 용이하게 할 수 있으며, 실제 제품에서 인접하는 리드들 사이공간을 충분히 확보하여 인접 리드들 사이의 쇼트(short) 등의 문제 발생을 방지할 수 있다.
도 6은 도 4의 제1열 리드들 및 제2열 리드들을 개략적으로 도시한 평면도이다. 도 7은 도 6의 리드들에서 Ⅶ-Ⅶ에 의한 단면도이다. 도 8a 및 도 8b는 각각 도 6의 리드들에서 J-J와 K-K에 의한 단면도이다.
도면을 참조하면, 리드 프레임(100)은, 다이 패드(120), 리드(130, 140), 및 복수 개의 패드 지지부(122)를 구비하고, 상기 리드(130, 140)는 복수열로 이루어진다. 특히 도 6에 도시된 실시예에서의 리드(130, 140)는 제1열 리드들(130) 및 제2열 리드들(140)을 구비하여 이루어진다.
상기 제1열 리드(130)는, 상면으로부터 하면 방향으로 에칭되어 교차 에칭부(133)를 형성하고, 에칭된 면에 상기 반도체 칩과 전기적으로 연결되는 리드 패드(131)가 형성된다. 이때, 제1열 리드의 교차 에칭부(133)가 상면으로부터 하면 방향으로 하프 에칭되는 것이 바람직하다.
상기 제2열 리드(140)는, 본딩부(141, 144)와 커넥팅 바(142)를 구비한다. 상기 본딩부(141, 144)는 상면에 반도체 칩(도 4의 150)과 전기적으로 연결되는 리드 패드(141)가 형성되고, 하부에 리드를 지지하는 리드 지지부(144)가 형성된다.
상기 커넥팅 바(142)는 본딩부(141, 144)보다 좁은 폭을 가지며, 다이 패드(120)로부터 소정 간격 이격되어 본딩부(141, 144)까지 연장되는 것으로, 하면으로부터 상면방향으로 에칭되어 상기 교차 에칭부를 형성한다. 이때, 제2열 리드의 교차 에칭부(143)가 하면으로부터 상면 방향으로 하프 에칭되는 것이 바람직하다.
일정한 폭을 갖는 제1열 리드들(130)이 소정 간격 이격되어 배치되고, 제2열 리드들(140)이 상기 제1 리드들(130) 사이에 제1 리드들(130)보다 더 길게 연장되어, 본딩부(141, 144)가 제1열 리드(130)보다 돌출되도록 연장되어 배치된다. 또한, 제1열 리드(130) 옆에는 본딩부(141, 144)까지 연장되는 커넥팅 바(142)가 위치되고, 커넥팅 바(142)는 제1열 리드(130)와 제2열 리드의 본딩부(141, 144) 폭보다 좁게 설계된다. 이에 따라, 제한된 공간에 배치되는 리드들의 수를 극대화시킬 수 있다.
이때, 도 12에 도시된 실시예에서와 같이 제1열 리드의 교차 에칭부(133)가 상면으로부터 하면 방향으로 상기 제1열 리드 두께의 절반이상 에칭되어 형성되고, 상기 커넥팅 바(142)의 교차 에칭부(143)가, 하면으로부터 상면 방향으로 상기 커넥팅 바 두께의 절반이상 에칭되어 형성될 수 있다. 특히, 도 12에 도시된 실시예에 있어서, 인접하는 리드들 사이의 공간을 충분히 확보할 수 있으므로, 인접하는 리드들이 일정정도 겹치도록 배치될 수 있다.
도 9는 도 4의 제1열 리드들 제2열 리드들의 다른 실시예를 개략적으로 도시한 평면도이다. 도 10은 도 9의 Ⅹ-Ⅹ에 의한 단면도이다. 도 11a 및 도 11b는 각각 도 9의 H-H와 I-I에 의한 단면도이다.
도면을 참조하면, 리드 프레임은, 다이 패드, 리드, 및 복수 개의 패드 지지부를 구비하고, 상기 리드(230, 240)는 복수열로 이루어진다. 특히 도 9에 도시된 실시예에서의 리드(230, 240)는 제1열 리드들(230) 및 제2열 리드들(240)을 구비하여 이루어진다.
상기 제1열 리드가, 본딩부(241, 244), 연결부(232), 및 지지부(235)를 구비한다. 상기 본딩부(241, 244)는 상면에 반도체 칩(도 4의 150)과 전기적으로 연결되는 리드 패드(241)가 형성되고, 하부에 리드를 지지하는 리드 지지부(244)가 형성된다.
상기 연결부(232)는 다이 패드(도 4의 120)로부터 소정 간격 이격되어 본딩부(241, 244)까지 연장되는 것으로, 상면으로부터 하면방향으로 에칭되어 교차 에칭부(233)를 형성한다. 이때, 제1열 리드의 교차 에칭부(233)가 상면으로부터 하면 방향으로 하프 에칭되는 것이 바람직하다.
상기 지지부(235)는 본딩부(241, 244)보다 좁은 폭을 가지며, 본딩부(241, 244)로부터 다이 패드의 반대 방향으로 연장되어 본딩부(241, 244)를 지지한다. 또한, 상기 지지부(235)는, 하면으로부터 상면방향으로 하프 에칭되는 것이 바람직하다.
상기 제2열 리드(240)는, 본딩부(241, 244)와 커넥팅 바(242)를 구비한다. 상기 본딩부(241, 244)는 상면에 반도체 칩(도 4의 150)과 전기적으로 연결되는 리드 패드(241)가 형성되고, 하부에 리드를 지지하는 리드 지지부(244)가 형성된다.
상기 커넥팅 바(242)는 본딩부(241, 244)보다 좁은 폭을 가지며, 다이 패드(120)로부터 소정 간격 이격되어 본딩부(241, 244)까지 연장되는 것으로, 하면 으로부터 상면방향으로 에칭되어 상기 교차 에칭부를 형성한다. 이때, 제2열 리드의 교차 에칭부(243)가 하면으로부터 상면 방향으로 하프 에칭되는 것이 바람직하다.
이때, 도 12에 도시된 실시예에서와 같이 제1열 리드의 교차 에칭부(233)가 상면으로부터 하면 방향으로 상기 제1열 리드 두께의 절반이상 에칭되어 형성되고, 상기 커넥팅 바(242)의 교차 에칭부(243)가, 하면으로부터 상면 방향으로 상기 커넥팅 바 두께의 절반이상 에칭되어 형성될 수 있다. 또한, 지지부(235)는 하면으로부터 상면방향으로 상기 제1열 리드 두께의 절반이상 에칭되어 형성될 수 있다.
특히, 도 12에 도시된 실시예에 있어서, 인접하는 리드들 사이의 공간을 충분히 확보할 수 있으므로, 인접하는 리드들이 일정정도 겹치도록 배치될 수 있다.
도 12는 도 7 또는 도 10의 리드들의 다른 실시예를 개략적으로 도시한 도면이다.
도면을 참조하면, 제1열 리드(330)의 교차 에칭부(333)가 상면으로부터 하면 방향으로 제1열 리드(330) 두께의 절반이상 에칭되어 형성되고, 제2열 리드(340)의 교차 에칭부(343)가 하면으로부터 상면 방향으로 상기 제2열 리드 두께의 절반이상 에칭되어 형성되고, 제1열 리드(330) 및 제2열 리드(340)가 상하 방향으로 이격되고 수평 방향으로 중첩된다.
즉, 제1열 리드의 교차 에칭부(333)가 상면으로부터 하면 방향으로 상기 제1열 리드 두께의 절반이상 에칭되고, 제2열 리드의 교차 에칭부(343)가, 하면으로부터 상면 방향으로 제2열 리드 두께의 절반이상 에칭된다. 이에 따라, 인접하는 리드들 사이에 더 많은 공간을 확보하여, 에칭 작업을 용이하게 하고, 인접 리드간의 쇼트(short) 발생을 억제할 수 있다.
또한, 인접하는 리드들 사이의 상하 공간을 충분히 확보할 수 있으므로, 인접하는 리드들이 일정정도 겹치도록 배치될 수 있다. 따라서, 리드 두께의 절반 이상 에칭함으로써, 도 7 또는 도 10에 도시된 하프 에칭의 경우의 리드 피치(N)에 비하여 리드 피치(N')를 줄일 수 있어, 제한된 공간에 더 많은 리드들을 배치할 수 있다.
본 발명에 따른 다열 리드형 리드 프레임 및 이를 구비하는 다열 리드형 반도체 패키지에 의하면, 하프 에칭을 적용하여 인접 리드 사이에 충분한 공간을 확보하면서 제한된 영역에 리드 수를 극대화할 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자라면 누구든지 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

Claims (10)

  1. 적어도 하나의 반도체 칩이 장착되는 칩 장착부;
    상기 칩 장착부로부터 연장되거나 이격되어 방사상으로 연장되고, 상호 이격되는 제1열 리드들; 및
    상기 칩 장착부로부터 이격되어 커넥팅 바에 의해 연결되어 방사상으로 연장되는 것으로, 상기 제1열 리드들 사이에 배치되는 제2열 리드들을 구비하고,
    상기 제1열 리드들과 상기 제2열 리드들이, 상호 인접되는 부분이 각각 서로 반대되는 두께 방향으로 하프에칭되는 교차 에칭부를 구비하여, 하프에칭된 부분에서 제1열 리드들의 상면과 제2열 리드들의 상면이 상하방향으로 이격되어 형성된 것을 특징으로 하는 다열 리드형 리드 프레임.
  2. 제1항에 있어서,
    상기 제2열 리드가,
    상면에 상기 반도체 칩과 전기적으로 연결되는 리드 패드가 형성되고, 하부에 리드를 지지하는 리드 지지부가 형성되는 본딩부와,
    상기 본딩부보다 좁은 폭을 가지며, 상기 다이 패드로부터 이격되어 상기 본딩부까지 연장되는 것으로, 하면으로부터 상면방향으로 하프 에칭되어 상기 교차 에칭부를 형성하는 커넥팅 바를 구비하는 것을 특징으로 하는 다열 리드형 리드 프레임.
  3. 제1항에 있어서,
    상기 칩 장착부는 상기 제1열 리드과 상호 이격되어 내측에 위치하고 적어도 2개의 지지부에 지지되어지는 다이 패드인 것을 특징으로 하는 다열 리드형 리드 프레임.
  4. 제1항에 있어서,
    상기 제1열 리드가, 상면으로부터 하면 방향으로 하프 에칭되어 상기 교차 에칭부를 형성하고, 에칭된 면에 상기 반도체 칩과 전기적으로 연결되는 리드 패드가 형성되는 것을 특징으로 하는 다열 리드형 리드 프레임.
  5. 제1항에 있어서,
    상기 칩 장착부는 상기 제1열 리드로부터 내측으로 연장되어 진 것을 특징으로 하는 다열 리드형 리드 프레임.
  6. 제1항에 있어서,
    상기 제1열 리드가,
    상면에 상기 반도체 칩과 전기적으로 연결되는 리드 패드가 형성되고, 하부에 리드를 지지하는 리드 지지부가 형성되는 본딩부와,
    상기 칩 장착부로부터 이격되어 상기 본딩부까지 연장되는 것으로, 상면으로부터 하면방향으로 하프 에칭되어 상기 교차 에칭부를 형성하는 연결부, 및
    상기 본딩부보다 좁은 폭을 가지며, 상기 본딩부로부터 상기 칩 장착부의 반 대 방향으로 연장되어 상기 본딩부를 지지하는 지지부를 구비하는 것을 특징으로 하는 다열 리드형 리드 프레임.
  7. 제6항에 있어서,
    상기 제1열 리드의 교차 에칭부 또는 상기 지지부의 하프 에칭은 상기 제1열 리드 두께의 절반이상 에칭되어 형성되는 것을 특징으로 하는 다열 리드형 리드 프레임.
  8. 제1항에 있어서,
    상기 제1열 리드가 상기 다이 패드로부터 이격되어 연장되는 길이가, 상기 제2열 리드가 연장되는 길이보다 짧은 것을 특징으로 하는 다열 리드형 리드 프레임.
  9. 제1항에 있어서,
    상기 제1열 리드의 교차 에칭부가 상면으로부터 하면 방향으로 상기 제1열 리드 두께의 절반이상 에칭되어 형성되고, 상기 제2열 리드의 교차 에칭부가 하면으로부터 상면 방향으로 상기 제2열 리드 두께의 절반이상 에칭되어 형성되고, 상기 제1열 리드 및 제2열 리드가 상하 방향으로 이격되고 수평 방향으로 중첩되는 것을 특징으로 하는 다열 리드형 리드 프레임.
  10. 제1항 내지 제9항 중 어느 한 항의 다열 리드형 리드 프레임을 구비하는 것 을 특징으로 하는 다열 리드형 반도체 패키지.
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