KR20100124407A - 적층형 반도체 패키지 - Google Patents

적층형 반도체 패키지 Download PDF

Info

Publication number
KR20100124407A
KR20100124407A KR1020090043381A KR20090043381A KR20100124407A KR 20100124407 A KR20100124407 A KR 20100124407A KR 1020090043381 A KR1020090043381 A KR 1020090043381A KR 20090043381 A KR20090043381 A KR 20090043381A KR 20100124407 A KR20100124407 A KR 20100124407A
Authority
KR
South Korea
Prior art keywords
package
resin
printed circuit
circuit board
hole
Prior art date
Application number
KR1020090043381A
Other languages
English (en)
Other versions
KR101046251B1 (ko
Inventor
양용석
박정수
김준수
Original Assignee
앰코 테크놀로지 코리아 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 앰코 테크놀로지 코리아 주식회사 filed Critical 앰코 테크놀로지 코리아 주식회사
Priority to KR1020090043381A priority Critical patent/KR101046251B1/ko
Publication of KR20100124407A publication Critical patent/KR20100124407A/ko
Application granted granted Critical
Publication of KR101046251B1 publication Critical patent/KR101046251B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

본 발명은 본 발명은 적층형 반도체 패키지에 관한 것으로서, 더욱 상세하게는 저가의 리드프레임을 이용한 패키지와 볼 그리드 어레이 패키지를 상하로 적층시킨 새로운 구조의 적층형 반도체 패키지에 관한 것이다.
이를 위해, 본 발명은 인쇄회로기판을 이용한 하부패키지와, 리드프레임을 이용한 상부패키지를 서로 적층 구성하되, 상기 인쇄회로기판의 테두리 영역에 형성된 적층용 전도성패턴이 외부로 노출되도록 상기 하부패키지의 몰딩 컴파운드 수지에 수지관통홀이 형성되고, 상기 리드프레임의 외부리드를 수직 절곡시켜서 상기 수지관통홀내에 삽입시키는 동시에 상기 적층용 전도성패턴에 접합시킨 것을 특징으로 하는 적층형 반도체 패키지를 제공한다.
적층, 반도체 패키지, 인쇄회로기판, 리드프레임, 저가, 수지관통홀, 리드

Description

적층형 반도체 패키지{STACK SEMICONDUCTOR PACKAGE}
본 발명은 적층형 반도체 패키지에 관한 것으로서, 더욱 상세하게는 저가의 리드프레임을 이용한 패키지와 볼 그리드 어레이 패키지를 상하로 적층시킨 새로운 구조의 적층형 반도체 패키지에 관한 것이다.
반도체 집적회로의 패키징 기술중 3차원 적층 기술은 전자소자의 크기를 줄이는 동시에 실장 밀도를 높이며 그 성능을 향상시킬 수 있는 목표를 두고 개발되어 왔으며, 이러한 3차원 적층 패키지는 동일한 기억 용량의 칩을 복수개 적층한 패키지, 또는 복수개의 반도체 패키지를 적층시킨 패키지 등이 있다.
특히, 패키지의 고속도화와 고집적화의 요구에 부응하여 시스템 인 패지지(SiP: System in Package)가 출시되었고, 이러한 시스템 인 패키지는 패키지 인 패키지(PiP: Package in Package), 패키지 온 패키지(PoP: Package on Package) 등 여러 가지 형태로 발전되어 왔다.
상기 패키지 온 패키지는 기판끼리 전기적 신호 교환 가능하게 적층시킨 형 태의 패키지로서, 대부분 동일기판을 적용한 패키지를 적층시키고 있다.
예를 들어, 인쇄회로기판을 이용한 상부 패키지를 2개 이상, 인쇄회로기판을 이용한 하부 패키지에는 2개 이상의 칩을 내장시켜, 상부 및 하부패키지를 멀티 스택(multi-stack) 구조로 제조하고 있다.
그러나, 고집적화 및 고속화를 크게 요구하지 않는 경우에도 고가의 인쇄회로기판을 이용하여 패키지 온 패키지를 제조함에 따라 그 제조 비용이 증가하는 문제점이 있었다.
본 발명은 상기와 같은 문제점을 감안하여 안출한 것으로서, 고기능의 인쇄회로기판을 이용한 볼 그리드 어레이 패키지를 하부패키지로 채택하고, 저가의 리드프레임을 이용한 패키지를 상부패키지로 채택하여, 서로 적층 구성함으로써, 고기능 및 고속화에 부응하면서도 그 제조 비용을 절감할 수 있도록 한 새로운 구조의 적층형 반도체 패키지를 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 일 구현예 따르면, 인쇄회로기판을 이용한 하부패키지와, 리드프레임을 이용한 상부패키지를 서로 적층 구성하되, 상기 인쇄회로기판의 테두리 영역에 형성된 적층용 전도성패턴이 외부로 노출되도록 상기 하부패키지의 몰딩 컴파운드 수지에 수지관통홀이 형성되고, 상기 리드프레임의 외부리드를 수직 절곡시켜서 상기 수지관통홀내에 삽입시키는 동시에 상기 적층용 전도성패턴에 접합시킨 것을 특징으로 하는 적층형 반도체 패키지를 제공한다.
상기한 목적을 달성하기 위한 본 발명의 다른 구현예 따르면, 인쇄회로기판을 이용한 하부패키지상에 동일한 구조의 중간패키지를 적층 구성하고, 상기 중간패키지상에 리드프레임을 이용한 상부패키지를 적층 구성하되, 상기 중간패키지의 몰딩 컴파운드 수지에 수지관통홀이 형성되는 동시에 그 아래에 위치되는 중간패키지용 인쇄회로기판에 전도성 비아홀이 상하로 관통 형성되고, 상기 하부패키지의 인쇄회로기판의 테두리 영역에 형성된 적층용 전도성패턴이 외부로 노출되도록 상기 하부패키지의 몰딩 컴파운드 수지에도 수지관통홀이 형성되며, 상기 리드프레임의 외부리드를 수직 절곡시켜서 상기 중간패키지의 수지관통홀 및 전도성 비아홀을 통과시키는 동시에 상기 하부패키지의 수지관통홀내로 삽입시켜 적층용 전도성패턴에 접합시킨 것을 특징으로 하는 반도체 패키지를 제공한다.
상기한 목적을 달성하기 위한 본 발명의 또 다른 구현예 따르면, 인쇄회로기판을 이용한 하부패키지상에 상기 리드프레임을 이용한 중간패키지 및 상부패키지를 적층 구성하되, 상기 하부패키지의 인쇄회로기판의 테두리 영역에 형성된 적층용 전도성패턴이 외부로 노출되도록 상기 하부패키지의 몰딩 컴파운드 수지에 수지관통홀이 형성되고, 상기 중간패키지의 리드프레임의 외부리드를 수직 절곡시켜서 상기 하부패키지의 수지관통홀내로 삽입시켜 적층용 전도성패턴에 접합시키고, 상기 상부패키지의 리드프레임의 외부리드를 중간패키지의 외부리드보다 외측방향으 로 더 길게 연장하여 수직 절곡시켜서 상기 하부패키지의 수지관통홀내로 삽입시켜 적층용 전도성패턴에 접합시킨 것을 특징으로 하는 적층형 반도체 패키지를 제공한다.
바람직한 구현예로서, 상기 적층용 전도성패턴의 표면에는 전도성의 솔더 페이스트가 인쇄회로기판의 제조 단계에서 미리 프린팅되거나, 상기 하부패키지의 제조 단계중 칩을 부착하기 전에 프린팅되는 것을 특징으로 한다.
또한, 상기 수지관통홀은 레이저 가공을 통하여 관통 형성된 것을 특징으로 한다.
또한, 상기 중간패키지용 인쇄회로기판에 형성된 전도성 비아홀은 인쇄회로기판의 제조 단계에서 미리 형성된 것을 특징으로 한다.
상기한 과제 해결 수단을 통하여, 본 발명은 다음과 같은 효과를 제공한다.
본 발명에 따르면, 고기능의 인쇄회로기판을 이용한 볼 그리드 어레이 패키지를 하부패키지로 채택하고, 저가의 리드프레임을 이용한 패키지를 상부패키지로 채택하여 서로 적층 구성함으로써, 기존의 패키지 온 패키지에 비하여 고기능 및 고속화에 부응하면서도 그 제조 비용을 크게 절감할 수 있다.
또한, 저가형 리드프레임 패키지를 적층에 이용함에 따라 고부가가치를 실현하는 패키지 온 패키지를 제공할 수 있다.
이하, 본 발명의 바람직한 실시예를 첨부도면을 참조로 상세하게 설명하기로 한다.
먼저, 본 발명의 제1실시예에 따른 적층형 반도체 패키지 및 그 제조 방법을 첨부한 도 1을 참조로 설명하면 다음과 같다.
본 발명의 제1실시예에 따른 적층형 반도체 패키지는 하부패키지(300)를 인쇄회로기판을 이용한 볼 그리드 어레이 패키지로 채택하고, 상부패키지(100)를 리드프레임을 이용한 패키지로 채택하여 서로 적층시킨 점에 주안점이 있다.
상기 하부패키지(300)는, 인쇄회로기판(302)의 상면 중앙부에 구획된 칩부착영역에 반도체 칩(304)을 부착하는 단계와; 상기 인쇄회로기판(302)의 칩부착영역 주변에 노출된 와이어 본딩용 전도성패턴(306)과, 상기 반도체 칩(304)의 본딩패드간을 와이어(308)로 통전 가능하게 연결하는 와이어 본딩 단계와; 상기 반도체 칩(304)과 와이어(308)를 포함하는 인쇄회로기판(302)의 상면에 걸쳐 몰딩 컴파운드 수지(310)가 몰딩되는 단계와; 상기 인쇄회로기판(302)의 저면에 노출된 볼랜드(312)에 솔더볼(314)을 융착시키는 단계 등을 거쳐 제조된다.
특히, 본 발명에 따른 하부패키지(300)에 리드프레임을 이용한 상부패키지(100)를 전기적으로 연결하기 위한 수단으로서, 상기 인쇄회로기판(302)의 와이어 본딩용 전도성패턴(306) 주변에 적층용 전도성패턴(316)이 노출되고, 이 적층용 전도성패턴(316)에 전도성 솔더 페이스트(318)가 프린팅된다.
이때, 상기 적층용 전도성패턴(316)을 노출시키고, 노출된 표면에 전도성 솔 더 페이스트(318)를 프린팅하는 공정은 상기 인쇄회로기판(302)의 제조 단계에서 미리 실시하도록 한다.
이때, 상기 적층용 전도성패턴(316)을 노출시키고, 노출된 표면에 전도성 솔더 페이스트(318)를 프린팅하는 공정을 실시하는 바, 이 프린팅 공정은 상기 인쇄회로기판(302)의 제조 단계에서 미리 실시하여도 무방하지만, 상기 전도성 솔더 페이스트(318)를 프린팅하는 공정은 하부패키지(300) 제조단계, 즉 칩(304) 어태치 공정 전에 실시하는 것이 바람직하다.
이렇게 제조된 하부패키지(300)에 상부패키지(100)를 적층시키고자, 상기 몰딩 컴파운드 수지(310)에 수지관통홀(320)을 관통 형성하여 상기 전도성 솔더 페이스트(318)가 외부로 노출되도록 한다.
보다 상세하게는, 상기 전도성 솔더 페이스트(318)가 봉지된 위치의 몰딩 컴파운드 수지(310)를 레이저 가공 및 기타 다른 방법을 이용하여 제거하면서 수지관통홀(320)을 형성하되, 상기 전도성 솔더 페이스트(318)의 표면이 노출될 때까지 몰딩 컴파운드 수지(310)를 제거하여 수지관통홀(320)을 형성하게 된다.
상기 상부패키지(100)는 리드프레임(102)을 이용하여 제조된 것으로서, 리드프레임(102)의 칩탑재판(104)의 상면에만 반도체 칩(106)을 부착하거나, 칩탑재판(104)의 상하면 모두에 반도체 칩(106)을 부착하는 단계와; 상기 리드프레임(102)의 내부리드(108)와 상기 반도체 칩(106)의 본딩패드를 통전 가능하게 와이어(110)로 연결하는 단계와; 상기 반도체 칩(106)과 와이어(110)와 내부리드(108) 등을 보호하기 위하여 몰딩 컴파운드 수지(112)로 봉지하는 몰딩 단계를 통하여 제 조된 것이다.
특히, 상기 상부패키지(100)를 하부패키지(300)상에 적층시키며 전기적으로 연결하기 위한 수단으로서, 상기 리드프레임(102)의 내부리드(108)로부터 연장되어 몰딩 컴파운드 수지(112)의 측부로 돌출된 외부리드(114)를 이용하게 되며, 이 외부리드(114)를 하부패키지(300)쪽으로 수직 절곡시키게 된다.
따라서, 상기 상부패키지(100)의 수직 절곡된 외부리드(114)를 상기 하부패키지(300)의 몰딩 컴파운드 수지(310)에 형성된 수지관통홀(320)을 통하여 삽입시키는 동시에 전도성 솔더 페이스트(318)에 접촉시킨 후, 리플로우와 같은 열공정을 실시하여, 상기 전도성 솔더 페이스트(318)가 녹으면서 수지관통홀(320)내로 인입된 외부리드(114)와의 접합이 이루어지게 됨으로써, 상기 상부 및 하부패키지(100,300)간의 적층이 이루어지게 된다.
이와 같이, 저가의 리드프레임을 이용한 패키지를 상부패키지(100)로 채택하고, 고기능의 인쇄회로기판을 이용한 볼 그리드 어레이 패키지를 하부패키지(300)로 채택하여 적층 구성함으로써, 고기능 및 고속화에 부응하면서도 그 제조 비용을 크게 절감할 수 있는 적층형 패키지를 제공할 수 있다.
여기서, 본 발명의 제2실시예에 따른 적층형 반도체 패키지 및 그 제조 방법을 첨부한 도 2a 및 도 2b를 참조로 설명하면 다음과 같다.
본 발명의 제2실시예에 따른 적층형 반도체 패키지는 하부패키지(300)를 인쇄회로기판을 이용한 볼 그리드 어레이 패키지로 채택하고, 상부패키지(100)를 리드프레임을 이용한 패키지로 채택함과 더불어, 상부 및 하부패키지(100,300) 사이 에 중간패키지(200)를 더 적층시킨 점에 특징이 있다.
즉, 인쇄회로기판을 이용한 하부패키지(300)상에 동일한 구조의 중간패키지(200)가 적층 구성되고, 이 중간패키지(200)상에 리드프레임을 이용한 상부패키지(100)가 적층 구성된다.
상기 중간패키지(200)는 하부패키지의 구조와 동일하므로 그 구조의 설명은 생략하기로 하고, 이때 상기 상부패키지(100)를 구성하는 리드프레임의 제작시 외부리드(114)를 좀 더 길게 성형하여 각 패키지의 적층 연결을 위해 중간 및 하부패키지(200,300)까지 연장될 수 있도록 한다.
본 발명의 제2실시예에 따른 적층형 패키지를 구성하기 위하여, 상기 중간패키지(200)의 몰딩 컴파운드 수지(208)에 수지관통홀(204)이 형성되는 동시에 그 아래에 위치되는 중간패키지용 인쇄회로기판(202)에는 전도성 비아홀(206)이 기판 제조 단계에서 미리 상하로 관통 형성된다.
또한, 상기 중간패키지(200)의 수지관통홀(204) 및 전도성 비아홀(206)과 상하방향으로 일치되도록 상기 하부패키지(300)의 몰딩 컴파운드 수지(310)에도 수지관통홀(320)이 형성되며, 이에 상기 하부패키지(300)의 인쇄회로기판(302)의 테두리 영역에 형성된 적층용 전도성패턴(316)이 외부로 노출되는 상태가 된다.
따라서, 상기한 구조를 갖는 리드프레임을 이용한 패키지 즉, 상부패키지(100)의 외부리드(114)를 수직 절곡시키고, 수직 절곡된 외부리드(114)를 상기 중간패키지(200)의 수지관통홀(204)을 통과시키는 동시에 전도성 비아홀(206)을 통과시킴으로써, 상기 상부패키지(100)와 중간패키지(200)간의 적층이 이루어지고, 이때 상기 상부패키지(100)의 외부리드(114)가 상기 중간패키지(200)의 전도성 비아홀(206)을 통과할 때 상호 접촉이 이루어져 전기적 신호를 교환할 수 있는 상태가 된다.
연이어, 상기 중간패키지(200)의 전도성 비아홀(206)을 통과한 외부리드(114)를 상기 하부패키지(300)의 수지관통홀(320)내로 삽입시켜 하부패키지용 인쇄회로기판(302)의 적층용 전도성패턴(316)에 접합시킴으로써, 상부패키지(100)와 중간패키지(200)와 하부패키지(300)간의 적층이 이루어지게 된다.
상기와 같은 제2실시예에 따르면, 상기 상부패키지(100)의 수직 절곡된 외부리드(114)를 상기 중간패키지(200)의 몰딩 컴파운드 수지(208)에 형성된 수지관통홀(204) 및 인쇄회로기판(202)에 형성된 전도성 비아홀(206)을 통과시키고, 계속해서 상기 하부패키지(300)의 몰딩 컴파운드 수지(310)에 형성된 수지관통홀(320)을 통하여 삽입시키는 동시에 상기 적층용 전도성패턴(316)에 도포된 전도성 솔더 페이스트(318)에 접촉시킨 후, 리플로우와 같은 열공정을 실시하여, 상기 전도성 솔더 페이스트(318)가 녹으면서 수지관통홀(320)내로 인입된 외부리드(114)와의 접합이 이루어지게 됨으로써, 상기 상부패키지(100)와 중간패키지(200)와 하부패키지(300)간의 적층이 용이하게 이루어지게 된다.
여기서, 본 발명의 제3실시예에 따른 적층형 반도체 패키지 및 그 제조 방법을 첨부한 도 3을 참조로 설명하면 다음과 같다.
본 발명의 제3실시예에 따른 적층형 반도체 패키지는 하부패키지(300)를 인쇄회로기판을 이용한 볼 그리드 어레이 패키지로 채택하고, 상부패키지(100) 및 중 간패키지를 리드프레임을 이용한 패키지로 채택하여 적층시킨 점에 특징이 있다.
즉, 인쇄회로기판을 이용한 하부패키지(300)상에 리드프레임을 이용한 동일한 구조 또는 서로 다른 구조의 중간패키지(200) 및 상부패키지(100)가 적층 구성된다.
상기 상부 및 중간패키지(100,200)는 그 내부에 칩이 단독 또는 복수개로 적층되는 등 서로 다른 칩 적층 구조를 갖는 것, 또는 동일한 칩 적층 구조를 갖는 것에 상관없이, 리드프레임을 이용한 패키지로 채택된다.
물론, 제1 및 제2실시예와 같이 상기 하부패키지(300)에 리드프레임을 이용한 상부 및 중간패키지(100,200)를 전기적으로 연결하기 위한 수단으로서, 상기 인쇄회로기판(302)의 와이어 본딩용 전도성패턴(306) 주변에 적층용 전도성패턴(316)이 노출되고, 이 적층용 전도성패턴(316)에 전도성 솔더 페이스트(318)가 프린팅된다.
따라서, 상기 중간패키지(200)의 리드프레임의 외부리드(114a)를 수직 절곡시켜서 상기 하부패키지(30)의 수지관통홀(320)내로 삽입시킨 후, 적층용 전도성패턴(316)에 도포된 전도성 솔더 페이스트(318)과 리플로우 공정에 의하여 접합되도록 한다.
또한, 상기 상부패키지(100)의 리드프레임의 외부리드(114b)를 중간패키지(200)의 외부리드(114a)보다 외측방향으로 더 길게 연장하여 수직 절곡시켜서 상기 하부패키지(300)의 수지관통홀(320)내로 삽입시킨 후, 마찬가지로 적층용 전도성패턴(316)에 도포된 전도성 솔더 페이스트(318)과 리플로우 공정에 의하여 접합 되도록 한다.
이와 같이, 저가의 리드프레임을 이용한 패키지를 상부패키지로 채택하고, 고기능의 인쇄회로기판을 이용한 볼 그리드 어레이 패키지를 중간 및 하부패키지로 채택하여 적층 구성함으로써, 종래에 3개 이상 적층된 패키지 온 패키지에 비하여 고기능 및 고속화에 부응하면서도 그 제조 비용을 절감할 수 있다.
도 1은 본 발명의 제1실시예에 따른 적층형 반도체 패키지 및 그 제조 방법을 설명하는 단면도,
도 2a 및 도 2b는 본 발명의 제2실시예에 따른 적층형 반도체 패키지 및 그 제조 방법을 설명하는 단면도,
도 3은 본 발명의 제3실시예에 따른 적층형 반도체 패키지 및 그 제조 방법을 설명하는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
100 : 상부패키지 102 : 리드프레임
104 : 칩탑재판 106 : 반도체 칩
108 : 내부리드 110 : 와이어
112 : 몰딩 컴파운드 수지 114 : 외부리드
200 : 중간패키지 202 : 인쇄회로기판
204 : 수지관통홀 206 : 전도성 비아홀
208 : 몰딩 컴파운드 수지 300 : 하부패키지
302 : 인쇄회로기판 304 : 반도체 칩
306 : 와이어 본딩용 전도성패턴 308 : 와이어
310 : 몰딩 컴파운드 수지 312 : 볼랜드
314 : 솔더볼 316 : 적층용 전도성패턴
318 : 전도성 솔더 페이스트 320 : 수지관통홀

Claims (6)

  1. 인쇄회로기판을 이용한 하부패키지와, 리드프레임을 이용한 상부패키지를 서로 적층 구성하되,
    상기 인쇄회로기판의 테두리 영역에 형성된 적층용 전도성패턴이 외부로 노출되도록 상기 하부패키지의 몰딩 컴파운드 수지에 수지관통홀이 형성되고,
    상기 리드프레임의 외부리드를 수직 절곡시켜서 상기 수지관통홀내에 삽입시키는 동시에 상기 적층용 전도성패턴에 접합시킨 것을 특징으로 하는 적층형 반도체 패키지.
  2. 인쇄회로기판을 이용한 하부패키지상에 동일한 구조의 중간패키지를 적층 구성하고, 상기 중간패키지상에 리드프레임을 이용한 상부패키지를 적층 구성하되,
    상기 중간패키지의 몰딩 컴파운드 수지에 수지관통홀이 형성되는 동시에 그 아래에 위치되는 중간패키지용 인쇄회로기판에 전도성 비아홀이 상하로 관통 형성되고,
    상기 하부패키지의 인쇄회로기판의 테두리 영역에 형성된 적층용 전도성패턴이 외부로 노출되도록 상기 하부패키지의 몰딩 컴파운드 수지에도 수지관통홀이 형성되며,
    상기 리드프레임의 외부리드를 수직 절곡시켜서 상기 중간패키지의 수지관통 홀 및 전도성 비아홀을 통과시키는 동시에 상기 하부패키지의 수지관통홀내로 삽입시켜 적층용 전도성패턴에 접합시킨 것을 특징으로 하는 적층형 반도체 패키지.
  3. 인쇄회로기판을 이용한 하부패키지상에 상기 리드프레임을 이용한 중간패키지 및 상부패키지를 적층 구성하되,
    상기 하부패키지의 인쇄회로기판의 테두리 영역에 형성된 적층용 전도성패턴이 외부로 노출되도록 상기 하부패키지의 몰딩 컴파운드 수지에 수지관통홀이 형성되고,
    상기 중간패키지의 리드프레임의 외부리드를 수직 절곡시켜서 상기 하부패키지의 수지관통홀내로 삽입시켜 적층용 전도성패턴에 접합시키고,
    상기 상부패키지의 리드프레임의 외부리드를 중간패키지의 외부리드보다 외측방향으로 더 길게 연장하여 수직 절곡시켜서 상기 하부패키지의 수지관통홀내로 삽입시켜 적층용 전도성패턴에 접합시킨 것을 특징으로 하는 적층형 반도체 패키지.
  4. 청구항 1,2,3중 선택된 어느 하나의 항에 있어서,
    상기 적층용 전도성패턴의 표면에는 전도성의 솔더 페이스트가 인쇄회로기판의 제조 단계에서 미리 프린팅되거나, 상기 하부패키지의 제조 단계중 칩을 부착하 기 전에 프린팅되는 것을 특징으로 하는 적층형 반도체 패키지.
  5. 청구항 1,2,3중 선택된 어느 하나의 항에 있어서,
    상기 수지관통홀은 레이저 가공을 통하여 관통 형성된 것을 특징으로 하는 적층형 반도체 패키지.
  6. 청구항 2에 있어서,
    상기 중간패키지용 인쇄회로기판에 형성된 전도성 비아홀은 인쇄회로기판의 제조 단계에서 미리 형성된 것을 특징으로 하는 적층형 반도체 패키지.
KR1020090043381A 2009-05-19 2009-05-19 적층형 반도체 패키지 KR101046251B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020090043381A KR101046251B1 (ko) 2009-05-19 2009-05-19 적층형 반도체 패키지

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020090043381A KR101046251B1 (ko) 2009-05-19 2009-05-19 적층형 반도체 패키지

Publications (2)

Publication Number Publication Date
KR20100124407A true KR20100124407A (ko) 2010-11-29
KR101046251B1 KR101046251B1 (ko) 2011-07-04

Family

ID=43408617

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090043381A KR101046251B1 (ko) 2009-05-19 2009-05-19 적층형 반도체 패키지

Country Status (1)

Country Link
KR (1) KR101046251B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101238213B1 (ko) * 2011-01-31 2013-03-04 하나 마이크론(주) 적층형 반도체 패키지 및 이의 제조 방법
US9373574B2 (en) 2012-07-05 2016-06-21 Samsung Electronics Co., Ltd. Semiconductor packages and methods of forming the same

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100431501B1 (ko) * 1997-06-05 2004-10-02 삼성전자주식회사 고전력 패키지 구조 및 제조 방법
KR20000001410A (ko) * 1998-06-11 2000-01-15 윤종용 볼그리드어레이 패키지
KR20020015214A (ko) * 2000-08-21 2002-02-27 마이클 디. 오브라이언 반도체패키지
KR100645755B1 (ko) * 2000-11-07 2006-11-13 앰코 테크놀로지 코리아 주식회사 반도체 패키지 및 그 제조방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101238213B1 (ko) * 2011-01-31 2013-03-04 하나 마이크론(주) 적층형 반도체 패키지 및 이의 제조 방법
US9373574B2 (en) 2012-07-05 2016-06-21 Samsung Electronics Co., Ltd. Semiconductor packages and methods of forming the same

Also Published As

Publication number Publication date
KR101046251B1 (ko) 2011-07-04

Similar Documents

Publication Publication Date Title
KR101190920B1 (ko) 적층 반도체 패키지 및 그 제조 방법
CN105742262B (zh) 半导体封装及其制造方法
US8008765B2 (en) Semiconductor package having adhesive layer and method of manufacturing the same
KR100744146B1 (ko) 연성 접속판을 이용하여 배선 기판과 칩을 연결하는 반도체패키지
KR20110030087A (ko) 반도체 패키지
US20130307145A1 (en) Semiconductor package and method of fabricating the same
KR20110105159A (ko) 적층 반도체 패키지 및 그 형성방법
KR20150131130A (ko) 반도체 장치 및 그 제조 방법
JP2015228480A (ja) パッケージ基板、パッケージ、積層パッケージ、及びパッケージ基板の製造方法
KR20160093248A (ko) 반도체 패키지 및 제조 방법
KR101185457B1 (ko) 적층형 반도체 패키지 및 그 제조 방법
KR101046251B1 (ko) 적층형 반도체 패키지
KR20150000782A (ko) 반도체 디바이스 및 그 제조 방법
KR20120093584A (ko) 반도체 패키지 및 그의 제조방법
KR101099579B1 (ko) 적층 칩 반도체 패키지
JP2016063002A (ja) 半導体装置およびその製造方法
US8461696B2 (en) Substrate for semiconductor package, semiconductor package including the same, and stack package using the semiconductor package
KR20110067510A (ko) 패키지 기판 및 그의 제조방법
KR20140039656A (ko) 플립칩 반도체 패키지 및 그 제조방법
KR100907730B1 (ko) 반도체 패키지 및 그 제조 방법
KR20120033848A (ko) 적층 반도체 패키지
US8556159B2 (en) Embedded electronic component
JP4652428B2 (ja) 半導体装置およびその製造方法
KR100818077B1 (ko) 정렬 핀을 사용하여 비지에이 적층 패키지를 제조하는 방법
KR101432488B1 (ko) 적층형 반도체 패키지 및 그 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20140603

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20150603

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20160602

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20170612

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20180612

Year of fee payment: 8