KR100431501B1 - 고전력 패키지 구조 및 제조 방법 - Google Patents

고전력 패키지 구조 및 제조 방법 Download PDF

Info

Publication number
KR100431501B1
KR100431501B1 KR1019970023255A KR19970023255A KR100431501B1 KR 100431501 B1 KR100431501 B1 KR 100431501B1 KR 1019970023255 A KR1019970023255 A KR 1019970023255A KR 19970023255 A KR19970023255 A KR 19970023255A KR 100431501 B1 KR100431501 B1 KR 100431501B1
Authority
KR
South Korea
Prior art keywords
heat sink
leads
semiconductor chip
power package
high power
Prior art date
Application number
KR1019970023255A
Other languages
English (en)
Other versions
KR19990000383A (ko
Inventor
박종영
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1019970023255A priority Critical patent/KR100431501B1/ko
Publication of KR19990000383A publication Critical patent/KR19990000383A/ko
Application granted granted Critical
Publication of KR100431501B1 publication Critical patent/KR100431501B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H01L2224/48228—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item the bond pad being disposed in a recess of the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/85909—Post-treatment of the connector or wire bonding area
    • H01L2224/8592—Applying permanent coating, e.g. protective coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector

Abstract

본 발명은 고전력 패키지에 관한 것으로, 고전력 패키지의 히트싱크의 두께를 줄이고 히트싱크 하부면에 리드들을 부착하며 반도체 칩과 와이어가 본딩되어 있는 히트싱크의 상부면만을 몰딩함으로써 고전력 반도체 패키지의 크기 경박화할 수 있다.
또한, 평평한 리드들을 히트싱크 하부면에 부착하여 표면 실장함으로써 트림 및 포밍 공정을 제거하여 고전력 패키지의 제조 공정을 단순할 수 있다.

Description

고전력 패키지 구조 및 제조 방법
본 발명은 고전력 패키지(High Power Package)에 관한 것으로, 더욱 상세하게는 고전력 패키지의 구조를 개선하여 고전력 패키지의 크기를 반도체 칩의 크기와 비슷한 칩 스케일 패키지(CSP;Chip Scale Package) 형태로 제작한 고전력 패키지 구조 및 제조 방법에 관한 것이다.
최근, 전자 기기와 정보 기기의 메모리 용량이 대량화함에 따라 DRAM과 SRAM과 같은 반도체 메모리 소자는 고집적화 되면서 칩 사이즈가 점점 증대하고 있다. 반면에, 반도체 칩을 내장하는 반도체 패키지는 전자 기기와 정보 기기의 경량화추세로 인하여 경박단소화되고 있고, 또한 고신뢰성이 더욱 요구되고 있다.
그러나, 고전력 패키지의 경우 반도체 패키지의 내부에서 발생되는 열을 효과적으로 방열하기 위해 반도체 패키지 하부면에 금속재질의 히트싱크(hest sink)를 사용하게 된다. 이로 인해 히트싱크를 사용하는 고전력 패키지의 경우 경량 박형화할 수 없었다.
도 1은 히트싱크를 갖는 종래의 고전력 패키지의 구조를 나타낸 단면도이다.
도시된 바와 같이 반도체 칩(13)은 에폭시 접착제(15)를 개재하여 히트싱크(11)의 상부면 중앙에 고정되어 있고, 리드들(17)은 히트싱크(11)의 가장자리 사면에 접착테이프(미도시)로 부착되어 있으며, 반도체 칩(13) 상에 형성되어 있는 본딩패드(미도시)와 리드들(17)은 와이어(19)에 의해 전기적으로 연결한다.
또한, 반도체 칩(13)과 와이어(19)를 외부 환경으로부터 보호하기 위해 히트싱크(11)는 하부면을 제외한 영역에 에폭시 몰딩 컴파운드(21)로 밀봉되어 있다.
이와 같이 고전력 패키지(10)의 외관이 형성되면 리드들(17) 사이에 형성되어 있는 댐바(미도시)를 절단함과 아울러 에폭시 몰딩 컴파운드(21) 외부로 노출되어 있는 아웃 리드들(17a)를 원하는 형태로 절단하는 트림공정을 진행하고 트림 공정이 완료되면 인쇄회로기판에 고전력 패키지(10)를 실장하기 위해 아웃 리드들(17a)을 일정 형태로 절곡하는 포밍공정을 진행하여 고전력 패키지(10)를 완성한다.
이와 같은 구조로 형성된 고전력 패키지(10)의 반도체 칩(13)이 소정의 동작을 하게 되면 열이 발생하게되고 이 열은 히트싱크(11)로 전달되어 히트싱트(11)하부면을 통하여 외부로 방출된다.
그러나, 히트싱크를 갖는 고전력 패키지의 경우 방열특성은 우수하지만 히트싱크로 인해 고전력 패키지의 크기는 반도체 칩 크기에 비해 너무 비대하여 경량 박형화를 요구하는 휴대용 전자기기등에 적용하기 어려운 문제점이 있었다. 이는 패키지 제작 공정중 외관을 형성하는 몰딩 공정시 다이패드를 사용하는 반도체 패키지와 히트싱크를 사용하는 반도체 패키지의 몰딩공정이 동일한 금형에서 이루어지기 때문이다. 이를 좀더 상세히 설명하면 도 2에 도시된 바와 같이 다이패드(31)를 사용하는 경우 반도체 패키지 전체를 몰딩하지만 도 1에 도시된 바와 같이 히트싱크(11)를 사용하는 경우 히트싱크(11) 하부면을 제외한 영역에만 몰딩하기 때문에 히트싱크의 두께(l)는 다이패드 및 몰딩 컴파운드의 두께(l´)를 합한 것과 같아야 한다.
또한, 이와 같은 구조의 고전력 패키지는 아웃 리드들을 연결하고 있는 댐바 및 아웃 리드들을 원하는 형태로 절단하는 트림 공정 및 아웃터 리드를 일정 형태로 절곡하는 포밍 공정이 추가됨으로 제조비용이 상승되는 문제점이 있었다.
따라서, 본 발명의 목적은 상기와 같은 문제점을 감안하여 안출된 것으로서, 히트싱크의 두께를 줄이고 아웃 리드들의 트림 및 포밍 공정을 거치지 않아 고전력 패키지를 경량화하고 제조 비용을 저하시키며 수율을 증가시키는 고전력 패키지 구조 및 제조 방법을 제공하는데 있다.
도 1은 히트싱크를 갖는 종래의 고전력 패키지를 나타낸 단면도이고,
도 2는 다이패드를 갖는 일반적인 반도체 패키지를 나타낸 단면도이다.
도 3은 히트싱크를 갖는 본 발명에 의한 고전력 패키지의 구조를 개략적으로 나타낸 평면도이고,
도 4a 내지 도 4d는 본 발명에 의한 고전력 패키지의 제조 과정을 도시한 단면도이다.
본 발명에 따른 고전력 패키지는 각 변의 가장자리를 따라 소정 길이로 형성된 관통 홀을 구비한 히트싱크와, 상기 관통 홀을 따라 상기 히트싱크의 하부면에 설치되는 복수개의 리드들과, 상기 히트싱크의 상부면 중앙에 접착재를 개재하여 부착되는 반도체 칩과, 상기 반도체 칩과 상기 리드들을 전기적으로 연결시켜주는 와이어와, 상기 관통 홀에 충진되어 있는 점성이 높은 수지와, 상기 반도체 칩 및 상기 와이어를 외부 환경으로부터 보호하기 위해 상기 히트싱크 상부면을 밀봉하는 에폭시 몰딩 컴파운드를 포함한다.
또한 본 발명에 따른 제조 방법은 히트씽크의 각 변의 가장자리 소정영역에 형성된 관통 홀을 따라 상기 히트싱크 하부면에 리드들을 부착하는 단계와, 상기 히트싱크의 상부면 중앙 소정영역에 반도체 칩을 부착하고 상기 반도체 칩과 상기 리드들을 와이어로 연결하는 단계와, 상기 관통 홀에 점성이 높은 수지를 충진하는 단계와, 상기 반도체 칩과 상기 와이어를 외부 환경으로부터 보호하기 위해 에폭시 몰딩 컴파운드를 사용하여 상기 히트싱크 상부면을 밀봉하는 단계로 이루어진다.
본 발명은 관통 홀과 결합 홈이 구비된 히트싱크와, 히트싱크 하부면에 부착되는 리드와, 히트싱크 상부면에 부착되는 반도체 칩과, 반도체 칩과 리드들을 연결하는 와이어로 구성되어 있다.
이하 본 발명에 의한 고전력 패키지의 구조 및 제조 방법을 첨부된 도면 도 3 및 도 4를 참조하여 설명하면 다음과 같다.
도 3은 히트싱크를 갖는 본 발명에 의한 고전력 패키지의 구조를 개략적으로 나타낸 평면도이고, 도 4a 내지 도 4d는 본 발명에 의한 고전력 패키지의 제조 과정을 도시한 단면도이다.
고전력 패키지(100)는 각 변의 가장자리를 따라 소정길이로 형성된 사각형상의 관통 홀(111)과 관통 홀들(111) 사이 각각의 모서리에 형성된 결합 홀(113)을 구비한 히트싱크(110)와, 관통 홀(111)을 따라 히트싱크(110)의 하부면에 일렬로 배열되는 복수개의 리드들(120)과, 히트싱크(110)의 상부면 중앙에 접착체(131)를 매개로 부착되는 반도체 칩(130)과, 반도체 칩(130)과 리드들(120)을 전기적으로 연결시켜주는 와이어(133)와, 관통 홀(111)을 충진하기 위한 점성이 높은 플라스틱 수지(150) 및 반도체 칩(130) 및 와이어(133)를 외부 환경으로부터 보호하기 위해 히트싱크(110)의 상부면만을 밀봉하는 에폭시 몰딩 컴파운드(160)로 구성되어 있다. 여기서, 히트싱크(110)와 리드들(120)은 바람직하게 절연성 접착제(121)를 개재하여 부착되어 있으며 히트싱크(110)의 두께와 리드들(120)의 두께와 동일하다. 바람직하게 히트싱크(110) 및 리드들(120)의 두께는 약 0.2㎜이다.
이와 같이 구성된 고전력 패키지의 제조 공정을 첨부된 도면 도 4a 내지 도4d를 참조하여 설명하면 다음과 같다.
도 4a에 도시된 바와 같이 절연성 접착제(121)를 개재하여 관통 홀(111)을 따라 히트싱크(110)의 하부면에 복수개의 리드들(120)을 일렬로 부착한다. 이때, 절연성 접착제(121)는 관통 홀(111)을 통해 노출되지 않는 리드들(120)의 양단부 소정영역만 부착한다.
이후, 도 4b에 도시된 바와 같이 히트싱크(110)의 상부면 중앙부분에 접착제(131)를 사용하여 반도체 칩(130)을 부착한다.
이어, 도 4c에 도시된 바와 같이 반도체 칩(130)과 리드들(120)을 전기적으로 연결하기 위해 관통 홀(111)을 통해 노출된 리드들(120)과 반도체 칩(130)의 상부에 형성되어 있는 본딩 패드들(미도시)을 와이어(133)로 연결한다. 이후, 관통 홀(111)에 점성이 높은 플라스틱 수지(150)를 충진시키고 플라스틱 수지(150)를 경화시킨다. 이와 같이 점성이 높은 플라스틱 수지(150)를 관통 홀(111)에 충진시키는 이유는 에폭시 몰딩 컴파운드 수지(160)가 관통 홀(111)을 통하여 히트싱크(110)의 하부면으로 누출되어 방열특성이 저하되는 것을 방지하기 위해서이다.
도 4d에 도시된 바와 같이 외부 환경으로부터 반도체 칩(130)과 와이어(133)를 보호하기 위해 에폭시 몰딩 컴파운드 수지(160)를 이용하여 히트싱크(110)의 상부면만을 밀봉함으로써 고전력 패키지(100)의 외관을 형성한다. 여기서, 액체 상태의 에폭시 몰딩 컴파운드 수지(160)를 히트싱크(110)의 상부면에 도포하면 에폭시 몰딩 컴파운드 수지(160)가 히트싱크(110)의 모서리 부분에 형성된 결합 홀(113)로 흘러들어 히트싱크(110)와 에폭시 몰딩 컴파운드 수지(160)간의 결합력을 증대시킨다.
이와 같은 구조로 고전력 패키지를 형성할 경우 고전력 패키지를 반도체 칩의 크기와 동일한 칩 스케일 패키지 형태로 경박화할 수 있으며, 리드들을 절단하고 절곡하는 트림 및 포밍 공정을 제거할 수 있어 공정을 단순화할 수 있다.
이상에서 설명한 바와 같이 본 발명은 고전력 패키지의 히트싱크의 두께를줄이고 히트싱크 하부면에 리드들을 부착하며 반도체 칩과 와이어가 본딩되어 있는 히트싱크의 상부면만을 몰딩함으로써 고전력 반도체 패키지의 크기 경박화할 수 있는 효과가 있다.
또한, 평평한 리드들을 히트싱크 하부면에 부착하여 표면 실장함으로써 트림 및 포밍 공정을 제거하여 고전력 패키지의 제조 공정을 단순할 수 있는 효과가 있다.

Claims (7)

  1. 각 변의 가장자리를 따라 소정 길이로 형성된 관통 홀을 구비한 히트싱크와;
    상기 관통 홀을 따라 상기 히트싱크의 하부면에 설치되는 복수개의 리드들과;
    상기 히트싱크의 상부면 중앙에 접착재를 개재하여 부착되는 반도체 칩과;
    상기 반도체 칩과 상기 리드들을 전기적으로 연결시켜주는 와이어와;
    상기 관통 홀에 충진되어 있는 점성이 높은 수지와;
    상기 반도체 칩 및 상기 와이어를 외부 환경으로부터 보호하기 위해 상기 히트싱크 상부면을 밀봉하는 에폭시 몰딩 컴파운드를 포함하는 것을 특징으로 하는 고전력 패키지 구조.
  2. 제 1 항에 있어서, 상기 히트싱크의 모서리부분에는 상기 에폭시 몰딩 컴파운드와 상기 히트싱크간의 결합력을 증대시키기 위해 결합 홀이 형성된 것을 특징으로 하는 고전력 패키지 구조.
  3. 제 1 항에 있어서, 상기 리드는 절연성 접착제를 개재하여 상기 히트싱크 하부면에 부착된 것을 특징으로 하는 고전력 패키지 구조.
  4. 제 1 항에 있어서, 상기 히트싱크의 두께는 상기 리드들의 두께와 동일한 것을 특징으로 하는 고전력 패키지 구조.
  5. 제 4 항에 있어서, 상기 히트싱크 및 상기 리드들의 두께는 0.2㎜ 정도인 것을 특징으로 하는 고전력 패키지 구조.
  6. 제 1 항에 있어서, 상기 점성이 높은 수지는 플라스틱 재질인 것을 특징으로 하는 고전력 패키지 구조.
  7. 히트싱크 각 변의 가장자리 소정영역에 형성된 관통 홀을 따라 상기 히트싱크 하부면에 리드들을 부착하는 단계와;
    상기 히트싱크의 상부면 중앙 소정영역에 반도체 칩을 부착하고 상기 반도체 칩과 상기 리드들을 와이어로 연결하는 단계와;
    상기 관통 홀에 점성이 높은 수지를 충진하는 단계와;
    상기 반도체 칩과 상기 와이어를 외부 환경으로부터 보호하기 위해 에폭시 몰딩 컴파운드를 사용하여 상기 히트싱크 상부면을 밀봉하는 단계를 포함하는 것을 특징으로 하는 고전력 패키지 제조 방법.
KR1019970023255A 1997-06-05 1997-06-05 고전력 패키지 구조 및 제조 방법 KR100431501B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019970023255A KR100431501B1 (ko) 1997-06-05 1997-06-05 고전력 패키지 구조 및 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019970023255A KR100431501B1 (ko) 1997-06-05 1997-06-05 고전력 패키지 구조 및 제조 방법

Publications (2)

Publication Number Publication Date
KR19990000383A KR19990000383A (ko) 1999-01-15
KR100431501B1 true KR100431501B1 (ko) 2004-10-02

Family

ID=37340864

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970023255A KR100431501B1 (ko) 1997-06-05 1997-06-05 고전력 패키지 구조 및 제조 방법

Country Status (1)

Country Link
KR (1) KR100431501B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101046251B1 (ko) * 2009-05-19 2011-07-04 앰코 테크놀로지 코리아 주식회사 적층형 반도체 패키지

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100421777B1 (ko) * 1999-12-30 2004-03-10 앰코 테크놀로지 코리아 주식회사 반도체패키지

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02112264A (ja) * 1988-10-21 1990-04-24 Matsushita Electric Ind Co Ltd 集積回路装置とその製造方法およびそれを用いたｉｃカード
US5027190A (en) * 1987-07-16 1991-06-25 Gao Gesellschaft Fur Automation Und Organisation Mbh Carrier element to be incorporated into an identity card
US5212405A (en) * 1992-01-08 1993-05-18 Sumitomo Metal Mining Company, Limited Composite lead frame
KR0178623B1 (ko) * 1994-10-12 1999-03-20 사또 후미오 반도체 장치

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5027190A (en) * 1987-07-16 1991-06-25 Gao Gesellschaft Fur Automation Und Organisation Mbh Carrier element to be incorporated into an identity card
JPH02112264A (ja) * 1988-10-21 1990-04-24 Matsushita Electric Ind Co Ltd 集積回路装置とその製造方法およびそれを用いたｉｃカード
US5212405A (en) * 1992-01-08 1993-05-18 Sumitomo Metal Mining Company, Limited Composite lead frame
KR0178623B1 (ko) * 1994-10-12 1999-03-20 사또 후미오 반도체 장치

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101046251B1 (ko) * 2009-05-19 2011-07-04 앰코 테크놀로지 코리아 주식회사 적층형 반도체 패키지

Also Published As

Publication number Publication date
KR19990000383A (ko) 1999-01-15

Similar Documents

Publication Publication Date Title
KR100370231B1 (ko) 리드프레임의 배면에 직접 부착되는 절연방열판을구비하는 전력 모듈 패키지
KR970006533B1 (ko) 반도체장치 및 그 제조방법
US5177669A (en) Molded ring integrated circuit package
US20100025810A1 (en) Method and System for Secure Heat Sink Attachment on Semiconductor Devices with Macroscopic Uneven Surface Features
US20030011054A1 (en) Power module package having improved heat dissipating capability
JPH11260987A (ja) ヒートスプレッドを有するリードフレーム及び同リードフレームを用いた半導体パッケージ
KR100283299B1 (ko) 플라스틱캡슐화반도체장치및그의제조방법
KR19990036521A (ko) 개별 반도체 장치 및 그 제조방법
US20050110127A1 (en) Semiconductor device
CN215377395U (zh) 一种用于半导体芯片的封装结构
JPH10335577A (ja) 半導体装置及びその製造方法
KR100431501B1 (ko) 고전력 패키지 구조 및 제조 방법
JPH0661372A (ja) ハイブリッドｉｃ
JPS62109326A (ja) 半導体装置の製造方法
US20040173903A1 (en) Thin type ball grid array package
JP2819282B2 (ja) 半導体パッケージおよびその製造方法
JP2002124627A (ja) 半導体装置及びその製造方法
KR100444168B1 (ko) 반도체패키지
KR20120117483A (ko) 전력 반도체 패키지 및 그 제조방법
KR100290785B1 (ko) 칩 사이즈 패키지의 제조방법
KR19980084769A (ko) 고방열 패키지 및 그 제조방법
JPH10112519A (ja) 熱放散手段を有する集積回路装置及びその製造方法
KR20040075683A (ko) 전력용 반도체모듈패키지 및 그 제조방법
JP2710207B2 (ja) 半導体装置およびその製造方法
KR100233865B1 (ko) 히트싱크 부착 볼 그리드 어레이 반도체 패키지 및 그 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100429

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee