KR20170027069A - 반도체 칩 - Google Patents

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KR20170027069A
KR20170027069A KR1020150123515A KR20150123515A KR20170027069A KR 20170027069 A KR20170027069 A KR 20170027069A KR 1020150123515 A KR1020150123515 A KR 1020150123515A KR 20150123515 A KR20150123515 A KR 20150123515A KR 20170027069 A KR20170027069 A KR 20170027069A
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Abstract

반도체 칩은 반도체 기판 및 크랙 감지 회로를 포함할 수 있다. 상기 반도체 칩은 회로 구조물을 포함할 수 있다. 크랙 감지 회로는 상기 회로 구조물을 둘러싸도록 상기 반도체 기판 내에 형성된 메인 라인들, 및 상기 반도체 기판의 모서리들에서 상기 메인 라인들을 연결하는 챔퍼 라인들을 포함할 수 있다. 상기 챔퍼 라인들 각각은 서로 직교하는 상기 메인 라인들 중에서 어느 하나의 메인 라인과 제 1 각도를 이루고 나머지 메인 라인과 제 1 각도보다 넓은 제 2 각도를 이룰 수 있다. 따라서, 크랙이 크랙 감지 회로를 지나서 회로 구조물로 전파되지 않는다면, 정상인 회로 구조물을 갖는 반도체 칩을 불량으로 판정하는 오류를 방지할 수 있다.

Description

반도체 칩{SEMICONDUCTOR CHIP}
본 발명은 반도체 칩에 관한 것으로서, 보다 구체적으로는 반도체 칩의 크랙을 감지하는 크랙 감지 회로에 관한 것이다.
일반적으로, 반도체 칩은 반도체 기판, 회로 구조물 및 크랙 감지 회로(crack detection circuit)를 포함할 수 있다. 크랙 감지 회로는 반도체 기판의 가장자리를 따라 형성되어, 회로 구조물을 둘러쌀 수 있다. 반도체 기판의 측면으로부터 발생된 크랙이 크랙 감지 회로로 전파되면, 크랙 감지 회로를 흐르는 전류가 변화될 수 있다. 변화된 전류를 감지하여 반도체 칩에 크랙이 발생된 것을 인식할 수 있다.
관련 기술들에 따르면, 크랙 감지 회로가 크랙을 감지하게 되면, 반도체 칩을 불량으로 판정할 수 있다. 그러나, 크랙이 크랙 감지 회로를 지나서 회로 구조물까지 전파되지 않은 경우에도, 반도체 칩이 불량으로 판정받을 수 있다. 즉, 정상 회로 구조물을 갖는 반도체 칩이 불량으로 판정되어, 반도체 장치의 제조 수율이 저하되는 문제가 있을 수 있다.
본 발명은 정상인 회로 구조물을 갖는 반도체 칩이 불량으로 판정되는 것을 방지할 수 있는 반도체 칩을 제공한다.
본 발명의 일 견지에 따른 반도체 칩은 반도체 기판 및 크랙 감지 회로를 포함할 수 있다. 상기 반도체 칩은 회로 구조물을 포함할 수 있다. 크랙 감지 회로는 상기 회로 구조물을 둘러싸도록 상기 반도체 기판 내에 형성된 메인 라인들, 및 상기 반도체 기판의 모서리들에서 상기 메인 라인들을 연결하는 챔퍼 라인들을 포함할 수 있다. 상기 챔퍼 라인들 각각은 서로 직교하는 상기 메인 라인들 중에서 어느 하나의 메인 라인과 제 1 각도를 이루고 나머지 메인 라인과 제 1 각도보다 넓은 제 2 각도를 이룰 수 있다.
예시적인 실시예들에 있어서, 상기 챔퍼 라인과 상기 제 1 각도를 이루는 상기 메인 라인의 연장 방향은 상기 반도체 칩 복수개들이 구성된 웨이퍼를 1차 절단하는 방향과 평행할 수 있다. 상기 챔퍼 라인과 상기 제 2 각도를 이루는 상기 메인 라인의 연장 방향은 상기 웨이퍼를 2차 절단하는 방향과 평행할 수 있다.
예시적인 실시예들에 있어서, 상기 챔퍼 라인들은 직선 형상을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 챔퍼 라인들은 상기 회로 구조물의 외측면을 따라 배열될 수 있다.
예시적인 실시예들에 있어서, 상기 반도체 기판의 모서리에 인접한 상기 회로 구조물의 모서리에 챔퍼면이 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 챔퍼 라인과 상기 회로 구조물의 외측면 부분 사이의 간격은 동일할 수 있다.
예시적인 실시예들에 있어서, 상기 반도체 칩은 상기 크랙 감지 회로와 상기 반도체 기판의 측면들 사이에 형성된 가드 링(guard ring)을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 반도체 칩은 상기 가드 링으로부터 연장되어 상기 챔퍼 라인들의 외측면에 인접하게 배열된 보조 가드 링을 포함할 수 있다.
본 발명의 다른 견지에 따른 반도체 칩은 반도체 기판 및 크랙 감지 회로를 포함할 수 있다. 상기 반도체 기판은 회로 구조물을 포함할 수 있다. 상기 크랙 감지 회로는 상기 회로 구조물을 둘러싸도록 상기 반도체 기판의 가장자리들에 형성된 직선형의 메인 라인들, 및 상기 반도체 기판의 모서리들에서 상기 메인 라인들을 연결하는 챔퍼 라인들을 포함할 수 있다. 상기 챔퍼 라인의 제 1 단부로부터 상기 모서리까지의 제 1 거리는 상기 제 1 단부의 반대측인 상기 챔퍼 라인의 제 2 단부로부터 상기 모서리까지의 제 2 거리보다 짧을 수 있다.
예시적인 실시예들에 있어서, 상기 챔퍼 라인의 제 1 단부로부터 상기 모서리를 향하는 방향은 상기 반도체 칩 복수개들이 구성된 웨이퍼를 1차 절단하는 방향과 평행할 수 있다. 상기 챔퍼 라인의 제 2 단부로부터 상기 모서리를 향하는 방향은 상기 웨이퍼를 2차 절단하는 방향과 평행할 수 있다.
예시적인 실시예들에 있어서, 상기 챔퍼 라인들은 직선 형상을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 챔퍼 라인들은 상기 회로 구조물의 외측면을 따라 배열될 수 있다.
예시적인 실시예들에 있어서, 상기 반도체 기판의 모서리에 인접한 상기 회로 구조물의 모서리에 챔퍼면이 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 반도체 칩은 상기 크랙 감지 회로와 상기 반도체 기판의 측면들 사이에 형성된 가드 링(guard ring)을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 반도체 칩은 상기 가드 링으로부터 연장되어 상기 챔퍼 라인들의 외측면에 인접하게 배열된 보조 가드 링을 더 포함할 수 있다.
이와 같은 본 발명에 따르면, 메인 라인들이 비대칭형 챔퍼 라인에 의해서 연결되므로, 반도체 기판의 모서리로부터 크랙에 취약한 부분 사이에는 크랙 감지 회로가 존재하지 않을 수 있다. 따라서, 웨이퍼를 2번에 걸쳐 절단하는 공정에 의해서 크랙이 반도체 기판의 모서리 부위에 발생되어도, 크랙 감지 회로는 크랙을 감지하지 않을 수 있다. 따라서, 크랙이 크랙 감지 회로를 지나서 회로 구조물로 전파되지 않는다면, 정상인 회로 구조물을 갖는 반도체 칩을 불량으로 판정하는 오류를 방지할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 칩을 나타낸 평면도이다.
도 2는 도 1의 Ⅱ 부위를 확대해서 나타낸 평면도이다.
도 3은 본 발명의 다른 실시예에 따른 반도체 칩을 나타낸 평면도이다.
도 4는 도 3의 Ⅳ 부위를 확대해서 나타낸 평면도이다.
도 5는 본 발명의 또 다른 실시예에 따른 반도체 칩을 나타낸 평면도이다.
도 6은 도 5의 Ⅵ 부위를 확대해서 나타낸 평면도이다.
도 7은 본 발명의 또 다른 실시예에 따른 반도체 칩을 나타낸 평면도이다.
도 8은 도 7의 Ⅷ 부위를 확대해서 나타낸 평면도이다.
도 9는 본 발명의 또 다른 실시예에 따른 반도체 칩을 나타낸 평면도이다.
도 10은 도 9의 Ⅹ 부위를 확대해서 나타낸 평면도이다.
도 11은 본 발명의 또 다른 실시예에 따른 반도체 칩을 나타낸 평면도이다.
도 12는 도 11의 ⅩⅡ 부위를 확대해서 나타낸 평면도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명의 일 실시예에 따른 반도체 칩을 나타낸 평면도이고, 도 2는 도 1의 Ⅱ 부위를 확대해서 나타낸 평면도이다.
도 1 및 도 2를 참조하면, 본 실시예에 따른 반도체 칩(100)은 반도체 기판(110), 회로 구조물(120), 크랙 감지 회로(130) 및 가드 링(140)을 포함할 수 있다.
반도체 기판(110)은 대략 직사각형의 형상을 가질 수 있다. 따라서, 반도체 기판(110)은 서로 직교하는 제 1 측면(112)과 제 2 측면(114)을 가질 수 있다. 제 1 측면(112)은 반도체 기판(110)의 장측면일 수 있다. 제 2 측면(114)은 반도체 기판(110)의 단측면일 수 있다. 또한, 반도체 기판(110)은 4개의 모서리(116)들을 가질 수 있다. 제 1 측면(112)은 제 1 방향을 따라 연장될 수 있다. 제 2 측면(114)은 제 1 방향과 실질적으로 직교하는 제 2 방향을 따라 연장될 수 있다. 다른 실시예로서, 반도체 기판(110)은 대략 정사각형의 형상을 가질 수도 있다.
회로 구조물(120)은 반도체 기판(110) 내에 형성될 수 있다. 회로 구조물(120)은 반도체 기판(110)의 중앙부에 배치될 수 있다. 회로 구조물(120)은 대략 직사각형의 형상을 가질 수 있다. 따라서, 회로 구조물(120)은 반도체 기판(110)의 제 1 측면(112)과 제 2 측면(112)을 향하는 외측면들을 가질 수 있다. 회로 구조물(120)은 휘발성 메모리 회로, 비휘발성 메모리 회로 등을 포함할 수 있다.
반도체 기판(110)의 모서리(116)들은 충격에 취약할 수 있다. 따라서, 크랙이 반도체 기판(110)의 모서리(116)에서 발생될 수 있다. 특히, 복수개의 반도체 칩(100)들이 구성된 웨이퍼를 스크라이브 레인을 따라 제 1 방향과 제 2 방향을 따라 2회에 걸쳐 절단할 때, 크랙이 반도체 기판(110)의 모서리(116)에서 발생될 수 있다.
그러므로, 회로 구조물(120)의 모서리들이 취약한 반도체 기판(110)의 모서리(116)들에 인접하게 되면, 회로 구조물(120)이 손상될 수 있다. 이를 방지하기 위해서, 회로 구조물(120)의 모서리들에 챔퍼(chamfer)면(122)이 형성될 수 있다. 따라서, 반도체 기판(110)의 모서리(116)들에 인접한 부위에는 회로 구조물(120)이 존재하지 않을 수 있다. 본 실시예에서, 챔퍼면(122)은 제 1 방향을 따라 연장된 제 1 면, 및 제 1 면으로부터 제 2 방향을 따라 연장된 제 2 면으로 이루어진 형상을 가질 수 있다.
크랙 감지 회로(130)는 회로 구조물(120)을 둘러싸도록 반도체 기판(110) 내에 형성되어, 반도체 기판(110)에 크랙이 발생된 것을 감지할 수 있다. 구체적으로, 반도체 기판(110)의 제 1 측면(112) 또는 제 2 측면(114)으로부터 발생된 크랙이 크랙 감지 회로(130)로 전파되면, 크랙 감지 회로(130)가 단선될 수 있다. 따라서, 크랙 감지 회로(130)를 흐르는 전류가 변화됨으로써, 크랙이 반도체 기판(110)에 발생되었다는 것을 감지할 수 있다.
크랙 감지 회로(130)는 메인 라인들 및 챔퍼 라인(136)들을 포함할 수 있다. 메인 라인들은 회로 구조물(120)과 반도체 기판(110)의 제 1 측면(112) 및 제 2 측면(114) 사이에 배치될 수 있다. 메인 라인들은 반도체 기판(110)의 제 1 측면(112)과 실질적으로 평행하게 연장된 한 쌍의 제 1 메인 라인(132)들 및 반도체 기판(110)의 제 2 측면(114)과 실질적으로 평행하게 연장된 한 쌍의 제 2 메인 라인(134)들을 포함할 수 있다. 즉, 제 1 메인 라인(132)은 제 1 방향을 따라 연장될 수 있다. 반면에, 제 2 메인 라인(134)은 제 2 방향을 따라 연장될 수 있다. 제 1 메인 라인(132)과 제 2 메인 라인(134)은 일직선 형상을 가질 수 있다.
챔퍼 라인(136)들 각각은 제 1 메인 라인(132)과 제 2 메인 라인(134)을 연결할 수 있다. 따라서, 챔퍼 라인(136)은 제 1 메인 라인(132)에 연결된 제 1 단부(137), 및 제 2 메인 라인(134)에 연결된 제 2 단부(138)를 가질 수 있다. 챔퍼 라인(136)은 일직선 형상을 가질 수 있다. 챔퍼 라인(136)은 제 1 메인 라인(132)과 제 1 각도(θ1)를 형성할 수 있다. 반면에, 챔퍼 라인(136)은 제 2 메인 라인(134)과 제 2 각도(θ2)를 형성할 수 있다. 제 1 각도(θ1)는 제 2 각도(θ2)와 다를 수 있다. 특히, 제 1 각도(θ1)는 제 2 각도(θ2)보다 좁을 수 있다. 즉, 반도체 기판(110)의 모서리(116)로부터 제 1 방향을 따라 챔퍼 라인(136)의 제 1 단부(137)까지의 제 1 거리(d1)는 반도체 기판(110)의 모서리(116)로부터 제 2 방향을 따라 챔퍼 라인(136)의 제 2 단부(138)까지의 제 2 거리(d2)와 다를 수 있다. 특히, 제 1 거리(d1)는 제 2 거리(d2)보다 짧을 수 있다. 따라서, 이러한 챔퍼 라인(136)은 비대칭 형상을 가질 수 있다.
상기된 형상을 갖는 챔퍼 라인(136)에 의해서 반도체 기판(110)의 모서리(116)에 인접한 부위에는 크랙 감지 회로(130)가 존재하지 않을 수 있다. 특히, 제 2 거리(d2)가 제 1 거리(d1)보다 길므로, 제 2 메인 라인(134)이 존재하지 않는 길이가 제 1 메인 라인(132)이 존재하지 않는 길이보다 길 수 있다. 이와 같이 챔퍼 라인(136)에 비대칭 형상을 부여한 이유는 반도체 기판(116)의 모서리(116) 부위에서 제 1 측면(112)보다 제 2 측면(114)에 크랙이 상대적으로 더 많이 발생될 수 있기 때문이다. 구체적으로, 웨이퍼는 제 1 방향을 따라 1차 절단된 이후 제 2 방향을 따라 2차 절단될 수 있다. 따라서, 1차 절단보다는 2차 절단시에 웨이퍼를 지지하는 지지력이 상대적으로 취약할 수 있다. 그러므로, 크랙이 반도체 기판(110)의 제 1 측면(112)보다는 제 2 측면(114)에 더 많이 발생될 수 있다.
만일 챔퍼 라인이 대칭 형상을 가진다면, 이러한 대칭 형상의 챔퍼 라인에 의해서 정의되는 제 1 거리와 제 2 거리는 실질적으로 동일할 것이다. 이러한 경우, 제 2 메인 라인의 하단은 본 실시예의 제 2 메인 라인(134)의 하단보다 반도체 기판(110)의 모서리(116)를 향해서 더 아래에 위치하게 될 것이다. 따라서, 제 2 메인 라인은 반도체 기판(110)의 제 2 측면(114)에서 발생된 크랙을 감지하게 될 것이다. 결과적으로, 크랙이 회로 구조물(120)로 전파되지 않았음에도 불구하고, 크랙 감지 회로에 의해서 정상인 회로 구조물(120)을 갖는 반도체 칩(100)이 불량으로 판정될 것이다.
그러나, 본 실시예의 비대칭 챔퍼 라인(130)을 이용해서 제 2 메인 라인(134)의 하단을 반도체 기판(110)의 모서리(116)로부터 최대한 멀리 위치시키게 되면, 반도체 기판(110)의 모서리(116)에 인접한 제 2 측면(114)에서 발생된 크랙을 제 2 메인 라인(134)은 감지하지 않을 수 있다. 결과적으로, 크랙이 회로 구조물(120)로 전파되지 않았다면, 정상인 회로 구조물(120)을 갖는 반도체 칩(100)을 불량으로 판정하는 오류가 방지될 수 있다.
반면에, 크랙이 반도체 기판(110)의 제 2 측면(114)보다는 제 1 측면(112)에 더 많이 발생된다면, 제 1 거리(d1)가 제 2 거리(d2)보다 긴 형상을 정의하는 비대칭 챔퍼 라인(136)으로 제 1 메인 라인(132)과 제 2 메인 라인(134)을 연결시킬 수도 있다.
가드 링(140)은 반도체 기판(110)의 제 1 측면(112) 및 제 2 측면(114)과 크랙 감지 회로(130) 사이에 배치될 수 있다. 가드 링(140)은 반도체 기판(110)의 제 1 측면(112)과 제 2 측면(114)과 실질적으로 평행하게 연장될 수 있다. 따라서, 가드 링(140)은 대략 직사각틀 형상을 가질 수 있다. 가드 링(140)은 회로 구조물(120)을 보호할 수 있다.
도 3은 본 발명의 다른 실시예에 따른 반도체 칩을 나타낸 평면도이고, 도 4는 도 3의 Ⅳ 부위를 확대해서 나타낸 평면도이다.
본 실시예에 따른 반도체 칩(100a)은 보조 가드 링을 더 포함한다는 점을 제외하고는 도 1에 도시된 반도체 칩(100)의 구성요소들과 실질적으로 동일한 구성요소들을 포함할 수 있다. 따라서, 동일한 구성요소들은 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략할 수 있다.
도 3 및 도 4를 참조하면, 보조 가드 링(142)이 반도체 기판(110)의 모서리(116) 부위에 형성될 수 있다. 보조 가드 링(142)은 서로 직교하는 가드 링(140)들로부터 연장될 수 있다. 보조 가드 링(142)은 챔퍼 라인(136)의 외측면에 인접하게 배치될 수 있다. 보조 가드 링(142)은 챔퍼 라인(136)의 외측면과 실질적으로 동일한 간격을 두고 연장된 일직선 형상을 가질 수 있다.
도 5는 본 발명의 또 다른 실시예에 따른 반도체 칩을 나타낸 평면도이고, 도 6은 도 5의 Ⅵ 부위를 확대해서 나타낸 평면도이다.
본 실시예에 따른 반도체 칩(100b)은 챔퍼 라인과 보조 가드 링을 제외하고는 도 3에 도시된 반도체 칩(100a)의 구성요소들과 실질적으로 동일한 구성요소들을 포함할 수 있다. 따라서, 동일한 구성요소들은 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략할 수 있다.
도 5 및 도 6을 참조하면, 챔퍼 라인(136b)은 회로 구조물(120)의 챔퍼면(122)에 인접하게 배치될 수 있다. 챔퍼 라인(136b)은 회로 구조물(120)의 챔퍼면(122)을 따라 연장될 수 있다. 또한, 챔퍼 라인(136b)은 회로 구조물(120)의 챔퍼면(122)과 실질적으로 동일한 간격을 두고 배열될 수 있다. 전술한 바와 같이, 챔퍼면(122)은 서로 직교하는 2개의 면들을 갖고 있으므로, 챔퍼 라인(136b)도 챔퍼면(122)의 직교하는 면들과 대응하는 서로 직교하는 2개의 라인들을 포함할 수 있다.
보조 가드 링(142b)은 챔퍼 라인(136b)의 형상과 대응하는 형상을 가질 수 있다. 따라서, 보조 가드 링(142b)은 챔퍼 라인(136b)의 외측면과 실질적으로 동일한 간격을 두고 배열될 수 있다.
도 7은 본 발명의 또 다른 실시예에 따른 반도체 칩을 나타낸 평면도이고, 도 8은 도 7의 Ⅷ 부위를 확대해서 나타낸 평면도이다.
본 실시예에 따른 반도체 칩(100c)은 회로 구조물(120)의 챔퍼면을 제외하고는 도 1에 도시된 반도체 칩(100)의 구성요소들과 실질적으로 동일한 구성요소들을 포함할 수 있다. 따라서, 동일한 구성요소들은 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략할 수 있다.
도 7 및 도 8을 참조하면, 회로 구조물(120)의 챔퍼면(122c)은 회로 구조물(120)의 외측면과 대략 45°정도의 각도를 형성하는 경사면일 수 있다.
도 9는 본 발명의 또 다른 실시예에 따른 반도체 칩을 나타낸 평면도이고, 도 10은 도 9의 Ⅹ 부위를 확대해서 나타낸 평면도이다.
본 실시예에 따른 반도체 칩(100d)은 보조 가드 링을 더 포함한다는 점을 제외하고는 도 7에 도시된 반도체 칩(100c)의 구성요소들과 실질적으로 동일한 구성요소들을 포함할 수 있다. 따라서, 동일한 구성요소들은 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략할 수 있다.
도 9 및 도 10을 참조하면, 보조 가드 링(142d)이 반도체 기판(110)의 모서리(116) 부위에 형성될 수 있다. 보조 가드 링(142d)은 서로 직교하는 가드 링(140)들로부터 연장될 수 있다. 보조 가드 링(142d)은 챔퍼 라인(136)의 외측면에 인접하게 배치될 수 있다. 보조 가드 링(142d)은 챔퍼 라인(136)의 외측면과 실질적으로 동일한 간격을 두고 연장된 일직선 형상을 가질 수 있다.
도 11은 본 발명의 또 다른 실시예에 따른 반도체 칩을 나타낸 평면도이고, 도 12는 도 11의 ⅩⅡ 부위를 확대해서 나타낸 평면도이다.
본 실시예에 따른 반도체 칩(100e)은 챔퍼 라인과 보조 가드 링을 제외하고는 도 9에 도시된 반도체 칩(100d)의 구성요소들과 실질적으로 동일한 구성요소들을 포함할 수 있다. 따라서, 동일한 구성요소들은 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략할 수 있다.
도 11 및 도 12를 참조하면, 챔퍼 라인(136e)은 회로 구조물(120)의 챔퍼면(122c)에 인접하게 배치될 수 있다. 챔퍼 라인(136e)은 회로 구조물(120)의 챔퍼면(122c)을 따라 연장될 수 있다. 또한, 챔퍼 라인(136e)은 회로 구조물(120)의 챔퍼면(122c)과 실질적으로 동일한 간격을 두고 배열될 수 있다. 전술한 바와 같이, 챔퍼면(122c)은 경사면이므로, 챔퍼 라인(136e)도 챔퍼면(122c)의 경사 형상과 대응하는 라인들을 포함할 수 있다.
보조 가드 링(142e)은 챔퍼 라인(136e)의 형상과 대응하는 형상을 가질 수 있다. 따라서, 보조 가드 링(142e)은 챔퍼 라인(136e)의 외측면과 실질적으로 동일한 간격을 두고 배열될 수 있다.
본 실시예들에서는, 챔퍼 라인들이 직선 형상을 갖는 것으로 예시하였다. 그러나, 챔퍼 라인은 직선 형상 이외에도 굴곡진 형상, 만곡진 형상 등 다른 여러 가지 형상들을 가질 수도 있다.
본 실시예들에 따르면, 메인 라인들이 비대칭형 챔퍼 라인에 의해서 연결되므로, 반도체 기판의 모서리로부터 크랙에 취약한 부분 사이에는 크랙 감지 회로가 존재하지 않을 수 있다. 따라서, 웨이퍼를 2번에 걸쳐 절단하는 공정에 의해서 크랙이 반도체 기판의 모서리 부위에 발생되어도, 크랙 감지 회로는 크랙을 감지하지 않을 수 있다. 따라서, 크랙이 크랙 감지 회로를 지나서 회로 구조물로 전파되지 않는다면, 정상인 회로 구조물을 갖는 반도체 칩을 불량으로 판정하는 오류를 방지할 수 있다.
상기에서는 본 발명의 바람직한 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
110 ; 반도체 기판 112 ; 제 1 측면
114 ; 제 2 측면 116 ; 모서리
120 ; 회로 구조물 122 ; 챔퍼면
130 ; 크랙 감지 회로 132 ; 제 1 메인 라인
134 ; 제 2 메인 라인 136 ; 챔퍼 라인
137 ; 제 1 단부 138 ; 제 2 단부
140 ; 가드 링 142 ; 보조 가드 링

Claims (10)

  1. 회로 구조물을 갖는 반도체 기판; 및
    상기 회로 구조물을 둘러싸도록 상기 반도체 기판 내에 형성된 메인 라인들, 및 상기 반도체 기판의 모서리들에서 상기 메인 라인들을 연결하는 챔퍼 라인들을 포함하고, 상기 챔퍼 라인들 각각은 서로 직교하는 상기 메인 라인들 중에서 어느 하나의 메인 라인과 제 1 각도를 이루고 나머지 메인 라인과 제 1 각도보다 넓은 제 2 각도를 이루는 크랙 감지 회로(crack detection circuit)를 포함하는 반도체 칩.
  2. 제 1 항에 있어서, 상기 챔퍼 라인과 상기 제 1 각도를 이루는 상기 메인 라인의 연장 방향은 상기 반도체 칩 복수개들이 구성된 웨이퍼를 1차 절단하는 방향과 평행하고, 상기 챔퍼 라인과 상기 제 2 각도를 이루는 상기 메인 라인의 연장 방향은 상기 웨이퍼를 2차 절단하는 방향과 평행한 반도체 칩.
  3. 제 1 항에 있어서, 상기 챔퍼 라인들은 직선 형상을 갖는 반도체 칩.
  4. 제 1 항에 있어서, 상기 챔퍼 라인들은 상기 회로 구조물의 외측면을 따라 배열된 반도체 칩.
  5. 제 1 항에 있어서, 상기 반도체 기판의 모서리에 인접한 상기 회로 구조물의 모서리에 챔퍼면이 형성된 반도체 칩.
  6. 제 1 항에 있어서, 상기 크랙 감지 회로와 상기 반도체 기판의 측면들 사이에 형성된 가드 링(guard ring)을 더 포함하는 반도체 칩.
  7. 제 6 항에 있어서, 상기 가드 링으로부터 연장되어 상기 챔퍼 라인들의 외측면에 인접하게 배열된 보조 가드 링을 더 포함하는 반도체 칩.
  8. 회로 구조물을 갖는 반도체 기판; 및
    상기 회로 구조물을 둘러싸도록 상기 반도체 기판의 가장자리들에 형성된 직선형의 메인 라인들, 및 상기 반도체 기판의 모서리들에서 상기 메인 라인들을 연결하는 챔퍼 라인들을 포함하고, 상기 챔퍼 라인의 제 1 단부로부터 상기 모서리까지의 제 1 거리는 상기 제 1 단부의 반대측인 상기 챔퍼 라인의 제 2 단부로부터 상기 모서리까지의 제 2 거리보다 짧은 크랙 감지 회로(crack detection circuit)를 포함하는 반도체 칩.
  9. 제 8 항에 있어서, 상기 챔퍼 라인의 제 1 단부로부터 상기 모서리를 향하는 방향은 상기 반도체 칩 복수개들이 구성된 웨이퍼를 1차 절단하는 방향과 평행하고, 상기 챔퍼 라인의 제 2 단부로부터 상기 모서리를 향하는 방향은 상기 웨이퍼를 2차 절단하는 방향과 평행한 반도체 칩.
  10. 제 8 항에 있어서,
    상기 크랙 감지 회로와 상기 반도체 기판의 측면들 사이에 형성된 가드 링(guard ring); 및
    상기 가드 링으로부터 연장되어 상기 챔퍼 라인들의 외측면에 인접하게 배열된 보조 가드 링을 더 포함하는 반도체 칩.
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