KR102592599B1 - 반도체 집적회로 레이아웃의 검증 방법 및 이를 수행하는 컴퓨터 시스템 - Google Patents

반도체 집적회로 레이아웃의 검증 방법 및 이를 수행하는 컴퓨터 시스템 Download PDF

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Abstract

반도체 집적회로 레이아웃의 검증 방법은, 반도체 집적회로를 형성하기 위한 레이아웃 패턴을 제공하는 것; 상기 레이아웃 패턴 내 예상 결함 지점에 가상 패턴을 제공하되, 상기 예상 결함 지점은 상기 레이아웃 패턴이 웨이퍼 상에 형성될 때 결함이 발생될 수 있는 취약 지점인 것; 및 상기 레이아웃 패턴의 패턴들 중, 평면적 관점에서 상기 가상 패턴에 바로 인접하는 적어도 하나의 패턴을 검출하는 것을 포함한다.

Description

반도체 집적회로 레이아웃의 검증 방법 및 이를 수행하는 컴퓨터 시스템{METHOD FOR VERIFYING A LAYOUT DESIGNED FOR SEMICONDUCTOR INTEGRATED CIRCUIT AND A COMPUTER SYSTEM PERFORING THE SAME}
본 발명은 반도체 집적회로를 구현하기 위해 설계된 레이아웃의 검증 방법 및 이를 수행하는 컴퓨터 시스템에 관한 것이다.
반도체 소자의 집적도가 높아짐 따라 반도체 소자의 패턴들은 더욱 미세화되고 있고, 반도체 소자의 제조 공정의 기술적 한계로 인해 미세화된 패턴들을 형성하는데 한계가 있다. 이에 따라, 반도체 집적회로 레이아웃이 웨이퍼 상에 형성될 때, 상기 웨이퍼 상에 형성되는 패턴들 내에 결함(defect, 일 예로, 패턴 브릿지 등)이 발생될 수 있다.
본 발명이 이루고자 하는 일 기술적 과제는, 설계된 반도체 집적회로 레이아웃이 웨이퍼 상에 형성될 때, 상기 웨이퍼 상에 형성되는 패턴들 내에 발생될 수 있는 결함을 최소화할 수 있는 반도체 집적회로 레이아웃의 검증 방법 및 이를 수행하는 컴퓨터 시스템을 제공하는데 있다.
본 발명에 따른 반도체 집적회로 레이아웃의 검증 방법은, 반도체 집적회로를 형성하기 위한 레이아웃 패턴을 제공하는 것; 상기 레이아웃 패턴 내 예상 결함 지점(a predicted defect point)에 가상 패턴을 제공하되, 상기 예상 결함 지점은 상기 레이아웃 패턴이 웨이퍼 상에 형성될 때 결함이 발생될 수 있는 취약 지점인 것; 및 상기 레이아웃 패턴의 패턴들 중, 평면적 관점에서 상기 가상 패턴에 바로 인접하는 적어도 하나의 패턴을 검출하는 것을 포함할 수 있다.
일부 실시예들에 따르면, 상기 레이아웃 패턴은, 평면적 관점에서, 제1 방향으로 연장되고 상기 제1 방향에 교차하는 제2 방향으로 서로 이격되는 제1 패턴 및 제2 패턴을 포함할 수 있다. 상기 가상 패턴은 상기 제1 패턴과 상기 제2 패턴 사이에서 상기 제1 패턴과 상기 제2 패턴을 연결하도록 제공될 수 있다. 상기 적어도 하나의 패턴을 검출하는 것은 상기 제1 패턴을 검출하는 것을 포함할 수 있다.
본 발명에 따른 반도체 집적회로 레이아웃의 검증 방법은, 상기 제1 패턴이 플로팅 패턴인지 여부를 판단하는 것을 더 포함할 수 있다.
본 발명에 따른 반도체 집적회로 레이아웃의 검증 방법은, 상기 제1 패턴이 플로팅 패턴인 경우, 상기 제1 패턴에 마커를 제공하는 것을 더 포함할 수 있다.
본 발명에 따른 반도체 집적회로 레이아웃의 검증 방법은, 상기 마커가 제공된 상기 제1 패턴을 수정하는 것을 더 포함할 수 있다. 상기 마커가 제공된 상기 제1 패턴을 수정하는 것은, 상기 마커가 제공된 상기 제1 패턴을 커팅(cutting)하여 복수의 세그먼트들로 나누는 것을 포함할 수 있다. 상기 복수의 세그먼트들은 상기 제1 방향으로 서로 이격되는 플로팅 패턴들일 수 있다.
본 발명에 따른 반도체 집적회로 레이아웃의 검증 방법은, 상기 제1 패턴이 플로팅 패턴이 아닌 경우, 상기 제1 패턴 및 상기 제2 패턴에 대하여 디자인 룰 체크(design rule check)를 수행하는 것; 및 상기 디자인 룰 체크에 의해 에러가 발생되는 경우, 상기 제1 패턴 및 상기 제2 패턴의 각각에 마커를 제공하는 것을 더 포함할 수 있다.
일부 실시예들에 따르면, 상기 레이아웃 패턴은 평면적 관점에서 상기 제1 패턴을 가로지르는 트림(trim) 패턴을 포함할 수 있다. 상기 제1 패턴은 상기 트림 패턴에 의해 나뉘어진 제1 부분 및 제2 부분을 포함하고, 상기 제1 부분은 상기 가상 패턴에 의해 상기 제2 패턴에 연결되고, 상기 제2 부분은 상기 제2 패턴으로부터 이격될 수 있다. 상기 디자인 룰 체크를 수행하는 것은, 상기 제1 패턴 및 상기 제2 패턴에 대하여 서로 다른 전압이 인가되는 패턴들 사이의 스페이스 룰을 체크하는 것을 포함할 수 있다.
본 발명에 따른 반도체 집적회로 레이아웃의 검증 방법은, 상기 마커가 제공된 상기 제2 패턴을 수정하는 것을 더 포함할 수 있다. 상기 마커가 제공된 상기 제2 패턴을 수정하는 것은, 상기 마커가 제공된 상기 제2 패턴을 커팅(cutting)하여 복수의 세그먼트들로 나누는 것을 포함할 수 있다. 상기 복수의 세그먼트들은 상기 제1 방향으로 서로 이격되는 플로팅 패턴들일 수 있다.
일부 실시예들에 따르면, 상기 제1 패턴은 한 쌍으로 제공되고, 한 쌍의 제1 패턴들은 상기 제2 패턴을 사이에 두고 서로 이격될 수 있다. 상기 레이아웃 패턴은 상기 한 쌍의 제1 패턴들 사이에서 상기 한 쌍의 제1 패턴들을 서로 연결하고, 평면적 관점에서 상기 제2 패턴으로부터 이격되는 연결 패턴; 및 평면적 관점에서, 상기 연결 패턴과 부분적으로 중첩하여 상기 연결 패턴의 일부를 노출하는 트림 패턴을 포함할 수 있다. 상기 가상 패턴은 상기 한 쌍의 제1 패턴들 중 하나와 상기 제2 패턴 사이에서 이들을 연결하도록 제공되고, 상기 연결 패턴의 상기 일부에 인접하게 제공될 수 있다. 상기 제1 패턴을 검출하는 것은, 상기 한 쌍의 제1 패턴들 중 상기 하나를 검출하는 것을 포함할 수 있다.
본 발명에 따른 컴퓨터 시스템은 반도체 집적회로를 형성하기 위한 레이아웃 패턴을 저장하는 라이브러리; 및 상기 라이브러리로부터 제공된 상기 레이아웃 패턴을 검증하는 검증 모듈을 포함할 수 있다. 상기 검증 모듈은 상기 레이아웃 패턴 내 예상 결함 지점(a predicted defect point)에 가상 패턴을 제공하고, 상기 레이아웃 패턴의 패턴들 중, 평면적 관점에서 상기 가상 패턴에 바로 인접하는 적어도 하나의 패턴을 검출할 수 있다. 상기 예상 결함 지점은 상기 레이아웃 패턴이 웨이퍼 상에 형성될 때 결함이 발생될 수 있는 취약 지점일 수 있다.
일부 실시예들에 따르면, 상기 레이아웃 패턴은, 평면적 관점에서, 제1 방향으로 연장되고 상기 제1 방향에 교차하는 제2 방향으로 서로 이격되는 제1 패턴 및 제2 패턴을 포함할 수 있다. 상기 가상 패턴은 상기 제1 패턴과 상기 제2 패턴 사이에서 상기 제1 패턴과 상기 제2 패턴을 연결하도록 제공될 수 있다. 상기 적어도 하나의 패턴을 검출하는 것은 상기 제1 패턴을 검출하는 것을 포함할 수 있다.
일부 실시예들에 따르면, 상기 검증 모듈은 상기 제1 패턴이 플로팅 패턴인 경우, 상기 제1 패턴에 마커를 제공할 수 있다.
본 발명에 따른 컴퓨터 시스템은 상기 라이브러리로부터 제공된 상기 레이아웃 패턴을 수정하는 수정 모듈을 더 포함할 수 있다. 상기 수정 모듈은, 상기 검증 모듈에 의해 상기 마커가 제공된 상기 제1 패턴을 커팅(cutting)하여 복수의 세그먼트들로 나눌 수 있다. 상기 복수의 세그먼트들은 상기 제1 방향으로 서로 이격되는 플로팅 패턴들일 수 있다.
일부 실시예들에 따르면, 상기 검증 모듈은, 상기 제1 패턴이 플로팅 패턴이 아닌 경우, 상기 제1 패턴 및 상기 제2 패턴에 대하여 디자인 룰 체크를 수행하고, 상기 디자인 룰 체크에 의해 에러가 발생되는 경우 상기 제1 패턴 및 상기 제2 패턴의 각각에 마커를 제공할 수 있다.
일부 실시예들에 따르면, 상기 레이아웃 패턴은 평면적 관점에서 상기 제1 패턴을 가로지르는 트림(trim) 패턴을 포함할 수 있다. 상기 제1 패턴은 상기 트림 패턴에 의해 나뉘어진 제1 부분 및 제2 부분을 포함하고, 상기 제1 부분은 상기 가상 패턴에 의해 상기 제2 패턴에 연결되고, 상기 제2 부분은 상기 제2 패턴으로부터 이격될 수 있다. 상기 디자인 룰 체크를 수행하는 것은, 상기 제1 패턴 및 상기 제2 패턴에 대하여 서로 다른 전압이 인가되는 패턴들 사이의 스페이스 룰을 체크하는 것을 포함할 수 있다.
본 발명에 따른 컴퓨터 시스템은 상기 라이브러리로부터 제공된 상기 레이아웃 패턴을 수정하는 수정 모듈을 더 포함할 수 있다. 상기 수정 모듈은, 상기 검증 모듈에 의해 상기 마커가 제공된 상기 제2 패턴을 커팅(cutting)하여 복수의 세그먼트들로 나눌 수 있다. 상기 복수의 세그먼트들은 상기 제1 방향으로 서로 이격되는 플로팅 패턴들일 수 있다.
본 발명의 개념에 따르면, 반도체 집적회로를 구현하기 위해 설계된 레이아웃 패턴을 검증하는 과정 동안, 상기 레이아웃 패턴 내 예상 결함 지점에 가상 패턴을 제공함으로써, 상기 레이아웃 패턴이 수정될 수 있다. 이에 따라, 상기 레이아웃 패턴이 웨이퍼 상에 형성될 때, 상기 웨이퍼 상에 형성되는 패턴들 내 발생될 수 있는 결함이 최소화될 수 있다. 더하여, 반도체 소자의 제조공정 전에 상기 레이아웃 패턴이 수정됨으로써, 상기 웨이퍼 상에 형성되는 패턴들 내 발생될 수 있는 결함을 최소화하는 것이 용이할 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 집적회로 레이아웃의 검증 방법을 설명하기 위한 순서도이다.
도 2 내지 도 7은 도 1의 각 단계를 설명하기 위해 개념도들이다.
도 8은 본 발명의 실시예들에 따른 반도체 집적회로 레이아웃의 검증 방법을 수행하는 컴퓨터 시스템을 나타내는 개략도이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다.
본 명세서에서, 어떤 구성요소가 다른 구성요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
이하, 첨부한 도면들을 참조하여 본 발명의 실시예들을 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 반도체 집적회로 레이아웃의 검증 방법을 설명하기 위한 순서도이다. 도 2 내지 도 7은 도 1의 각 단계를 설명하기 위해 개념도들이다.
도 1 및 도 2를 참조하면, 반도체 집적회로를 형성하기 위한 레이아웃 패턴(100)이 제공될 수 있다(S100). 상기 레이아웃 패턴(100)은 웨이퍼 상에 형성될 패턴들의 형태나 크기를 정의할 수 있다. 일부 실시예들에 따르면, 상기 레이아웃 패턴(100)은 복수의 제1 패턴들(110) 및 복수의 제2 패턴들(120)을 포함할 수 있다. 상기 제1 패턴들(110) 및 상기 제2 패턴들(120)은 제1 방향(D1)으로 연장되고, 상기 제1 방향(D1)에 교차하는 제2 방향(D2)으로 서로 이격될 수 있다. 상기 제1 패턴들(110) 및 상기 제2 패턴들(120)은 상기 제2 방향(D2)을 따라 교대로 그리고 반복적으로 배치될 수 있다. 상기 레이아웃 패턴(100)은 상기 제2 방향(D2)으로 서로 이격되는 한 쌍의 제1 패턴들(110) 사이에 제공되고, 상기 한 쌍의 제1 패턴들(110)을 서로 연결하는 연결 패턴(140)을 포함할 수 있다. 상기 한 쌍의 제1 패턴들(110) 사이에 상기 제1 방향(D1)으로 서로 이격되는 한 쌍의 제2 패턴들(120)이 배치될 수 있고, 상기 한 쌍의 제2 패턴들(120)은 상기 연결 패턴(140)을 사이에 두고 서로 이격될 수 있다. 상기 레이아웃 패턴(100)은 평면적 관점에서, 상기 연결 패턴(140)과 중첩하는 트림 패턴(trim pattern, 150)을 포함할 수 있다. 상기 트림 패턴(150)은 상기 제1 패턴들(110) 중 적어도 하나를 가로지르도록 배치될 수 있다. 일 예로, 상기 트림 패턴(150)은 평면적 관점에서, 상기 연결 패턴(140)과 중첩하고 상기 연결 패턴(140)에 의해 서로 연결되는 상기 한 쌍의 제1 패턴들(110)을 가로지르도록 배치될 수 있다. 다른 예로, 상기 트림 패턴(150)은 평면적 관점에서, 상기 연결 패턴(140)과 부분적으로 중첩하여 상기 연결 패턴(140)의 일부를 노출할 수 있고, 상기 연결 패턴(140)에 의해 서로 연결되는 상기 한 쌍의 제1 패턴들(110) 중 하나를 가로지르도록 배치될 수 있다. 상기 레이아웃 패턴(100)이 웨이퍼 상에 형성되는 경우, 상기 트림 패턴(150)과 중첩하는, 상기 패턴들(110, 120, 140)의 부분들은 반도체 소자의 제조공정에 의해 제거될 수 있다. 즉, 상기 트림 패턴(150)은 반도체 소자의 제조공정에 의해 제거될, 상기 패턴들(110, 120, 140)의 부분들을 정의할 수 있다.
도 1 및 도 3을 참조하면, 상기 레이아웃 패턴(100) 내 예상 결함 지점(a predicted defect point)에 가상 패턴(160)이 제공될 수 있다(S200). 상기 예상 결함 지점은 상기 레이아웃 패턴(100)이 웨이퍼 상에 형성될 때 결함이 발생될 수 있는 취약 지점일 수 있고, 경험적으로 얻어질 수 있다. 일 예로, 상기 결함은 서로 바로 인접하는 제1 패턴(110) 및 제2 패턴(120) 사이의 브릿지(bridge)일 수 있다. 이 경우, 상기 가상 패턴(160)은 상기 제1 패턴(110)과 상기 제2 패턴(120) 사이에 제공되되, 상기 트림 패턴(150)에 의해 노출되는, 상기 연결 패턴(140)의 상기 일부에 인접하게 제공될 수 있다. 상기 가상 패턴(160)은 상기 제1 패턴(110)과 상기 제2 패턴(120) 사이에서 상기 제1 패턴(110)과 상기 제2 패턴(120)을 서로 연결하도록 제공될 수 있다. 이 후, 상기 레이아웃 패턴의 패턴들 중, 상기 가상 패턴(160)에 바로 인접하는 상기 제1 패턴(110a 또는 110b)이 검출될 수 있다(S300).
도 1 및 도 4를 참조하면, 상기 제1 패턴(110a 또는 110b)이 플로팅 패턴(floating pattern)인지 여부가 판단될 수 있다(S400). 본 명세서에서, 상기 플로팅 패턴은 상기 레이아웃 패턴(100) 내 다른 패턴들과 전기적으로 연결되지 않는 패턴을 의미할 수 있다. 일 예로, 상기 레이아웃 패턴(100)이 웨이퍼 상에 형성될 경우, 상기 플로팅 패턴은 상기 웨이퍼 상에 형성된 다른 패턴들과 전기적으로 연결되지 않고, 절연될 수 있다. 도 4에 도시된 바와 같이, 상기 제1 패턴(110a)이 플로팅 패턴(FL)인 경우, 상기 제1 패턴(110a)에 마커가 제공될 수 있다(S500). 구체적으로, 상기 제1 패턴(110a)은 상기 가상 패턴(160)에 의해 이웃하는 상기 제2 패턴(120)에 연결될 수 있다. 상기 제1 패턴(110a)이 플로팅 패턴(FL)이고 상기 제2 패턴(120)에 전압(V)이 인가되는 경우, 상기 제2 패턴(120)에 인가되는 전압(V)에 의해 상기 제1 패턴(110a)의 바이어스가 변경될 수 있다. 즉, 상기 가상 패턴(160)에 의해 상기 제1 패턴(110a)과 상기 제2 패턴(120) 사이의 결함(일 예로, 브릿지 등)이 유발될 수 있다. 따라서, 상기 제1 패턴(110a)의 레이아웃이 수정될 수 있도록, 상기 제1 패턴(110a)에 상기 마커가 제공될 수 있다.
도 1 및 도 5를 참조하면, 상기 마커가 제공된 상기 제1 패턴(110a)이 수정될 수 있다(S900). 상기 마커가 제공된 상기 제1 패턴(110a)을 수정하는 것은, 상기 마커가 제공된 상기 제1 패턴(110a)을 커팅(cutting)하여 복수의 세그먼트들(S1, S2, S3)로 나누는 것을 포함할 수 있다. 상기 복수의 세그먼트들(S1, S2, S3)은 상기 제1 방향(D1)으로 서로 이격되는 플로팅 패턴들일 수 있다. 이 경우, 상기 레이아웃 패턴(100)이 웨이퍼 상에 형성될 때, 상기 예상 결함 지점, 즉, 상기 가상 패턴(160)이 형성된 지점에 실제 결함(일 예로, 브릿지 등)이 발생되더라도, 상기 제2 패턴(120)에 인가되는 전압(V)에 의해 상기 제1 패턴(110a)의 바이어스가 변경되는 것이 방지될 수 있다. 즉, 상기 복수의 세그먼트들(S1, S2, S3) 중 적어도 일부(S1, S3)는 플로팅 상태(일 예로, 전기적 절연 상태)를 유지할 수 있다. 이 후, 상기 마커 및 상기 가상 패턴(160)은 제거될 수 있다.
도 1 및 도 4를 다시 참조하면, 상기 제1 패턴(110b)이 플로팅 패턴이 아닌 경우, 상기 제1 패턴(110b) 및 이에 바로 인접하는 상기 제2 패턴(120)에 대하여 디자인 룰 체크(Design Rule Check)가 수행될 수 있다(S600). 구체적으로, 상기 제1 패턴(110b)이 플로팅 패턴이 아닌 경우, 추가적인 트림 패턴(150a)이 상기 제1 패턴(110b)을 가로지도록 배치될 수 있고, 상기 제1 패턴(110b)은 상기 추가적인 트림 패턴(150a)에 의해 나뉘어지는 제1 부분(P1) 및 제2 부분(P2)을 포함할 수 있다. 상기 제1 부분(P1) 및 상기 제2 부분(P2)은 상기 제1 방향(D1)으로 배열될 수 있다. 상기 제1 부분(P1)은 상기 가상 패턴(160)에 의해 이웃하는 상기 제2 패턴(120)에 연결될 수 있고, 상기 제2 부분(P2)은 상기 제2 패턴(120)으로부터 이격될 수 있다. 상기 디자인 룰 체크를 수행하는 것은, 상기 제1 패턴(110b) 및 상기 제2 패턴(120)에 대하여, 서로 다른 전압이 인가되는 패턴들 사이의 스페이스 룰(space rule)을 체크하는 것을 포함할 수 있다. 일 예로, 상기 스페이스 룰(space rule)은, 상기 제2 방향(D2)으로 배열되는 한 쌍의 패턴들에 서로 다른 전압이 인가되는 경우, 상기 한 쌍의 패턴들 사이에 적어도 하나의 플로팅 패턴이 개재하는 것일 수 있다. 일 예로, 상기 제1 부분(P1) 및 상기 제2 부분(P2)에 서로 다른 전압(V1, V2)이 인가되고, 상기 제2 패턴(120)은 플로팅 패턴(FL)일 수 있다. 상기 제2 패턴(120)이 상기 가상 패턴(160)에 의해 상기 제1 부분(P1)에 연결되는 경우, 상기 제1 부분(P1)에 인가되는 전압(V1)에 의해 상기 제2 패턴(120)의 바이어스가 변경될 수 있다. 이 경우, 상기 제2 부분(P2)과 상기 제2 패턴(120)에 서로 다른 전압이 인가될 수 있다. 이에 따라, 상기 스페이스 룰(space rule) 체크에 의한 에러가 발생될 수 있다.
도 1 및 도 6을 참조하면, 상기 디자인 룰 체크에 의해 에러가 발생되지 않는 경우(①), 상기 제1 패턴(110b) 및 상기 제2 패턴(120)은 상기 디자인 룰 체크를 통과할 수 있다(S700). 이 경우, 상기 제1 패턴(110b) 및 상기 제2 패턴(120)에 마커가 제공되지 않을 수 있고, 상기 제1 패턴(110b) 및 상기 제2 패턴(120)에 대한 수정은 요구되지 않을 수 있다. 이와 달리, 상기 디자인 룰 체크에 의해 에러가 발생되는 경우(②), 상기 제1 패턴(110b) 및 상기 제2 패턴(120)에 마커가 제공될 수 있다(S800). 일 예로, 도 4를 참조하여 설명한 바와 같이, 상기 가상 패턴(160)에 의해 상기 제1 부분(P1)과 연결되는 상기 제2 패턴(120)이 플로팅 패턴인 경우, 상기 제1 부분(P1)에 인가되는 전압(V1)에 의해 상기 제2 패턴(120)의 바이어스가 변경될 수 있다. 이 경우, 상기 제2 부분(P2)과 상기 제2 패턴(120)에 서로 다른 전압이 인가될 수 있다. 이에 따라, 상기 스페이스 룰(space rule) 체크에 의한 에러가 발생될 수 있다. 이 경우, 도 6에 도시된 바와 같이, 상기 제2 부분(P2) 및 상기 제2 패턴(120)에 상기 마커가 제공될 수 있다.
도 1 및 도 7을 참조하면, 상기 마커가 제공된 상기 제2 패턴(120)이 수정될 수 있다(S900). 상기 마커가 제공된 상기 제2 패턴(120)을 수정하는 것은, 상기 마커가 제공된 상기 제2 패턴(120)을 커팅(cutting)하여 복수의 세그먼트들(S4, S5)로 나누는 것을 포함할 수 있다. 상기 복수의 세그먼트들(S4, S5)은 상기 제1 방향(D1)으로 서로 이격되는 플로팅 패턴들일 수 있다. 이 경우, 상기 레이아웃 패턴(100)이 웨이퍼 상에 형성될 때, 상기 예상 결함 지점, 즉, 상기 가상 패턴(160)이 형성된 지점에 실제 결함(일 예로, 브릿지 등)이 발생되더라도, 상기 제1 부분(P1)에 인가되는 전압에 의해 상기 제2 패턴(120)의 바이어스가 변경되는 것이 방지될 수 있다. 즉, 상기 복수의 세그먼트들(S4, S5) 중 적어도 일부(S5)는 플로팅 상태(일 예로, 전기적 절연 상태)를 유지할 수 있다. 이 후, 상기 마커 및 상기 가상 패턴(160)은 제거될 수 있다.
도 8은 본 발명의 실시예들에 따른 반도체 집적회로 레이아웃의 검증 방법을 수행하는 컴퓨터 시스템을 나타내는 개략도이다.
도 8을 참조하면, 컴퓨터 시스템(500)은 반도체 집적회로를 형성하기 위한 레이아웃 패턴을 저장하는 라이브러리(510)를 포함할 수 있다. 상기 라이브러리(510)는 하드디스크 및/또는 비휘발성 반도체 기억 소자(예컨대, 플래쉬 메모리 소자, 상변화 기억 소자, 및/또는 자기 기억 소자 등)을 포함할 수 있다. 상기 컴퓨터 시스템(500)은 다양한 데이터를 처리하는 제어부(540)를 포함할 수 있다. 상기 제어부(540)는 상기 라이브러리(510)로부터 제공된 상기 레이아웃 패턴을 검증하는 검증 모듈(550), 및 상기 레이아웃 패턴을 수정하는 수정 모듈(560)을 포함할 수 있다. 구체적으로, 상기 검증 모듈(550)은 상기 라이브러리(510)로부터 제공된 상기 레이아웃 패턴 내 예상 결함 지점에 가상 패턴을 제공하고(도 1의 S200), 상기 레이아웃 패턴의 패턴들 중, 상기 가상 패턴에 바로 인접하는 제1 패턴을 검출할 수 있다(도 1의 S300). 상기 검증 모듈(550)은 상기 제1 패턴이 플로팅 패턴인지 판단할 수 있다(도 1의 S400). 상기 검증 모듈(550)은 상기 제1 패턴이 플로팅 패턴인 경우 상기 제1 패턴에 마커를 제공하고(도 1의 S500), 상기 제1 패턴이 플로팅 패턴이 아닌 경우, 상기 제1 패턴과 이에 바로 인접하는 제2 패턴에 대하여 디자인 룰 체크를 수행할 수 있다(도 1의 S600). 상기 검증 모듈(550)은, 상기 디자인 룰 체크에 의해 에러가 발생되지 않는 경우 상기 제1 패턴 및 상기 제2 패턴에 별도의 마커를 제공하지 않을 수 있으나(도 1의 S700), 상기 디자인 룰 체크에 의해 에러가 발생되는 경우 상기 제1 패턴 및 상기 제2 패턴에 마커를 제공할 수 있다(도 1의 S800). 상기 수정 모듈(560)은 상기 검증 모듈(550)에 의해 상기 마커가 제공된 패턴의 레이아웃을 수정할 수 있다(도 1의 S900). 일 예로, 상기 수정 모듈(560)은 상기 마커가 제공된 상기 패턴을 커팅하여 복수의 세그먼트들로 나누는 작업을 수행할 수 있다. 상기 수정 모듈(560)에 의해 수정된 상기 레이아웃 패턴은 다시 상기 라이브러리(510)에 저장될 수 있다. 상기 컴퓨터 시스템(500)은 입출력부(I/O. 520) 및 인터페이스부(interface unit, 530)를 포함할 수 있다. 상기 입출력부(520)는 키보드(keyboard), 키패드(keypad), 및/또는 디스플레이 장치(display device)를 포함할 수 있다. 외부로부터 제공되는 다양한 데이터는 상기 인터페이스부(530)를 통해 상기 컴퓨터 시스템(500)으로 전달될 수 있고, 상기 컴퓨터 시스템(500)에 의해 처리된 다양한 데이터도 상기 인터페이스부(530)를 통해 외부로 전달될 수 있다. 상기 인터페이스부(530)는 유선 요소, 무선 요소, 및/또는 USB(universal serial bus) 포트 등을 포함할 수 있다. 상기 라이브러리(510), 상기 입출력부(I/O. 520), 상기 인터페이스부(interface unit, 530), 및 상기 제어부(540)는 데이터 버스(data bus)를 통하여 서로 결합될 수 있다.
본 발명의 개념에 따르면, 반도체 집적회로를 구현하기 위해 설계된 레이아웃 패턴을 검증하는 과정 동안, 상기 레이아웃 패턴 내 예상 결함 지점에 가상 패턴을 제공함으로써, 상기 레이아웃 패턴이 수정될 수 있다. 이에 따라, 상기 레이아웃 패턴이 웨이퍼 상에 형성될 때, 상기 웨이퍼 상에 형성되는 패턴들 내 발생될 수 있는 결함이 최소화될 수 있다. 더하여, 상기 레이아웃 패턴을 상기 웨이퍼 상에 형성하기 위한 반도체 소자의 제조공정 전에, 상기 레이아웃 패턴의 검증 단계에서 상기 결함이 발생될 수 있는 지점을 예상하여 상기 레이아웃 패턴을 수정함으로써, 상기 결함의 발생을 방지하는 것이 용이할 수 있다.
본 발명의 실시예들에 대한 이상의 설명은 본 발명의 설명을 위한 예시를 제공한다. 따라서 본 발명은 이상의 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 기술 분야의 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
100: 레이아웃 패턴 110: 제1 패턴
120: 제2 패턴 140: 연결 패턴
150: 트림 패턴 160: 가상 패턴
500: 컴퓨터 시스템

Claims (10)

  1. 반도체 집적회로를 형성하기 위한 레이아웃 패턴을 제공하되, 상기 레이아웃 패턴은, 평면적 관점에서, 제1 방향으로 연장되고 상기 제1 방향에 교차하는 제2 방향으로 서로 이격되는 제1 패턴 및 제2 패턴을 포함하는 것;
    상기 레이아웃 패턴 내 예상 결함 지점(a predicted defect point)에 가상 패턴을 제공하되, 상기 예상 결함 지점은 상기 레이아웃 패턴이 웨이퍼 상에 형성될 때 결함이 발생될 수 있는 취약 지점이고, 상기 가상 패턴은 상기 제1 패턴과 상기 제2 패턴 사이에서 상기 제1 패턴과 상기 제2 패턴을 연결하도록 제공되는 것;
    상기 레이아웃 패턴의 패턴들 중, 평면적 관점에서 상기 가상 패턴에 바로 인접하는 적어도 하나의 패턴을 검출하되, 상기 적어도 하나의 패턴을 검출하는 것은 상기 제1 패턴을 검출하는 것을 포함하는 것;
    상기 제1 패턴이 플로팅 패턴인지 여부를 판단하는 것;
    상기 제1 패턴이 플로팅 패턴인 경우, 상기 제1 패턴에 마커를 제공하는 것; 및
    상기 마커가 제공된 상기 제1 패턴을 수정하는 것을 포함하되,
    상기 마커가 제공된 상기 제1 패턴을 수정하는 것은, 상기 마커가 제공된 상기 제1 패턴을 커팅(cutting)하여 복수의 세그먼트들로 나누는 것을 포함하는 반도체 집적회로 레이아웃의 검증 방법.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 청구항 1에 있어서,
    상기 복수의 세그먼트들은 상기 제1 방향으로 서로 이격되는 플로팅 패턴들인 반도체 집적회로 레이아웃의 검증 방법.
  6. 청구항 1에 있어서,
    상기 제1 패턴이 플로팅 패턴이 아닌 경우, 상기 제1 패턴 및 상기 제2 패턴에 대하여 디자인 룰 체크(design rule check)를 수행하는 것; 및
    상기 디자인 룰 체크에 의해 에러가 발생되는 경우, 상기 제1 패턴 및 상기 제2 패턴의 각각에 마커를 제공하는 것을 더 포함하는 반도체 집적회로 레이아웃의 검증 방법.
  7. 청구항 6에 있어서,
    상기 레이아웃 패턴은 평면적 관점에서 상기 제1 패턴을 가로지르는 트림(trim) 패턴을 포함하고,
    상기 제1 패턴은 상기 트림 패턴에 의해 나뉘어진 제1 부분 및 제2 부분을 포함하고, 상기 제1 부분은 상기 가상 패턴에 의해 상기 제2 패턴에 연결되고, 상기 제2 부분은 상기 제2 패턴으로부터 이격되되,
    상기 디자인 룰 체크를 수행하는 것은, 상기 제1 패턴 및 상기 제2 패턴에 대하여 서로 다른 전압이 인가되는 패턴들 사이의 스페이스 룰을 체크하는 것을 포함하는 반도체 집적회로 레이아웃의 검증 방법.
  8. 청구항 6에 있어서,
    상기 마커가 제공된 상기 제2 패턴을 수정하는 것을 더 포함하되,
    상기 마커가 제공된 상기 제2 패턴을 수정하는 것은, 상기 마커가 제공된 상기 제2 패턴을 커팅(cutting)하여 복수의 세그먼트들로 나누는 것을 포함하고,
    상기 복수의 세그먼트들은 상기 제1 방향으로 서로 이격되는 플로팅 패턴들인 반도체 집적회로 레이아웃의 검증 방법.
  9. 청구항 1에 있어서,
    상기 제1 패턴은 한 쌍으로 제공되고, 한 쌍의 제1 패턴들은 상기 제2 패턴을 사이에 두고 서로 이격되고,
    상기 레이아웃 패턴은:
    상기 한 쌍의 제1 패턴들 사이에서 상기 한 쌍의 제1 패턴들을 서로 연결하고, 평면적 관점에서 상기 제2 패턴으로부터 이격되는 연결 패턴; 및
    평면적 관점에서, 상기 연결 패턴과 부분적으로 중첩하여 상기 연결 패턴의 일부를 노출하는 트림 패턴을 포함하되,
    상기 가상 패턴은 상기 한 쌍의 제1 패턴들 중 하나와 상기 제2 패턴 사이에서 이들을 연결하도록 제공되고, 상기 연결 패턴의 상기 일부에 인접하게 제공되고,
    상기 제1 패턴을 검출하는 것은, 상기 한 쌍의 제1 패턴들 중 상기 하나를 검출하는 것을 포함하는 반도체 집적회로 레이아웃의 검증 방법.
  10. 반도체 집적회로를 형성하기 위한 레이아웃 패턴을 저장하는 라이브러리 - 상기 레이아웃 패턴은, 평면적 관점에서, 제1 방향으로 연장되고 상기 제1 방향에 교차하는 제2 방향으로 서로 이격되는 제1 패턴 및 제2 패턴을 포함하는 것 -;
    상기 라이브러리로부터 제공된 상기 레이아웃 패턴을 검증하는 검증 모듈 -
    상기 검증 모듈은 상기 레이아웃 패턴 내 예상 결함 지점(a predicted defect point)에 가상 패턴을 제공하고, 상기 예상 결함 지점은 상기 레이아웃 패턴이 웨이퍼 상에 형성될 때 결함이 발생될 수 있는 취약 지점이고, 상기 가상 패턴은 상기 제1 패턴과 상기 제2 패턴 사이에서 상기 제1 패턴과 상기 제2 패턴을 연결하도록 제공되고,
    상기 검증 모듈은 상기 레이아웃 패턴의 패턴들 중, 평면적 관점에서 상기 가상 패턴에 바로 인접하는 적어도 하나의 패턴을 검출하고,상기 적어도 하나의 패턴을 검출하는 것은 상기 제1 패턴을 검출하는 것을 포함하고,
    상기 검증 모듈은 상기 제1 패턴이 플로팅 패턴인지 여부를 판단하고, 상기 제1 패턴이 플로팅 패턴인 경우, 상기 제1 패턴에 마커를 제공하는 것 -; 및
    상기 마커가 제공된 상기 제1 패턴을 수정하는 수정 모듈을 포함하되,
    상기 마커가 제공된 상기 제1 패턴을 수정하는 것은, 상기 마커가 제공된 상기 제1 패턴을 커팅(cutting)하여 복수의 세그먼트들로 나누는 것을 포함하는 컴퓨터 시스템.
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