CN103646137A

CN103646137A - 一种高安全芯片有源屏蔽物理保护结构的设计方法

Info

Publication number: CN103646137A
Application number: CN201310636905.3A
Authority: CN
Inventors: 张颖; 潘亮; 陈波涛
Original assignee: Beijing CEC Huada Electronic Design Co Ltd
Current assignee: Beijing CEC Huada Electronic Design Co Ltd
Priority date: 2013-12-03
Filing date: 2013-12-03
Publication date: 2014-03-19

Abstract

本发明提出了一种高安全芯片有源屏蔽物理保护结构的设计方法。芯片有源屏蔽物理保护结构具有防止高安全芯片受到侵入式攻击(如被物理篡改或探测)的作用。有源屏蔽线采用单层金属走线，布满芯片表面。为了保证下层物理图形不被攻击，通常金属走线采用最小的设计规则。如果全芯片布满按最小规则设计的图形，将会增加由于颗粒沾污导致的芯片电路功能性能失效的可能性。为了减少量产芯片电路失效，通常会放宽有源屏蔽线的宽度(width)或\和间距(spacing)。而放宽有源屏蔽线尺寸又会降低芯片的安全性。为了解决芯片安全性和量产产品的成品率(yield)之间的矛盾，本文提出了变截距(pitch)的有源屏蔽物理保护结构，实现芯片产品的安全性和成品率的双提升。

Description

一种高安全芯片有源屏蔽物理保护结构的设计方法

技术领域

本发明提出了一种高安全芯片有源屏蔽物理保护结构的设计方法。该发明适用于具有高安全要求的集成电路设计领域。

背景技术

芯片安全的攻击方法很多，大致可以分为三类：非侵入式攻击，半侵入式攻击，侵入式攻击。侵入式攻击也称作物理攻击，通常使用芯片反向工程中的工具和方法，去除芯片封装，提取版图，切割／连接电路。在芯片顶层增加有源屏蔽层对防止物理探测和篡改芯片部分功能的攻击具有较好的防御效果。当有源屏蔽层的连线被物理篡改或探测时，芯片上电后，有源屏蔽线中传递的信号便会发生变化，有源屏蔽检测电路可以检测到该信号的变化，并产生报警信号，使芯片进入复位或中断等安全工作状态。这种方法可以防止通过侵入式攻击获取芯片的敏感信息，提高芯片安全性。

在高安全芯片物理版图设计时，通常采用金属绕线(例如顶层金属)做整个芯片的有源屏蔽线。为了提高芯片的安全性，防止物理篡改和探测，有源屏蔽线之间的窗口要尽量小，对于高安全区的敏感信号使用有源屏蔽线宽线进行阻挡。有源屏蔽线设计通常使用工艺厂家提供的最小的Pitch规则进行布线，实现最高密度的安全检测信号通路。在高安全的芯片设计中，有源屏蔽绕线需要布满几乎整个芯片，这在半导体加工工艺过程中，增加了由于颗粒沾污而导致的电路失效的可能。

半导体加工在净化间内进行。净化间内包含五类颗粒沾污：尘埃、金属杂质、有机沾污、自然氧化层和静电释放的电荷，它们都能影响器件的性能。颗粒如果大于关键尺寸的一半，就是致命缺陷。通常来讲，使用净化级别来描述颗粒尺寸和密度。如千级净化间，描述为每立方英尺，含最多允许大于或等于0.5um以上的颗粒1000个。对于一道掩膜流程而言，由于这些颗粒沾污导致的电路失效，从而致使成品率下降2％左右。这对于大量产、高成本的智能卡安全芯片来讲，损失是无法接受的。因此对于固定尺寸的颗粒沾污而言，可以增加关键尺寸来减少芯片致命缺陷发生的概率，如增加有源屏蔽绕线spacing，从而增加pitch。有源屏蔽绕线width不会改善颗粒沾污造成的芯片失效。

发明内容

针对上述问题，本发明旨在提出一种既保证安全性且能提升芯片有源屏蔽线成品率的有源屏蔽物理保护结构的设计方法。本发明提出的变Pitch有源屏蔽物理保护结构，可以有效的解决高安全芯片有源屏蔽层受到颗粒沾污而失效的问题。

对芯片划分不同的安全等级区域，根据有源屏蔽线需要保护模块或区域，在不同的安全区域内使用不同的有源屏蔽物理保护结构，芯片高安全等级区域有源屏蔽层走线采用较小截距，芯片较低安全等级区域采用较大的截距。较小截距是按照工艺厂商提供的金属层最小设计规则要求的线宽和间距相加得到的；较大截距是增加线宽或和间距较大截距是较小截距的整数倍。有源屏蔽线的物理保护结构为“几”字形结构，每颗芯片的有源屏蔽线共有N根，N≥2，各条有源屏蔽线互不交叉，等间距平行绕线，有源屏蔽线的宽度和间距为不同截距对应的不同宽度和间距。“几”字形有源屏蔽线包含2种或以上的截距，在截距变化时，“几”字形结构不需要断开，通过90度转角实现有源屏蔽线截距变化。变截距的有源屏蔽线的首尾可以根据版图布局的需要在芯片范围内的任何位置，通过通孔向下层金属跳线连接到前级电路的输出端和后级电路的输入端。

在该方法里，如图1和2所示，要划分芯片布局中对安全性的不同要求，定义出高安全性区域和非高安全性区域；并根据不同安全性要求的区域进行有源屏蔽线不同pitch的设计。对于高安全区域，使用最小pitch有源屏蔽绕线；对于非高安全区域，考虑减小沾污失效概率，增加pitch绕线。

对于尺寸为0.5um的颗粒，如果固定pitch为0.4um(width=0.2um，spacing=0.2um)的有源屏蔽线颗粒沾污失效率为2％(主要是颗粒短路失效)时，则固定pitch为0.8(width=0.4um，spacing=0.4um)的有源屏蔽线颗粒沾污失效率为(12.5％／75％)*2％=0.3333％

其中，75％为0.5um颗粒在pitch为0.4um的金属走线上造成的短路失效概率；

12.5％为0.5um颗粒在pitch为0.8um的金属走线上造成的短路失效概率。

经过以上分析，如果单纯选择最小pitch有源屏蔽绕线，安全性高，电路失效率高；单纯采用较大pitch有源屏蔽绕线，安全性低，电路失效率低。为了保证高安全芯片的有源屏蔽层低失效率，可以通过不同区域采用不同Pitch进行有源屏蔽绕线的方法，能够解决智能卡有源屏蔽物理保护结构的安全性和提高芯片成品率之间的矛盾。该方法可以有效的应用在高安全集成电路物理安全设计领域。

附图说明

图1本发明实施案例中芯片有源屏蔽物理保护结构示例

图2本发明实施案例中芯片有源屏蔽物理保护结构示例

具体实施方式

以下结合附图具体介绍本发明公开的方法。

如图1所示，芯片被划分为一块高安全区域，一块非高安全区域。屏蔽线共8根，高安全区域的8根有源屏蔽层采用pitch=0.4um(其中width=0.2um，spacing=0.2um)；非高安全区域的8根有源屏蔽层采用pitch=0.8um(其中width=0.4um，spacing=0.4um)。实例区域总面积为38um*22.56um；实例区域坐标原点为左下角，其中高安全区域为矩形区域，左下角右上角坐标分别为(6.4，15.79)、(31.8，22.56)，其余为非高安全区域。有源屏蔽线的第一根屏蔽线的首尾隐藏在屏蔽线区域，坐标分别为(19.2，14.59)和(19.2，14.99)。

采用这种方式布线，对于尺寸为0.5um的颗粒，颗粒沾污失效率由固定最小Pitch(0.4um)的2％下降为0.426％。

如图2所示，芯片被划分为两块高安全区域，一块非高安全区域。屏蔽线共8根，高安全区域的8根有源屏蔽层采用pitch=0.4um(其中width=0.2um，spacing=0.2um)；非高安全区域的8根有源屏蔽层采用pitch=0.8um(其中width=0.4um，spacing=0.4um)。实例区域总面积为38um*29.72um；实例区域坐标原点为左下角，其中高安全区域为两块矩形区域，第一块左下角右上角坐标分别为(6.4，22.95)、(31.81，29.72)；第二块左下角右上角坐标分别为(12.8，0)、(31.81，6.76)，其余为非高安全区域。有源屏蔽线的第一根屏蔽线的首尾隐藏在屏蔽线区域，坐标分别为(12.8，0)和(31.2，7.16)。

采用这种方式布线，对于尺寸为0.5um的颗粒，颗粒沾污失效率由固定最小Pitch(0.4um)的2％下降为0.674％。

Claims

1.一种高安全芯片有源屏蔽物理保护结构的设计方法，其特征在于对芯片划分不同的安全等级区域，根据有源屏蔽线需要保护模块或区域，在不同的安全区域内使用不同的有源屏蔽物理保护结构，芯片高安全等级区域有源屏蔽层走线采用较小截距，芯片较低安全等级区域采用较大的截距。

2.根据权利要求1所述的方法，其特征在于，较小截距是按照工艺厂商提供的金属层最小设计规则要求的线宽和间距相加得到的；较大截距是增加线宽或和间距较大截距是较小截距的整数倍。

3.根据权利要求1所述的方法，其特征在于，有源屏蔽线的物理保护结构为“几”字形结构，每颗芯片的有源屏蔽线共有N根，N≥2，各条有源屏蔽线互不交叉，等间距平行绕线，有源屏蔽线的宽度和间距为不同截距对应的不同宽度和间距。

4.根据权利要求3所述的方法，“几”字形有源屏蔽线包含2种或以上的截距，在截距变化时，“几”字形结构不需要断开，通过90度转角实现有源屏蔽线截距变化。

5.根据权利要求3所述的方法，变截距的有源屏蔽线的首尾可以根据版图布局的需要在芯片范围内的任何位置，通过通孔向下层金属跳线连接到前级电路的输出端和后级电路的输入端。