CN110363032B - 安全芯片的主动屏蔽层电路 - Google Patents
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Abstract
本发明公开了一种安全芯片的主动屏蔽层电路，包括：金属屏蔽层，包括通过多个贯穿金属屏蔽层的过孔相连接的顶层金属线与次顶层金属线；输入检测电路，用于接收数字逻辑单元发送的检测信号，对检测信号进行放大处理，并将放大处理后的信号传输至次顶层金属线，次顶层金属线将接收到的信号传输至与次顶层金属线相连接的顶层金属线；输出检测电路，用于对顶层金属线传输的信号进行消除天线效应处理，并将处理后的信号传输至数字逻辑单元的输入接口；次顶层金属线覆盖安全芯片的敏感模块。本发明提供的安全芯片的主动屏蔽层电路，可以增加FIB探测难度，提高主动屏蔽层的抗攻击性。
Description
技术领域
本发明是关于安全芯片，特别是关于一种安全芯片的主动屏蔽层电路。
背景技术
随着微电子技术，信息安全技术以及深亚微米工艺加工技术的发展，智能卡技术不断进步，安全芯片的应用领域也在不断扩大，安全芯片的安全防护技术也成为微电子领域的课题之一。
现今攻击安全芯片的方式主要分非侵入式攻击，半侵入式攻击和侵入式攻击三大类，侵入式攻击也称作物理攻击，需要直接接触芯片元器件的内部，会对芯片造成永久破坏。该攻击方式通常先要去除芯片封装，暴露出硅晶粒，再通过逆向工程提取芯片版图，恢复出芯片门级电路结构；或者通过扫描电子显微镜或聚焦离子束显微镜(Focused Ionbeam，简称FIB)对安全芯片电路和金属走线进行切割、连接和修改等。因此，智能卡芯片一般会在芯片顶层添加主动屏蔽层，防止侵入式物理探测和篡改攻击。具体的，主动屏蔽层包含监测电路和金属屏蔽线，当主动屏蔽层的有源屏蔽线被探测或切断时，主动屏蔽层的检测电路检测到屏蔽线上传输的信号发生变化，即刻产生报警信号，告知主控单元受到了外界攻击，主控单元可以采取对关键数据、密码进行销毁等防护措施。
如图1所示，其为现有技术中有源屏蔽层的防护结构示意图，具体的，主动屏蔽层由金属屏蔽层和下方的检测传感器构成。金属屏蔽线一般布满除IO，LOGO以外的整个芯片；同时金属屏蔽线也作为传感网络层，屏蔽线的输入输出端口连接至输入输出检测电路，当任意一根顶层金属被短路或切断后，芯片能够检测出来并进入相对安全的状态，避免内部敏感信息泄露，从而防止在芯片工作过程中，攻击者通过探针探测或修改芯片内部信号以获得攻击者需要的敏感信息。主动屏蔽层多采用单层金属防护层设计，并且金属屏蔽线走线宽度和距离跨度在28纳米到400纳米之间。
但是，基于此，本申请的发明人发现，目前FIB物理攻击技术的精度已经达到5纳米，这种单层金属屏蔽线的结构已经很难实现防物理攻击的作用。且金属屏蔽线与检测传感电路连接端口通常采用顺序连接并暴露于金属屏蔽线之下，需要找寻到有源屏蔽线的起始点和终止点，并将其依序对应连接上，主动屏蔽层的抗攻击防护失效。
公开于该背景技术部分的信息仅仅旨在增加对本发明的总体背景的理解，而不应当被视为承认或以任何形式暗示该信息构成已为本领域一般技术人员所公知的现有技术。
发明内容
本发明的目的在于提供一种安全芯片的主动屏蔽层电路，其能够提高主动屏蔽层的抗攻击性。
为实现上述目的，本发明提供了一种安全芯片的主动屏蔽层电路，所述安全芯片包括数字逻辑单元以及敏感模块，包括：金属屏蔽层，包括顶层金属线以及次顶层金属线，所述顶层金属线与所述次顶层金属线通过多个贯穿金属屏蔽层的过孔相连接；输入检测电路，包括第一输入接口以及第一输出接口，所述第一输入接口与安全芯片的数字逻辑单元输出接口相连接，所述第一输出接口与所述次顶层金属线的一端相连接，所述输入检测电路用于接收数字逻辑单元发送的检测信号，对所述检测信号进行放大处理，并将放大处理后的信号传输至所述次顶层金属线，所述次顶层金属线将接收到的信号传输至与所述次顶层金属线相连接的顶层金属线；输出检测电路，包括第二输入接口以及第二输出接口，所述第二输入接口与所述次顶层金属线的另一端相连接，所述第二输出接口与所述数字逻辑单元输入接口相连接，所述输出检测电路用于对顶层金属线传输的信号进行消除天线效应处理，并将处理后的信号传输至所述数字逻辑单元的输入接口；其中，所述次顶层金属线覆盖安全芯片的敏感模块。
在一优选的实施方式中，所述安全芯片包括输入输出接口模块，其特征在于，所述数字逻辑单元与所述敏感模块以及所述输入输出接口模块相连接。
在一优选的实施方式中，所述数字逻辑单元具有32组输入/输出接口，所述顶层金属线以及所述次顶层金属线包括32组，所述顶层金属线与所述次顶层金属线一一对应。
在一优选的实施方式中，所述数字逻辑单元输出接口与所述数字逻辑单元的输入接口通过顶层金属线以及次顶层金属线乱序连接。
在一优选的实施方式中，所述输入检测电路包括32组，每一组输入检测电路包括至少一个X4反相器以及至少一个X16反相器的级联电路。
在一优选的实施方式中，所述输出检测电路包括32组，每一组输出检测电路包括至少一个下拉电阻、至少一个X1反相器以及至少一个X4反相器的级联电路。
在一优选的实施方式中，所述顶层金属线的线宽和间距是次顶层金属线的线宽和间距的偶数倍。
在一优选的实施方式中，所述安全芯片的敏感模块包括：模拟检测模块，数据存储交互模块以及随机数发生器。
在一优选的实施方式中，所述顶层金属线以及所述次顶层金属线采用随机蛇行走线。
与现有技术相比，根据本发明的安全芯片的主动屏蔽层电路，采用双层金属线线，可以将次顶层金属线的与输入输出检测模块的连接点隐藏于顶层金属线内，增加FIB探测难度，提高主动屏蔽层的抗攻击性。
附图说明
图1是根据本发明一实施方式的现有技术中有源屏蔽层的防护结构示意图。
图2是根据本发明一实施方式的根据本发明优选实施方式的安全芯片的主动屏蔽层电路的结构示意图。
图3是根据本发明一实施方式的根据本发明优选实施方式的安全芯片的结构示意图。
具体实施方式
下面结合附图，对本发明的具体实施方式进行详细描述，但应当理解本发明的保护范围并不受具体实施方式的限制。
除非另有其它明确表示，否则在整个说明书和权利要求书中，术语“包括”或其变换如“包含”或“包括有”等等将被理解为包括所陈述的元件或组成部分，而并未排除其它元件或其它组成部分。
如图2所示，其为根据本发明优选实施方式的安全芯片的主动屏蔽层电路的结构示意图，如图3所示，其为根据本发明优选实施方式的安全芯片的结构示意图，本实施例提供的安全芯片包括数字逻辑单元4、输入输出接口模块5以及敏感模块6，主动屏蔽层电路包括：金属屏蔽层1、输入检测电路2以及输出检测电路3。
金属屏蔽层1包括顶层金属线以及次顶层金属线，所述顶层金属线与所述次顶层金属线通过多个贯穿金属屏蔽层的过孔相连接。顶层金属线和次顶层金属线通过过孔多次交互。所述次顶层金属线覆盖安全芯片的敏感模块。
顶层金属线遵循芯片设计所用工艺的最小线宽和最小间距的DRC设计规则；顶层金属线宽和间距需是次顶层金属走线线宽和间距的偶数倍。本实施例顶层金属线的最小线宽和最小间距为0.4um，次顶层金属线的最小线宽和最小间距为0.2um。
屏蔽层一个非常重要的几何特性就是能够连续完整的填满整个二维空间。不同的拓扑结构所实现的屏蔽层安全水平不同，一般来说，规律性越强的拓扑结构越容易被攻击。本实施例所述顶层金属线以及所述次顶层金属线采用随机蛇行走线，随机度选用走线覆盖面积最小方案。规则性不强，降低被攻击者掌握规律的风险。
输入检测电路2包括第一输入接口以及第一输出接口，所述第一输入接口与安全芯片的数字逻辑单元输出接口相连接，所述第一输出接口与所述次顶层金属线的一端相连接，用于接收数字逻辑单元发送的检测信号，对所述检测信号进行放大处理，并将放大处理后的信号传输至所述次顶层金属线，所述次顶层金属线将接收到的信号传输至与所述次顶层金属线相连接的顶层金属线。
输出检测电路3包括第二输入接口以及第二输出接口，所述第二输入接口与所述次顶层金属线的另一端相连接，所述第二输出接口与所述数字逻辑单元输入接口相连接，用于对顶层金属线传输的信号进行消除天线效应处理，并将处理后的信号传输至所述数字逻辑单元的输入接口。
其中，所述顶层金属线覆盖所述第一输出接口以及所述第二输入接口，具体的，顶层金属线覆盖除安全芯片输入输出接口模块的所有模块。所述次顶层金属线覆盖安全芯片的敏感模块。
需要说明的是，图2中给出的仅仅是连接方式的示意图，也就是次顶层金属线与输入检测电路2以及输出检测电路3连接方式的示意图，并不是对主动屏蔽层1的大小与设置方式进行限定。顶层金属线需要覆盖输入检测电路2以及输出检测电路3。
在一种实现方式中，所述数字逻辑单元与所述敏感模块6以及所述输入输出接口模块5相连接。其中，敏感模块可以包括模拟检测模块，数据存储交互模块，随机数发生器等。
在一种实现方式中，所述数字逻辑单元4具有32组输入/输出接口，所述顶层金属线以及所述次顶层金属线包括32组，所述顶层金属线与所述次顶层金属线一一对应。
所述数字逻辑单元输出接口与所述数字逻辑单元的输入接口通过顶层金属线以及次顶层金属线乱序连接。
具体的，所述乱序连接为，数字逻辑单元输出接口以及输入接口分别包括32组，第一组输出接口通过顶层金属线以及次顶层金属线与任意一组输入接口相连接。
相应的，所述输入检测电路2包括32组，每一组输入检测电路包括至少一个X4反相器以及至少一个X16反相器的级联电路。所述输出检测电路3包括32组，每一组输出检测电路包括至少一个下拉电阻、至少一个X1反相器以及至少一个X4反相器的级联电路。
本实施例提供的安全芯片的主动屏蔽层电路，采用双层金属线线，可以将次顶层金属线的与输入输出检测模块的连接点隐藏于顶层金属线内，增加FIB探测难度，提高主动屏蔽层的抗攻击性。
本领域内的技术人员应明白，本申请的实施例可提供为方法、系统、或计算机程序产品。因此，本申请可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本申请可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器、CD-ROM、光学存储器等)上实施的计算机程序产品的形式。
本申请是参照根据本申请实施例的方法、设备(系统)、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。
这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。
这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。
前述对本发明的具体示例性实施方案的描述是为了说明和例证的目的。这些描述并非想将本发明限定为所公开的精确形式，并且很显然，根据上述教导，可以进行很多改变和变化。对示例性实施例进行选择和描述的目的在于解释本发明的特定原理及其实际应用，从而使得本领域的技术人员能够实现并利用本发明的各种不同的示例性实施方案以及各种不同的选择和改变。本发明的范围意在由权利要求书及其等同形式所限定。
Claims (5)
1.一种安全芯片的主动屏蔽层电路，所述安全芯片包括数字逻辑单元以及敏感模块，其特征在于，包括：
金属屏蔽层，包括顶层金属线以及次顶层金属线，所述顶层金属线与所述次顶层金属线通过多个贯穿金属屏蔽层的过孔相连接；
输入检测电路，包括第一输入接口以及第一输出接口，所述第一输入接口与安全芯片的数字逻辑单元输出接口相连接，所述第一输出接口与所述次顶层金属线的一端相连接，所述输入检测电路用于接收数字逻辑单元发送的检测信号，对所述检测信号进行放大处理，并将放大处理后的信号传输至所述次顶层金属线，所述次顶层金属线将接收到的信号传输至与所述次顶层金属线相连接的顶层金属线；
输出检测电路，包括第二输入接口以及第二输出接口，所述第二输入接口与所述次顶层金属线的另一端相连接，所述第二输出接口与所述数字逻辑单元输入接口相连接，所述输出检测电路用于对顶层金属线传输的信号进行消除天线效应处理，并将处理后的信号传输至所述数字逻辑单元的输入接口；
其中，所述次顶层金属线覆盖安全芯片的敏感模块，
其中，所述安全芯片的敏感模块包括：模拟检测模块，数据存储交互模块以及随机数发生器；
所述数字逻辑单元具有32组输入/输出接口，所述顶层金属线以及所述次顶层金属线包括32组，所述顶层金属线与所述次顶层金属线一一对应；
所述输入检测电路包括32组，每一组输入检测电路包括至少一个X4反相器以及至少一个X16反相器的级联电路；
所述输出检测电路包括32组，每一组输出检测电路包括至少一个下拉电阻、至少一个X1反相器以及至少一个X4反相器的级联电路。
2.根据权利要求1所述的主动屏蔽层电路，所述安全芯片包括输入输出接口模块，其特征在于，所述数字逻辑单元与所述敏感模块以及所述输入输出接口模块相连接。
3.如权利要求1所述的主动屏蔽层电路，其特征在于，所述数字逻辑单元输出接口与所述数字逻辑单元的输入接口通过顶层金属线以及次顶层金属线乱序连接。
4.如权利要求1所述的主动屏蔽层电路，其特征在于，所述顶层金属线的线宽和间距是次顶层金属线的线宽和间距的偶数倍。
5.如权利要求1所述的主动屏蔽层电路，其特征在于，所述顶层金属线以及所述次顶层金属线采用随机蛇行走线。
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Legal Events
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| GR01 | Patent grant | ||
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