JP2007042967A - 半導体装置 - Google Patents
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Abstract
【解決手段】半導体装置は、それぞれが半導体ウェハ11の上に形成され、ワイヤがボンディングされる複数のボンディングパッド14を有する複数の半導体デバイス15を備えている。各半導体デバイス15の間には、各半導体デバイス15を半導体ウェハ11から切り出す分割溝を形成する領域である分割溝形成領域12が格子状に設けられている。
半導体ウェハ11の上における各半導体デバイス15同士の間の領域であり且つ前記ワイヤの下側となる領域を除く領域には、半導体ウェハ11のテスト用の電極である複数の検査用パッド18が形成されている。
【選択図】図1
Description
本発明の一実施形態について図面を参照しながら説明する。図1は一実施形態に係る半導体装置であり(a)はウェハ状態の平面構成を示し、(b)は(a)のウェハから切り出された半導体チップの平面構造を示している。図1(a)に示すようにウェハ11の上には、半導体チップを切り出す分割溝を形成する分割溝形成領域12により格子状に区画された複数のチップ領域13が設けられている。本実施形態においては、チップ領域13のサイズは約1.5mm角である。
以下に、本発明の一実施形態の第1変形例について図面を参照しながら説明する。図4は本変形例に係る半導体装置のウェハ状態の平面構成を示している。図4において図1と同一の構成要素には同一の符号を附すことにより説明を省略する。
以下に、本発明の一実施形態の第2変形例について図面を参照しながら説明する。図5は本変形例に係る半導体装置のウェハ状態の平面構成を示している。図5において図1と同一の構成要素には同一の符号を附すことにより説明を省略する。
以下に、本発明の一実施形態の第3変形例について図面を参照しながら説明する。図6は本変形例に係る半導体装置のウェハ状態の平面構成を示している。図6において図1と同一の構成要素には同一の符号を附すことにより説明を省略する。
12 分割溝形成領域
13 チップ領域
14 ボンディングパッド
15 半導体デバイス
17 領域
18 検査用パッド
19 断片
21 半導体チップ
22 ばり
31 実装基板
32 基板パッド
33 ワイヤ
Claims (10)
- それぞれが複数のボンディングパッドを含む複数の半導体デバイスを有する半導体ウェハから切り出され、少なくとも1つの前記ボンディングパッドと少なくとも1つの前記半導体デバイスとを含む半導体チップと、
前記半導体チップを保持し、前記各ボンディングパッドとワイヤによりそれぞれ接続された複数の基板パッドを有する実装基板とを備え、
前記半導体チップの上における前記各ワイヤの下側の領域を除いた領域に、前記半導体ウェハの検査に用いる検査用パッドが切断されたパッド断片が残存していることを特徴とする半導体装置。 - 前記半導体チップは平面方形状であり、
前記各パッド断片は、前記半導体チップの角部に残存していることを特徴とする請求項1に記載の半導体装置。 - 前記半導体チップは平面方形状であり、
前記各ボンディング用パッドと前記各パッド断片とは、前記半導体チップを囲む4辺のうちの互いに異なる辺に沿ってそれぞれ配置されていることを特徴とする請求項1に記載の半導体装置。 - それぞれが半導体ウェハに形成され、ワイヤをボンディングするための複数のボンディングパッドを有する複数の半導体デバイスと、
前記各半導体デバイス同士の間に格子状に設けられ、前記各半導体デバイスを前記半導体ウェハから切り出す分割溝を形成する分割溝形成領域と、
それぞれが前記半導体ウェハにおける前記各半導体デバイス同士の間の領域であり且つ前記ワイヤの下側となる領域を除く領域に形成され、前記半導体ウェハの検査用の電極である複数の検査用パッドとを備えていることを特徴とする半導体装置。 - 前記複数の検査用パッドの一部は、前記分割溝形成領域を含む部分に形成されていることを特徴とする請求項4に記載の半導体装置。
- 前記各検査用パッドは、前記分割溝形成領域を除く領域に形成されていることを特徴とする請求項4に記載の半導体装置。
- 前記各検査用パッドは、前記各半導体デバイス同士の間の領域のうち前記分割溝の交点となる部分を囲む領域に形成されていることを特徴とする請求項4から6のいずれか1項に記載の半導体装置。
- 前記各半導体デバイスは、前記前記半導体ウェハの前記分割溝形成領域によって互いに区画された領域の四隅の部分を除く領域に形成されていることを特徴とする請求項7に記載の半導体装置。
- 前記各検査用パッドと前記各ボンディングパッドとは、前記半導体ウェハの前記分割溝形成領域によって互いに区画された領域を囲む4辺のうちの互いに異なった辺に沿ってそれぞれ形成されていることを特徴とする請求項4から6のいずれか1項に記載の半導体装置。
- 前記複数の検査用パッドのうちの隣接する前記半導体デバイス同士の間の領域に形成された各検査用パッドは、回転対称軸を有さないようにそれぞれ配置され、前記半導体ウェハの位置を識別するアライメントマークとして機能することを特徴とする請求項4から9のいずれか1項に記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP2005227483A JP4820602B2 (ja) | 2005-08-05 | 2005-08-05 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2005227483A JP4820602B2 (ja) | 2005-08-05 | 2005-08-05 | 半導体装置 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP2011160853A Division JP5300928B2 (ja) | 2011-07-22 | 2011-07-22 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
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JP2007042967A true JP2007042967A (ja) | 2007-02-15 |
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ID=37800654
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP2005227483A Expired - Fee Related JP4820602B2 (ja) | 2005-08-05 | 2005-08-05 | 半導体装置 |
Country Status (1)
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