JP2010040648A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】ダイシングにより、六角形の半導体チップを高スループットかつ効率的に製造する。
【解決手段】半導体ウェーハ１０を切断する半導体装置の製造方法であって、半導体ウェーハの複数の第１の領域に、第１の半導体回路を作成し、第２の領域に、第１の半導体回路を検査するためのテスト素子群を含む第２の半導体回路を作成し、所定の方向に走り互いに所定の間隔で並ぶ複数の第１の切断線Ｘ１で、切断を行い、第１の切断線と所定の角度θで交差し、互いに所定の間隔で並ぶ複数の第２の切断線Ｘ２で、切断を行うことによって、１つの前記第１の領域と、２つの前記第２の領域とを含む、複数の菱形中間チップ１３となし、複数の第３の切断線Ｘ３で、前記切断を行うことによって、各菱形中間チップ１３を、第１の領域を含む１つの六角形半導体チップ１１と、第２の領域を含む２つの三角形半導体チップ１２とに切り離す。
【選択図】図３

Description

本発明は、半導体装置の製造方法に関する。

半導体装置の製造過程においては一般的に、半導体ウェーハに回路を作り込み、所定の検査を行った後、ダイシング工程に進む。このダイシング工程で半導体ウェーハをカットし、１つ１つのチップに切り取る。ウェーハのカットには、通常、ダイシングブレードと呼ばれる極薄の円形刃が用いられる。

従来、ウェーハは縦・横にカットされ、正方形ないし長方形のチップに切り取られるのが一般的であった。

しかし、近年、半導体装置の小型化・高性能化の進展により、多層構造が採られ、層間絶縁膜には低誘電率のＬｏｗ−ｋ膜が用いられるようになっている。このため、以前に比べてチップの物理的な強度が低下しており、マウント工程やモールド工程などにおいて熱サイクルが印加されると、特にチップのコーナー部に大きな熱応力が加わることにより、クラックが発生するという問題が出てきている。

六角形の形状を有するチップ（以下、六角形半導体チップという。）の場合、四角形のチップに比べて円形に近い形状のため、熱応力を緩和することができる。その他、六角形半導体チップは下記の利点も有する。
（ａ）チップコーナー部の内角が鈍角のため、円形の半導体ウェーハ周縁部の廃棄率が低減し、収率が向上する。
（ｂ）チップをマウントする際、チップの中心にのみペースト剤を塗布しておけば、ペースト剤が均等に拡がるためチップコーナー部における接触不良が防止される。
（ｃ）チップコーナー部の電極パッド配置の自由度が高くなり、電極パッドの配置制限が緩和されることから、チップを小型化し易くなる。

上記のような利点があるため、六角形半導体チップが望まれている。

六角形半導体チップの製造方法として、例えば、レーザを用いてウェーハをカットする方法が開示されている（特許文献１）。このようなレーザダイシングの場合、折れ線状にウェーハをカットできる利点がある。しかし、従来のダイシング装置を置き換えることが必要となり、また、従来のブレードによるダイシングに比べてカット速度が遅いため、スループットが低下するという問題がある。
特開２００８−１０６２４号公報

本発明は、ダイシングブレードを用いたダイシングにより、六角形の半導体チップを高スループットかつ効率的に製造可能な半導体装置の製造方法を提供する。

本発明の一態様によれば、ダイシングブレードを用いた切断により半導体ウェーハを切断するようにした半導体装置の製造方法であって、前記半導体ウェーハの複数の第１の領域に、第１の半導体回路をそれぞれ作成し、前記半導体ウェーハの複数の第２の領域に、前記第１の半導体回路を検査するためのテスト素子群を含む第２の半導体回路をそれぞれ作成し、所定の方向に走り互いに所定の間隔で並ぶ複数の第１の切断線で、前記切断を行い、前記複数の第１の切断線とそれぞれ所定の角度で交差し、互いに前記所定の間隔で並ぶ複数の第２の切断線で、前記切断を行うことによって、１つの前記第１の領域と、２つの前記第２の領域とを含む、複数の菱形中間チップとなし、前記各菱形中間チップの頂点から等距離にある、前記頂点を挟む２辺上の、２点を通り、所定の間隔で並ぶ複数の第３の切断線で、前記切断を行うことによって、前記各菱形中間チップを、前記第１の領域を含む１つの六角形半導体チップと、前記第２の領域を含む２つの三角形半導体チップとに切り離す、ことを特徴とする半導体装置の製造方法が提供される。

本発明によれば、ダイシングブレードを用いたダイシングにより、六角形の半導体チップを高スループットかつ効率的に製造できる。

本発明の実施形態について説明する前に、比較例について図７を用いて説明する。この図は、半導体ウェーハを縦・横の２方向に沿って切断することにより、この半導体ウェーハから切り取られた複数の四角形半導体チップ２１，２１，・・・のうち、ある四角形半導体チップ２１を中心に拡大した図である。この四角形半導体チップ２１には、所望の半導体回路が作り込まれている。

また、図７からわかるように、四角形半導体チップ２１の周囲にはＴＥＧ領域２２が設けられている。このＴＥＧ領域２２には、四角形半導体チップ２１に作成された半導体回路を検査するためのＴＥＧ（Ｔｅｓｔ Ｅｌｅｍｅｎｔ Ｇｒｏｕｐ；テスト素子群）が作成されている。このＴＥＧとして、例えば、四角形半導体チップ２１内の半導体回路を構成する素子と同じプロセスで作成された評価用素子（トランジスタ、抵抗、キャパシタなど）、この半導体回路の特定の機能を担う部分を抜き出した回路、この半導体回路の障害原因の究明に適したテスト回路などがある。ＴＥＧを評価することにより、四角形半導体チップ２１内の半導体回路に発生する設計上又は製造上の問題を見つけ出し、早期に原因を究明することができる。

カット領域２３は、ダイシングする際にダイシングブレードが通過するダイシングラインにマージンを付加した領域（切り代）である。このカット領域２３にはＴＥＧは作成されない。この理由について説明する。従来、カット領域に作成されたＴＥＧを評価し、その後、ダイシングにより切断しても特に問題はなかった。しかし、昨今の半導体装置では多層構造が採られ、配線量が増えているため、以前よりもアルミニウムなどの金属材料の使用量が多くなっている。このため、ダイシングブレードによりＴＥＧを切断すると、チップが欠けてしまったり（チッピング）、接着されているテープから剥がれたりしてしまう。よって、ＴＥＧは、カット領域に設けることができず、図７のようにＴＥＧ領域２２に設ける必要がある。

なお、このカット領域の幅は、例えば５０μｍである。ＴＥＧ領域２２，２２の幅とカット領域２３の幅を合計した幅（図７中の幅ｗ）は、例えば２００〜３００μｍである。

以下、本発明の実施形態に係る半導体装置の製造方法を、図面を参照しながら説明する。なお、全図を通して同一の機能を有する構成要素には同一の符号を付している。
（１）半導体ウェーハ１０の複数の第１の領域に、第１の半導体回路をそれぞれ作成する。この第１の領域は後述の六角形半導体チップ１１に含まれる。なお、第１の半導体回路として、例えば、システムＬＳＩが挙げられる。この場合、後述の六角形半導体チップ１１の一辺の長さは、例えば、１ｍｍ以上２０ｍｍ以下である。
また、半導体ウェーハ１０の複数の第２の領域に、第２の半導体回路をそれぞれ作成する。この第２の領域は後述の三角形半導体チップ１２に含まれる。なお、第２の半導体回路として、前述の第１の半導体回路を検査するためのＴＥＧを作成する。
（２）次に、半導体ウェーハ１０に作成された第１及び第２の半導体回路を評価し、その後、半導体ウェーハ１０をダイシング装置（図示せず）にセットする。
（３）次に、図１に示すように、ダイシングブレードを用いて、所定の方向（図１では縦方向）に走り互いに所定の間隔で並ぶ複数の第１の切断線Ｘ１，Ｘ１，・・・で半導体ウェーハ１０を切断する。
（４）次に、図２に示すように、ダイシングブレードを用いて、複数の第１の切断線Ｘ１，Ｘ１，・・・とそれぞれ所定の角度θで交差し、互いに前記所定の間隔で並ぶ複数の第２の切断線Ｘ２，Ｘ２，・・・で半導体ウェーハ１０を切断する。これにより、複数の菱形の形状を有する半導体チップ（以下、菱形中間チップという。）１３，１３，・・・が得られる。各菱形中間チップ１３は、１つの第１の領域と、２つの第２の領域とを含む。なお、角度θは用途に応じて適当に決められる。
（５）次に、ダイシングブレードを用いて、各菱形中間チップ１３の頂点から等距離にある、その頂点を挟む２辺上の、２点を通り、所定の間隔で並ぶ複数の第３の切断線Ｘ３，Ｘ３，・・・で、菱形中間チップ１３，１３，・・・を切断する。これにより、図３からわかるように、１つの菱形中間チップ１３を通る２本の第３の切断線Ｘ３，Ｘ３により、この菱形中間チップ１３は、１つの六角形半導体チップ１１と、２つの三角形半導体チップ１２，１２とに切り離される。２本の第３の切断線Ｘ３，Ｘ３のうち一方は、菱形中間チップ１３（菱形ＡＢＣＤ）の頂点Ａから等距離にある、頂点Ａを挟む２辺上の、２点Ｍ_１，Ｍ_２を通る（ＡＭ_１＝ＡＭ_２）。他方の第３の切断線Ｘ３は、頂点Ａに対向する頂点Ｃから等距離にある、頂点Ｃを挟む２辺上の、２点Ｎ_１，Ｎ_２を通る（ＣＮ_１＝ＣＮ_２）。図３は、ＡＭ_１≠ＣＮ_１の場合を示している。

上記の工程により、図３に示すように、１つの菱形半導体チップ１３から、１つの六角形半導体チップ１１と、２つの三角形半導体チップ１２，１２が得られる。

なお、上記の方法において、角度θ、第３の切断線Ｘ３の切断条件を変更することで、六角形半導体チップ１１及び三角形半導体チップ１２の形状をさまざまに変えることができる。

例えば、図４に示すように、第１の切断線Ｘ１と第２の切断線Ｘ２のなす角度θを６０°とし、かつ、第３の切断線Ｘ３が菱形中間チップ１３の辺のうち、６０°の内角をなす２辺のそれぞれの中点を通るようにしてもよい（ＡＭ_１＝ＢＭ_１，ＡＭ_２＝ＤＭ_２，ＣＮ_１＝ＢＮ_１，ＣＮ_２＝ＤＮ_２）。この場合、六角形半導体チップ１１の形状は正六角形となり最も円形に近くなるため、前述の熱サイクル印加時に問題となる熱応力を緩和できるという利点がある。

次に、上記の方法により六角形半導体チップ１１を製造する場合の収率について、前述の比較例に係る四角形チップ２１を製造する場合と比較して説明する。図５は、図４の破線で囲った部分（Ｈ部）を拡大したものである。前述のように三角形半導体チップ１２にＴＥＧが作成されているので、前述の比較例（図７）におけるＴＥＧ領域２２は三角形半導体チップ１２に含まれることになる。このため、図５に示すように、各チップ間の幅としてはカット領域１５の幅だけ確保すればよい。よって、上記の方法により収率を落とさずに六角形半導体チップ１１を製造することができる。

以上、本実施形態によれば、従来のダイシングブレードを用いたダイシングにより、高スループットかつ効率的に六角形半導体チップを製造することができる。

次に、本発明の実施形態に係る２つの変形例を説明する。

一つ目の変形例では、前述の三角形半導体チップ１２に含まれる第２の領域に、ＴＥＧではなく、六角形半導体チップ１１に含まれる第１の領域に作成される半導体回路と協働する回路を作っておく。例えば、第１の領域にロジック回路を作成し、第２の領域にメモリ回路を作成する。逆に、第１の領域にメモリ回路を作成し、第２の領域にロジック回路を作成してもよい。

そして、これらのチップを組み合わせて、ＳｉＰ（Ｓｙｓｔｅｍ ｉｎ Ｐａｋａｇｅ）を構成する。図６は、このようなＳｉＰの構成例を示している。ＳｉＰ３０は、六角形半導体チップ１１の上に２つの三角形半導体チップ１２ａ，１２ｂをマウントしたものである。この図からわかるように、三角形半導体チップを幾何学的に効率良く並べることができる。

ＳｉＰ４０は、六角形半導体チップ１１の上に三角形半導体チップ１２ａをマウントし、この三角形半導体チップ１２ａの上に別の三角形半導体チップ１２ｂをマウントしたものである。

なお、三角形半導体チップの並べ方は図示したものに限られない。また、マウントする三角形半導体チップの数は必要に応じて変えてよい。

各チップに形成された電極は、ボンディングワイヤーにより接続される。若しくは、チップにバンプ電極を形成しておき、マウント時に直接接続されるようにしてもよい。このようにして、各チップが電気的に接続されたＳｉＰ３０（４０）は、所期の機能を達成するものとして構成され、１つのシステムとして動作する。

次に、二つ目の変形例について説明する。

二つ目の変形例では、前述の三角形半導体チップ１２に含まれる第２の領域に、ＩＰ（Ｉｎｔｅｌｌｅｃｔｕａｌ Ｐｒｏｐｅｒｔｙ）を作成する。このＩＰは、設計資産としての回路機能ブロックであり、六角形半導体チップ１１に含まれる第１の領域に作成される半導体回路とは独立して動作するものである。このようにすることで、ＩＰの設計検証を専用のウェーハを用いることなく行うことができる。

以上、本発明の実施形態と２つの変形例について説明した。

なお、１つの菱形中間チップ１３から切り取られる２つの三角形チップ１２，１２に、それぞれ異なる種類の半導体回路を作成してもよい。例えば、片方の三角形チップ１２に、ＩＰ又は六角形半導体チップの半導体回路と協働する回路を作成し、他方の三角形チップ１２にＴＥＧを作成してもよい。ＴＥＧに比べてＩＰの回路規模が大きい場合には、前述のように菱形中間チップ１３から得られる２つの三角形半導体チップ１２，１２の面積が異なるようにして（図３参照）、面積の大きい三角形半導体チップにＩＰを作成し、面積の小さい三角形半導体チップにＴＥＧを作成するようにすることができる。

また、１つの三角形チップ１２にそれぞれ異なる種類の半導体回路を作成してもよい。例えば、１つの三角形チップ１２にＩＰとＴＥＧの両方を作成してもよい。

本発明の実施形態に係る半導体装置の製造方法を示す図である。 図１に続く、本発明の実施形態に係る半導体装置の製造方法を示す図である。 図２に続く、本発明の実施形態に係る半導体装置の製造方法を示す図である。 別の本発明の実施形態に係る半導体装置の製造方法を示す図である。 図４の破線で囲まれた部分（Ｈ部）の拡大図である。 変形例に係るＳｉＰの構成を示す図である。 比較例に係る四角形半導体チップの拡大図である。

符号の説明

半導体ウェーハ １０
六角形半導体チップ １１
三角形半導体チップ １２，１２ａ，１２ｂ
菱形中間チップ １３
カット領域 １５，２３
四角形半導体チップ ２１
ＴＥＧ領域 ２２
ＳｉＰ ３０，４０

Claims (5)

1. ダイシングブレードを用いた切断により半導体ウェーハを切断するようにした半導体装置の製造方法であって、
   前記半導体ウェーハの複数の第１の領域に、第１の半導体回路をそれぞれ作成し、
   前記半導体ウェーハの複数の第２の領域に、前記第１の半導体回路を検査するためのテスト素子群を含む第２の半導体回路をそれぞれ作成し、
   所定の方向に走り互いに所定の間隔で並ぶ複数の第１の切断線で、前記切断を行い、
   前記複数の第１の切断線とそれぞれ所定の角度で交差し、互いに前記所定の間隔で並ぶ複数の第２の切断線で、前記切断を行うことによって、１つの前記第１の領域と、２つの前記第２の領域とを含む、複数の菱形中間チップとなし、
   前記各菱形中間チップの頂点から等距離にある、前記頂点を挟む２辺上の、２点を通り、所定の間隔で並ぶ複数の第３の切断線で、前記切断を行うことによって、前記各菱形中間チップを、前記第１の領域を含む１つの六角形半導体チップと、前記第２の領域を含む２つの三角形半導体チップとに切り離す、
   ことを特徴とする半導体装置の製造方法。
2. ダイシングブレードを用いた切断により半導体ウェーハを切断するようにした半導体装置の製造方法であって、
   半導体ウェーハの複数の第１の領域に、第１の半導体回路をそれぞれ作成し、
   前記半導体ウェーハの複数の第２の領域に、前記第１の半導体回路と独立して動作する第２の半導体回路をそれぞれ作成し、
   所定の方向に走り互いに所定の間隔で並ぶ複数の第１の切断線で、前記切断を行い、
   前記複数の第１の切断線とそれぞれ所定の角度で交差し、互いに前記所定の間隔で並ぶ複数の第２の切断線で、前記切断を行うことによって、１つの前記第１の領域と、２つの前記第２の領域とを含む、複数の菱形中間チップとなし、
   前記各菱形中間チップの頂点から等距離にある、前記頂点を挟む２辺上の、２点を通り、所定の間隔で並ぶ複数の第３の切断線で、前記切断を行うことによって、前記各菱形中間チップを、前記第１の領域を含む１つの六角形半導体チップと、前記第２の領域を含む２つの三角形半導体チップとに切り離す、
   ことを特徴とする半導体装置の製造方法。
3. ダイシングブレードを用いた切断により半導体ウェーハを切断するようにした半導体装置の製造方法であって、
   半導体ウェーハの複数の第１の領域に、第１の半導体回路をそれぞれ作成し、
   前記半導体ウェーハの複数の第２の領域に、前記第１の半導体回路と協働する第２の半導体回路をそれぞれ作成し、
   所定の方向に走り互いに所定の間隔で並ぶ複数の第１の切断線で、前記切断を行い、
   前記複数の第１の切断線とそれぞれ所定の角度で交差し、互いに前記所定の間隔で並ぶ複数の第２の切断線で、前記切断を行うことによって、１つの前記第１の領域と、２つの前記第２の領域とを含む、複数の菱形中間チップとなし、
   前記各菱形中間チップの頂点から等距離にある、前記頂点を挟む２辺上の、２点を通り、所定の間隔で並ぶ複数の第３の切断線で、前記切断を行うことによって、前記各菱形中間チップを、前記第１の領域を含む１つの六角形半導体チップと、前記第２の領域を含む２つの三角形半導体チップとに切り離し、
   さらに、前記六角形半導体チップにおける前記第１の半導体回路と、前記三角形チップにおける前記第２の半導体回路とを、互いに電気的に接続することによって、所期の機能を達成するものとして構成する、
   ことを特徴とする半導体装置の製造方法。
4. 請求項３に記載の半導体装置の製造方法であって、
   前記六角形半導体チップの上に前記三角形半導体チップを積み重ねることにより互いに電気的に接続して、所期の機能を達成するものとして構成する、
   ことを特徴とする半導体装置の製造方法。
5. 請求項１乃至４のいずれかに記載の半導体装置の製造方法であって、
   前記所定の角度は６０°であり、かつ、
   前記第３の切断線は、前記各菱形中間チップの辺のうち、６０°の内角をなす２辺のそれぞれの中点を通る、
   ことを特徴とする半導体装置の製造方法。

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