JP2014090117A - 半導体装置、半導体装置の実装構造、および半導体装置の製造方法 - Google Patents

Abstract

【課題】 製造の効率化に適する半導体装置の製造方法を提供すること。
【解決手段】 機能部１５を含む半導体層１と、機能部１５に積層された主面電極２１と、主面電極２１に積層された絶縁層２４と、半導体層１の厚さ方向Ｚに交差する方向を向く外側面４と、を備え、外側面４は、第１部分４１と、第１部分４１に対して厚さ方向Ｚの一方側に位置する第２部分４６と、を有し、第１部分４１は、第２部分４６と比べて平滑面となっている。
【選択図】 図４

Description

本発明は、半導体装置、半導体装置の実装構造、および半導体装置の製造方法に関する。

従来から、様々な半導体装置が知られている（たとえば特許文献１参照）。半導体装置を製造する工程においては、半導体基板（半導体ウエハ）をダイシングする工程を行う。半導体基板をダイシングする方法として、ブレードダイシング方法、レーザダイシング方法、および、スクライブダイシング方法がある。

ブレードダイシング方法ではブレードツールを用いる。ブレードツールは高価である場合が多い。また、ブレードダイシング方法は、水を使用するため、作業性が悪い。更に、そもそもブレードダイシング方法を用いた場合には、ダイシング速度が遅い、といった難点がある。

レーザダイシング方法では、半導体基板の厚さが厚いと、レーザスキャン回数が増加しダイシング速度が遅くなる。また、レーザにより溶融した溶融物が飛散し、半導体装置の表面が損傷するおそれがある。また、レーザダイシング方法を行うには、コストが高くなることが多い。

スクライブダイシング方法では、スクライブツールを用いて、半導体基板の表面に溝を形成する。次に、半導体基板を溝に沿ってブレイキングすることにより、半導体装置を得る。このようなスクライブダイシング方法では、スクライブツールによって溝を順番に形成していかなければならず、半導体装置の製造効率を十分に向上させることができない。また、スクライブツールがダイヤモンドよりなる場合には、スクライブツールが高価である。

半導体基板が硬い場合に、ブレードダイシング方法あるいはレーザダイシング方法を用いるときには、ダイシング速度が更に遅くなる。一方、半導体基板が硬い場合に、スクライブダイシング方法を用いるときには、ダイヤモンドツールの寿命が短くなる。

特開２０１２−１２４３２９号公報

本発明は、上記した事情のもとで考え出されたものであって、製造の効率化に適する半導体装置の製造方法を提供することをその主たる課題とする。

本発明の第１の側面によると、機能部を含む半導体層と、前記機能部に積層された主面電極と、前記主面電極に積層された絶縁層と、前記半導体層の厚さ方向に交差する方向を向く外側面と、を備え、前記外側面は、第１部分と、前記第１部分に対して前記厚さ方向の一方側に位置する第２部分と、を有し、前記第１部分は、前記第２部分と比べて平滑面となっている、半導体装置が提供される。

好ましくは、前記第１部分は、前記厚さ方向において前記第２部分から離れるほど平面視において前記機能部に近づくように、前記厚さ方向に対して傾斜している部位を有する。

好ましくは、前記第１部分は、少なくとも前記半導体層によって構成されている。

好ましくは、前記第１部分は、前記絶縁層によって構成されている部位を有する。

好ましくは、前記第１部分の表面粗さは、１ｎｍ以上０．２μｍ以下である。

好ましくは、前記第１部分は、平面視において、前記機能部の周囲を一周している。

好ましくは、前記第２部分は、前記厚さ方向に沿う形状である。

好ましくは、前記第２部分は、少なくとも前記半導体層によって構成されている。

好ましくは、前記第２部分の表面粗さは、１ｎｍより大きく４μｍ以下である。

好ましくは、前記第２部分は、平面視において、前記機能部の周囲を一周している。

好ましくは、前記第１部分は、前記第２部分の位置する側とは反対側に位置する端縁を有し、前記端縁は、直線状である。

好ましくは、前記端縁は全体にわたって、幅が２μｍの仮想帯状領域内に収まる。

好ましくは、前記端縁は、各々が一方向に沿って延びる４つの直線部を有し、各直線部は、矩形の一辺を形成するように配置されている。

好ましくは、前記端縁は、前記４つの直線部のうちの２つにつながる曲線部を有する。

好ましくは、前記端縁は、前記絶縁層によって構成されている。

好ましくは、前記半導体層に積層された裏面電極を更に備え、前記半導体層は、前記裏面電極および前記主面電極の間に位置している。

本発明の第２の側面によると、本発明の第１の側面によって提供される半導体装置と、前記半導体装置が搭載された搭載部材と、前記半導体装置における前記主面電極、および、前記搭載部材のいずれにも接する導通部材と、を備える、半導体装置の実装構造が提供される。

本発明の第３の側面によると、本発明の第１の側面によって提供される半導体装置の製造方法であって、母材を複数の装置に固片化する工程を備え、前記固片化する工程は、エッチングによって前記母材に溝を形成する工程を含む、半導体装置の製造方法が提供される。

好ましくは、前記固片化する工程の前に、半導体基板に機能部を形成する工程と、前記半導体基板に絶縁層を積層させる工程と、前記機能部に主面電極を積層させる工程と、を更に備える。

好ましくは、前記溝を形成する工程においては、前記半導体基板のうち前記機能部が形成された側に、前記溝を形成する。

好ましくは、前記溝を形成する工程においては、ドライエッチングを行う。

好ましくは、前記固片化する工程は、前記溝を形成する工程の後に、前記溝に沿って前記母材を割る工程を含む。

本発明のその他の特徴および利点は、添付図面を参照して以下に行う詳細な説明によって、より明らかとなろう。

本発明の第１実施形態にかかる半導体装置の正面図である。 本発明の第１実施形態にかかる半導体装置の平面図である。 本発明の第１実施形態にかかる半導体装置の底面図である。 図２のＩＶ−ＩＶ線に沿う断面図である。 本発明の第１実施形態にかかる半導体装置の拡大平面図である。 図４のＶＩ−ＶＩ線に沿う部分拡大図である。 本発明の第１実施形態にかかる半導体装置の実装構造の断面図である。 図１に示した半導体装置の製造方法の一工程を示す断面図である。 図８に続く一工程を示す断面図である。 図９に続く一工程を示す断面図である。 図１０に続く一工程を示す断面図である。 図１１に示した中間品の平面図である。 図１１に続く一工程を示す断面図である。 図１３に続く一工程を示す断面図である。 図１４に続く一工程を示す断面図である。 図１５に続く一工程を示す断面図である。 図１６に続く一工程を示す断面図である。 本発明の第１実施形態の第１変形例にかかる半導体装置の平面図である。

以下、本発明の実施の形態につき、図面を参照して具体的に説明する。

＜第１実施形態＞
図１は、本発明の第１実施形態にかかる半導体装置の正面図である。図２は、本発明の第１実施形態にかかる半導体装置の平面図である。図３は、本発明の第１実施形態にかかる半導体装置の底面図である。図４は、図２のＩＶ−ＩＶ線に沿う断面図である。図５は、本発明の第１実施形態にかかる半導体装置の拡大平面図である。図６は、図４のＶＩ−ＶＩ線に沿う部分拡大図である。

これらの図に示す半導体装置１００は、半導体層１と、主面電極２１と、絶縁層２４と、裏面電極２６と、を備える。半導体装置１００は、いわゆる半導体チップであり、たとえば、ダイオード（ＬＥＤを含む）、トランジスタ、あるいは、ＬＳＩである。

半導体層１は半導体材料よりなる。半導体層１を構成する半導体材料としては、たとえば、ＳｉＣ、Ｓｉ、ＧａＰ、ＧａＡｓ、ＩｎＰ、およびＧａＮが挙げられる。本実施形態では、半導体層１を構成する半導体材料はＳｉＣである。

半導体層１は主面１１および裏面１２を有する。

主面１１は、半導体層１の厚さ方向Ｚにおける一方を向いている。図４では、主面１１は上方向を向いている。裏面１２は主面１１とは反対方向を向いている。図４では、裏面１２は下方向を向いている。半導体層１は機能部１５を含む。機能部１５は、半導体装置１００の機能を発揮するための部分である。図では、機能部１５を模式的に示している。

主面電極２１は半導体層１に積層されている。具体的には主面電極２１は半導体層１における主面１１に形成されている。主面電極２１は機能部１５に積層されている。また、主面電極２１は機能部１５に導通している。主面電極２１は半導体装置１００において主面１１の向いている方向に露出している。本実施形態においては、主面電極２１は半導体層１に直接接している。主面電極２１を構成する材料は、導電性を有するものであれば特に限定されず、たとえば、Ｎｉ、Ａｕ、あるいはＡｌが挙げられる。本実施形態では、主面電極２１は１つのみである例を示しているが、本実施形態と異なり半導体装置における主面電極の数は複数であってもよい。

絶縁層２４は半導体層１に積層されている。絶縁層２４の少なくとも一部は、半導体層１における機能部１５以外の領域に形成されている。絶縁層２４は半導体層１に直接接している。絶縁層２４は主面電極２１に積層されている。絶縁層２４は主面電極２１に直接接している。絶縁層２４は主面電極２１と半導体層１との間に位置している部位を有する。絶縁層２４は主面電極２１から露出している部位を有する。絶縁層２４を構成する材料は特に限定されないが、たとえば、ＳｉＯ₂、ＳｉＮ、あるいは、Ｓｉ₃Ｎ₄が挙げられる。

裏面電極２６は半導体層１に積層されている。具体的には、裏面電極２６は半導体層１における裏面１２に形成されている。そのため、裏面電極２６と主面電極２１との間に、半導体層１が位置している。裏面電極２６は半導体装置１００において裏面１２の向いている方向に露出している。本実施形態においては、裏面電極２６は半導体層１に直接接している。裏面電極２６を構成する材料は、導電性を有するものであれば特に限定されず、たとえば、Ｎｉ、Ａｕ、あるいはＡｌが挙げられる。本実施形態では、裏面電極２６は１つのみである例を示しているが、本実施形態と異なり半導体装置における裏面電極２６の数は複数であってもよい。本実施形態とは異なり、半導体装置１００が裏面電極２６を備えていなくてもよい。また、本実施形態とは異なり、半導体層１の裏面１２側に絶縁基板が配置されていてもよい。

半導体装置１００は、半導体層１の厚さ方向Ｚに交差する方向を向く外側面４を有する。図２に示すように、外側面４は厚さ方向Ｚ視（平面視）において、外方を向いている。外側面４は、厚さ方向Ｚ視において、機能部１５の周囲を一周している。外側面４は、半導体装置１００において露出している。

外側面４は、第１部分４１および第２部分４６を有する。

第１部分４１は、第２部分４６に対して厚さ方向Ｚの一方側に位置している。本実施形態においては、第１部分４１は半導体層１の主面１１側に位置している。第１部分４１は、厚さ方向Ｚ視（平面視）において、外方を向いている。第１部分４１は、厚さ方向Ｚ視において、機能部１５の周囲を一周している。第１部分４１は、厚さ方向Ｚにおいて第２部分４６から離れるほど、厚さ方向Ｚ視（平面視）において機能部１５に近づくように、厚さ方向Ｚに対して傾斜している部位を有する。第１部分４１は第２部分４６と比べて平滑面となっている。第１部分４１の表面粗さＲｚは、たとえば、１ｎｍ以上０．２μｍ以下である。厚さ方向Ｚにおける第１部分４１の寸法は、たとえば、１０〜２０μｍである。第１部分４１は、少なくとも半導体層１によって構成されている。本実施形態においては第１部分４１は、絶縁層２４によって構成されている部位を有する。本実施形態とは異なり、第１部分４１が絶縁層２４によって構成されている部位を有していなくてもよい。

第１部分４１は端縁４１１を有する。端縁４１１は、第２部分４６の位置する側とは反対側に位置している。図２、図５に示すように、端縁４１１は直線状である。具体的には、図５に示すように、端縁４１１は全体にわたって、幅Ｌ１が２μｍの仮想帯状領域Ｒ１内に収まる。本実施形態においては、端縁４１１は絶縁層２４によって構成されている。端縁４１１は、４つの直線部（直線部４２ａと、直線部４２ｂと、直線部４２ｃと、直線部４２ｄ）を有する。各直線部は一方向に沿って延びる。各直線部は、矩形の一辺を形成するように配置されている。そのため直線部４２ａと直線部４２ｃとは互いに平行であり、直線部４２ｂと直線部４２ｄとは平行である。本実施形態においては、４つの直線部のうちの２つは互いにつながっている。よって、４つの直線部によって形成される形状は、略完全な矩形である。

図４に示すように、第２部分４６は、第１部分４１に対して厚さ方向Ｚの一方側に位置している。本実施形態においては、第２部分４６は半導体層１の裏面１２側に位置している。第２部分４６は、厚さ方向Ｚ視（平面視）において、外方を向いている。第２部分４６は、厚さ方向Ｚ視において、機能部１５の周囲を一周している。第２部分４６は、厚さ方向Ｚに沿う形状である。すなわち、第２部分４６は裏面１２に対し直立している。図６に示すように、第２部分４６は比較的凹凸が形成された面である。第２部分４６は第１部分４１と比べて粗い。第２部分４６の表面粗さＲｚは、たとえば、１ｎｍより大きく４μｍ以下である。図４に示すように、第２部分４６は、少なくとも半導体層１によって構成されている。本実施形態においては第２部分４６は、裏面電極２６によって構成されている部位を有する。本実施形態とは異なり、第２部分４６が裏面電極２６によって構成されている部位を有していなくてもよい。

次に、図７を用いて、半導体装置１００の実装構造８００について説明する。

同図に示す実装構造８００は、半導体装置１００と、搭載部材８０１と、導通部材８０２と、を備える。

搭載部材８０１は、たとえばプリント配線基板である。搭載部材８０１は、たとえば、絶縁基板と、当該絶縁基板に形成されたパターン電極（図示略）とを含む。搭載部材８０１には、半導体装置１００が搭載されている。搭載部材８０１に半導体装置１００が接合部材８０４によって接合されている。本実施形態とは異なり、搭載部材８０１がプリント配線基板でなくてもよい。たとえば、搭載部材８０１が、金属よりなるリードフレームであってもよい。本実施形態において、接合部材８０４は、たとえば、ハンダや銀ペーストである。半導体装置１００が裏面電極２６を有していない場合、接合部材８０４が導電性を有していなくてもよく、絶縁性のものであってもよい。導通部材８０２は、搭載部材８０１と半導体装置１００における主面電極２１とのいずれにも接している。本実施形態においては、導通部材８０２は、主面電極２１と、搭載部材８０１における上記パターン電極と、に接している。導通部材８０２は、ワイヤ、銀ペースト、あるいはハンダである。本実施形態では導通部材８０２はワイヤである。半導体装置１００が搭載部材８０１にフリップチップ接続される場合には、導通部材８０２は、ハンダでありうる。

次に、半導体装置１００の製造方法について説明する。

まず、図８に示す母材７０１を用意し、ステージ７８１に配置する。母材７０１を製造するには、簡単に述べると以下の通りである。まず、半導体プロセスを用いて、半導体基板１’に複数の機能部１５を形成する。次に、半導体プロセスを用いて、機能部１５が形成された半導体基板１’に絶縁層２４’を形成する。次に、半導体プロセスを用いて、機能部１５に主面電極２１を形成する。このようにして、母材７０１が形成される。

図９に示すように、母材７０１がステージ７８１に配置された状態で、母材７０１にレジスト層７０２を塗布する。具体的には、半導体基板１’の主面１１’側に、レジスト層７０２を塗布する。次に、図１０に示すように、露光によってレジスト層７０２をパターニングする。

次に、図１１に示すように、真空チャンバ内にて、母材７０１を、第１電極７８２および第２電極７８３の間に配置する。図１１、図１３では真空チャンバを点線にて示している。次に、第１電極７８２および第２電極７８３の間の空間にエッチングガス（たとえばＳＦ₆＋Ｏ₂プラズマガス）を充満させることにより、母材７０１の表面をエッチングする。本実施形態においてエッチングとしてはドライエッチングを行う。このようにして、母材７０１に溝７０３を形成する。なお溝７０３の深さは、たとえば、１０〜２０μｍである。深さが１０〜２０μｍである溝７０３は、ダイヤモンドツールを用いて母材７０１をスクライブした場合よりも深い。半導体基板１’がＳｉＣよりなる場合、たとえば１０分程度で、１０μｍの深さの溝７０３を形成できる。溝７０３の内面は、上述の第１部分４１になる。溝７０３はエッチングによって形成されるので、溝７０３の内面は比較的平滑である。そのため、上述の第１部分４１も比較的平滑である。また、本実施形態において、溝７０３が形成されるのは、半導体基板１’の主面１１’側（半導体基板１’のうち機能部１５が形成された側）である。図１２に示すように、溝７０３の平面視の形状は、碁盤の目状である。溝７０３の幅は、たとえば、５〜１０μｍである。本実施形態では、溝７０３の断面形状はＶ字状である。本実施形態とは異なり、溝７０３の形状は矩形状であってもよいし、∪字状であってもよい。本実施形態とは異なり、溝７０３を、半導体基板１’の裏面１２’側に形成してもよい。

次に、図１３に示すように、次に、第１電極７８２および第２電極７８３の間の空間にエッチングガス（たとえばＯ₂プラズマガス）を充満させることにより、エッチングによって、レジスト層７０２を除去する。本実施形態においてエッチングとしてはドライエッチングを行う。次に、母材７０１を真空チャンバから取り出す。

次に、図１４に示すように、母材７０１のうち溝７０３の形成された面に第１テープ７８５を貼り付ける。本実施形態の第１テープ７８５はバックグラインドテープと称されることがある。次に、第１テープ７８５が貼り付けられた母材７０１をステージ７８４によって支持する。次に、半導体基板１’の裏面１２’を削る。これにより、半導体基板１’の厚さを薄くする。

次に、図１５に示すように、半導体基板１’の裏面１２’’に裏面電極２６’を形成する。裏面電極２６’の形成はたとえばスパッタにより行う。

次に、図１６に示すように、母材７０１のうち溝７０３の形成された面とは反対側の面に、第２テープ７８６を貼り付ける。本実施形態の第２テープ７８６はダイシングテープと称されることがある。次に、第２テープ７８６をフレーム７９２およびホルダ７９１で挟み込み、且つ、第１テープ７８５上に弾性板７９３を配置する。なお、本実施形態ではフレーム７９２は平面視においてリング状である。

次に、図１７に示すように、ブレイクツール７９６を母材７０１に押し付ける。具体的には、ブレイクツール７９６を、母材７０１のうち、溝７０３の形成された側とは反対側の部分に押し付ける。これにより、母材７０１および弾性板７９３は図１７の上方向に向かってわずかに湾曲し、溝７０３を起点として母材７０１に亀裂が生じる。その結果、溝７０３に沿って母材７０１が割れる。母材７０１が割れることによって、上述の第２部分４６が形成される。以上のように、母材７０１を複数の装置７１１（複数の半導体装置１００）に固片化する。次に、図示は省略するが、装置７１１（半導体装置１００）から第１テープ７８５および第２テープ７８６を剥がす。このようにしして、上述の半導体装置１００が製造される。

本実施形態とは異なり、母材７０１に溝７０３を形成した後に、母材７０１を割る必要は必ずしもない。たとえば、溝７０３に沿ってレーザを照射することによって、母材７０１を複数の装置７１１に固片化してもよい。また、溝７０３を形成する前に、半導体基板１’に機能部１５を形成することが好ましいが、本実施形態とは異なり、固片化した後に、機能部１５を形成してもよい。

次に、本実施形態の作用効果について説明する。

本実施形態においては、第１部分４１は第２部分４６と比べて平滑面となっている。上述のように、これは、母材７０１を複数の装置７１１に固片化する際に、エッチングによって母材７０１に溝７０３を形成したからである。エッチングを用いると、一括して溝７０３を形成できる。そのため、母材７０１を複数の装置７１１に固片化する工程を効率化することができる。このことは、半導体装置１００の製造の効率化に適する。

本実施形態のように、エッチングを用いると、エッチング条件等を調整することにより、溝７０３の断面形状を所望の形状に形成できる。そのため、溝７０３の断面形状を容易にＶ字に形成できる。溝７０３の断面形状がＶ字である場合には、ブレイクツール７９６を用いて母材７０１を割る際にＶ字の底を起点として割れる可能性が高い。そのため、本実施形態によると、母材７０１を所望の位置から割断するのに適する。したがって、本実施形態は、所望の形状の半導体装置１００を製造するのに適する。

半導体装置１００が小型であればある程、一枚の母材７０１に形成すべき溝７０３の合計長さは長くなる。溝７０３をエッチングによって形成する場合、溝７０３の形成速度は、溝７０３の深さに依存し、平面視における溝７０３の合計長さにはあまり依存しない。そのため、半導体装置１００が小型であっても、効率良く溝７０３を形成できる。よって、半導体装置１００が小型である場合に、本実施形態の方法は特に有用である。

溝７０３を形成するために母材７０１をエッチングする方法は、ウエハ製造プロセスで用いる既設のエッチング装置を使用することができる。これは、半導体装置１００の製造工程の効率化に適する。

半導体装置１００は、たとえば搭載部材８０１に搭載するまでの運搬中に、他の半導体装置１００に接触することがある。本実施形態においては、第１部分４１は、厚さ方向Ｚにおいて第２部分４６から離れるほど平面視において機能部１５に近づくように、厚さ方向Ｚに対して傾斜している部分を有する。また、この傾斜している部分は、半導体装置１００における機能部１５が形成された側（図４の上側）に位置している。このような構成によると、第１部分４１に他の半導体装置１００が接触することを防止できる。よって、第１部分４１は、第１部分４１を起点として半導体層１に亀裂が生じることを防止できる。そのため、半導体層１における機能部１５が半導体装置１００から露出してしまうことにより、他の半導体装置１００と接触することを防止できる。

従来のようにスクライブダイシング方法を用いた場合には、端縁４１１はぎざぎざになる。そのため、スクライブダイシング方法を用いた場合には、端縁４１１は図５の仮想帯状領域Ｒ１内に収まらない。一方、本実施形態においては、端縁４１１は直線状である。具体的には、端縁４１１は全体にわたって、仮想帯状領域Ｒ１内に収まる。端縁４１１は直線状であると、端縁４１１がぎざぎざである場合に比べて、端縁４１１を起点として半導体装置１００が破壊することを防止できる。

＜第１実施形態の第１変形例＞
図１８を用いて、本発明の第１実施形態の第１変形例について説明する。

図１８に示す半導体装置１０１は、端縁４１１の形状が半導体装置１００におけるものとは異なる。具体的には、端縁４１１は完全な矩形ではなく、角が円弧状となっている。端縁４１１は、４つの直線部（直線部４２ａと、直線部４２ｂと、直線部４２ｃと、直線部４２ｄ）と、４つの曲線部（曲線部４３ａと、曲線部４３ｂと、曲線部４３ｃと、曲線部４３ｄ）と、を有する。各直線部は、矩形の一辺を形成するように配置されている。そのため直線部４２ａと４２ｃとは互いに平行であり、直線部４２ｂと直線部４２ｄとは平行である。本実施形態においては、各曲線部は、円弧状であり、４つの直線部のうちの２つにつながっている。具体的には、曲線部４３ａは直線部４２ａと直線部４２ｂとにつながり、曲線部４３ｂは、直線部４２ｂと直線部４２ｃとにつながり、曲線部４３ｃは直線部４２ｃと直線部４２ｄとにつながり、曲線部４３ｄは直線部４２ｄと直線部４２ａとにつながっている。

本実施形態によると、半導体装置１００に関して述べた作用効果に加え、次の作用効果を奏する。すなわち、半導体装置１０１における、各曲線部（曲線部４３ａと、曲線部４３ｂと、曲線部４３ｃと、曲線部４３ｄ）の近傍部分が損傷することを防止できる。これにより、半導体装置１０１の信頼性の向上を図ることができる。

本発明は、上述した実施形態に限定されるものではない。本発明の各部の具体的な構成は、種々に設計変更自在である。

１ 半導体層
１’ 半導体基板
１００，１０１ 半導体装置
１１，１１’ 主面
１２，１２’，１２’’ 裏面
１５ 機能部
２１ 主面電極
２４，２４’ 絶縁層
２６，２６’ 裏面電極
４ 外側面
４１ 第１部分
４１１ 端縁
４２ａ，４２ｂ，４２ｃ，４２ｄ 直線部
４３ａ，４３ｂ，４３ｃ，４３ｄ 曲線部
４６ 第２部分
７０１ 母材
７０２ レジスト層
７０３ 溝
７１１ 装置
７８１，７８４ ステージ
７８２ 第１電極
７８３ 第２電極
７８５ 第１テープ
７８６ 第２テープ
７９１ ホルダ
７９２ フレーム
７９３ 弾性板
７９６ ブレイクツール
８００ 実装構造
８０１ 搭載部材
８０２ 導通部材
８０４ 接合部材
Ｌ１ 幅
Ｒ１ 仮想帯状領域
Ｚ 厚さ方向

Claims (22)

1. 機能部を含む半導体層と、
   前記機能部に積層された主面電極と、
   前記主面電極に積層された絶縁層と、
   前記半導体層の厚さ方向に交差する方向を向く外側面と、を備え、
   前記外側面は、第１部分と、前記第１部分に対して前記厚さ方向の一方側に位置する第２部分と、を有し、
   前記第１部分は、前記第２部分と比べて平滑面となっている、半導体装置。
2. 前記第１部分は、前記厚さ方向において前記第２部分から離れるほど平面視において前記機能部に近づくように、前記厚さ方向に対して傾斜している部位を有する、請求項１に記載の半導体装置。
3. 前記第１部分は、少なくとも前記半導体層によって構成されている、請求項１または請求項２に記載の半導体装置。
4. 前記第１部分は、前記絶縁層によって構成されている部位を有する、請求項１ないし請求項３のいずれかに記載の半導体装置。
5. 前記第１部分の表面粗さは、１ｎｍ以上０．２μｍ以下である、請求項１ないし請求項４のいずれかに記載の半導体装置。
6. 前記第１部分は、平面視において、前記機能部の周囲を一周している、請求項１ないし請求項５のいずれかに記載の半導体装置。
7. 前記第２部分は、前記厚さ方向に沿う形状である、請求項１ないし請求項６のいずれかに記載の半導体装置。
8. 前記第２部分は、少なくとも前記半導体層によって構成されている、請求項１ないし請求項７のいずれかに記載の半導体装置。
9. 前記第２部分の表面粗さは、１ｎｍより大きく４μｍ以下である、請求項１ないし請求項８のいずれかに記載の半導体装置。
10. 前記第２部分は、平面視において、前記機能部の周囲を一周している、請求項１ないし請求項９のいずれかに記載の半導体装置。
11. 前記第１部分は、前記第２部分の位置する側とは反対側に位置する端縁を有し、
    前記端縁は、直線状である、請求項１ないし請求項１０のいずれかに記載の半導体装置。
12. 前記端縁は全体にわたって、幅が２μｍの仮想帯状領域内に収まる、請求項１１に記載の半導体装置。
13. 前記端縁は、各々が一方向に沿って延びる４つの直線部を有し、
    各直線部は、矩形の一辺を形成するように配置されている、請求項１１または請求項１２に記載の半導体装置。
14. 前記端縁は、前記４つの直線部のうちの２つにつながる曲線部を有する、請求項１３に記載の半導体装置。
15. 前記端縁は、前記絶縁層によって構成されている、請求項１１ないし請求項１４のいずれかに記載の半導体装置。
16. 前記半導体層に積層された裏面電極を更に備え、
    前記半導体層は、前記裏面電極および前記主面電極の間に位置している、請求項１ないし請求項１５のいずれかに記載の半導体装置。
17. 請求項１ないし請求項１６のいずれかに記載の半導体装置と、
    前記半導体装置が搭載された搭載部材と、
    前記半導体装置における前記主面電極、および、前記搭載部材のいずれにも接する導通部材と、を備える、半導体装置の実装構造。
18. 請求項１に記載の半導体装置の製造方法であって、
    母材を複数の装置に固片化する工程を備え、
    前記固片化する工程は、エッチングによって前記母材に溝を形成する工程を含む、半導体装置の製造方法。
19. 前記固片化する工程の前に、半導体基板に機能部を形成する工程と、前記半導体基板に絶縁層を積層させる工程と、前記機能部に主面電極を積層させる工程と、を更に備える、請求項１８に記載の半導体装置の製造方法。
20. 前記溝を形成する工程においては、前記半導体基板のうち前記機能部が形成された側に、前記溝を形成する、請求項１９に記載の半導体装置の製造方法。
21. 前記溝を形成する工程においては、ドライエッチングを行う、請求項１８ないし請求項２０のいずれかに記載の半導体装置の製造方法。
22. 前記固片化する工程は、前記溝を形成する工程の後に、前記溝に沿って前記母材を割る工程を含む、請求項１８ないし請求項２１のいずれかに記載の半導体装置の製造方法。

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