JP2005252196A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】チッピングや比誘電率の低い絶縁膜の剥がれを防止できる半導体装置及びその製造方法を提供することを目的としている。
【解決手段】ウェーハ１１中に半導体素子を形成し、このウェーハの上層に比誘電率が低い絶縁膜１６を含む多層膜１５を形成した後、上記多層膜におけるダイシングライン１２上に位置合わせマーク１３及びテストパッド１４−１，１４−２の少なくとも一方として働く金属層を形成する。次に、ダイシングライン上の上記位置合わせマーク及びテストパッドを覆う領域にレーザを照射する。そして、ダイシングラインの位置合わせマーク及びテストパッドの少なくとも一方上に対してレーザの照射領域１８よりも狭く機械的なダイシングを行うことにより、半導体ウェーハを個片化し、半導体チップ１１−１，１１−２を形成する。
【選択図】 図３

Description

この発明は、半導体装置及びその製造方法に関するもので、例えば層間絶縁膜として比誘電率の低い絶縁膜を含む多層膜を備え、この多層膜におけるダイシングライン上に位置合わせマークやテストパッド等の金属層が設けられたウェーハの分割工程に関する。
近年、ＬＳＩの微細化に伴って配線遅延の問題が顕在化している。トランジスタを微細化することによりスケーリングの効果で高速化が期待できるが、配線に関しては配線長が短くなることによる遅延減少の効果はあるものの、配線自体の幅が狭くなること及び配線間隔が狭まることにより配線遅延（ＲＣ遅延）が増大する。この遅延は、配線の寄生抵抗Ｒと寄生容量Ｃにより決まり、配線が微細化するにつれてＲ，Ｃはともに基本的には数値が大きくなる。
配線の寄生抵抗Ｒは、抵抗値が低い配線材料を用いることにより低減できる。一方、寄生容量Ｃは、配線間を埋めている層間絶縁膜の実効誘電率ｋｅｆｆが低いほど少なくなり、遅延を低減することができる。層間絶縁膜の比誘電率ｋの値を減らすことができれば寄生容量Ｃを大きく増やさずに済むため、比誘電率の低いＬｏｗ−ｋと呼ばれる層間絶縁膜が求められている。
しかし、この比誘電率の低い絶縁膜は、その特性を求められるが故に構造的にはポーラス化するため、機械的強度が弱く、また密着性に関しては従来から広く用いられているシリコン酸化膜に比べて著しく低いという問題を抱えている。
上記比誘電率の低い絶縁膜の特性は、ウェーハから製品であるチップに切り出す際に大きな問題を生ずる。すなわち、ウェーハには、膜形成のプロセス上、ダイシングライン上にもこの絶縁膜が形成され、ブレードダイシングにより通常の個片化加工を行うとチッピングや絶縁膜の剥がれが生じ易い。
この問題を解決する技術として、レーザによるウェーハのダイシング技術が提案されている（例えば特許文献１参照）。ブレードによる機械的切削では、機械的ダメージが直接絶縁膜に加わってしまうが、レーザによるアブレーション(ablation)加工においては、瞬時に絶縁膜を気化するため機械的ダメージを少なくすることができる。
しかし、このアブレーション加工においてもその加工対象の反射特性の違いから、単に多層膜のみを切断する場合とダイシングライン上に配置されたテストパッドや位置合わせマークを切断する場合とでは加工条件を変える必要があり、いずれか一方に対して最適化できるものの、両方を最適な条件で加工することはできない。このため、多層膜を最適な条件で切断するとテストパッドや位置合わせマーク等の金属層が容易に切断できず、金属層を含めてレーザのみで切断する条件では多層膜の剥がれが発生する。
そのため、従来は、ダイシングライン上のテストパッドや位置合わせマークの配置にデザイン的な制約を設けたり、よりダメージの少ない加工条件にするためにレーザの走査スピードを遅くしたりする必要があった。この結果、ダイシング領域が広がってチップの収率が低下したり、レーザの走査スピードの低下により作業効率が低下したりする。
特開２００２−１９２３６７
この発明は上記のような事情に鑑みてなされたもので、その目的とするところは、チッピングや比誘電率の低い絶縁膜の剥がれを防止できる半導体装置及びその製造方法を提供することにある。
この発明の一態様によると、半導体素子が形成された半導体チップと、前記半導体チップの上層に形成され、比誘電率が低い絶縁膜を含む多層膜と、前記半導体チップの側壁上端部における前記多層膜に形成され、レーザの照射によって溶融後固化した領域と、前記半導体チップの側壁上端部における前記多層膜上に残存され、機械的なダイシングによって切断された位置合わせマーク及びテストパッドの少なくとも一方の金属層とを具備する半導体装置が提供される。
また、この発明の一態様によると、半導体素子が形成された半導体チップと、前記半導体チップの上層に形成され、比誘電率が低い絶縁膜を含む多層膜と、前記半導体チップの側壁上端部における前記多層膜に形成され、レーザの照射によって溶融後固化した第１領域と、前記半導体チップの側壁下部に、機械的なダイシングによって形成された切断面を有する第２領域とを具備し、前記第１領域は、前記第２領域よりも前記半導体チップの内側に形成され、前記第１領域と前記第２領域との間に段差部を有する半導体装置が提供される。
更に、この発明の別の一態様によると、半導体ウェーハ中に半導体素子を形成する工程と、前記半導体ウェーハの上層に、比誘電率が低い絶縁膜を含む多層膜を形成する工程と、前記多層膜におけるダイシングライン上に、位置合わせマーク及びテストパッドの少なくとも一方として働く金属層を形成する工程と、前記ダイシングライン上の前記位置合わせマーク及びテストパッドを覆う領域にレーザを照射する工程と、前記ダイシングラインの前記位置合わせマーク及びテストパッドの少なくとも一方上に対して、前記レーザの照射領域よりも狭く機械的なダイシングを行うことにより、前記半導体ウェーハを個片化し、半導体チップを形成する工程とを具備する半導体装置の製造方法が提供される。
この発明によれば、チッピングや比誘電率の低い絶縁膜の剥がれを防止できる半導体装置及びその製造方法が得られる。
以下、この発明の実施形態について図面を参照して説明する。
［第１の実施形態］
図１（ａ），（ｂ）乃至図３（ａ），（ｂ）はそれぞれ、この発明の第１の実施形態に係る半導体装置及びその製造方法について説明するためのもので、ウェーハの分割工程を順次示している。
まず、半導体ウェーハ中に周知の技術により種々の半導体素子を形成する。
次に、図１（ａ），（ｂ）に示すように、半導体ウェーハ１１上に比誘電率が低い絶縁膜１６と配線層１７とを含む積層構造の多層膜１５を形成した後、この多層膜１５上に金属層を形成し、パターニングして位置合わせマーク１３及びテストパッド１４−１，１４−２の少なくとも一方を形成する。上記位置合わせマーク１３とテストパッド１４−１，１４−２は、ウェーハ１１のダイシングライン１２上に配置される。
その後、上記ウェーハ１１をレーザダイシング用テープにマウントし、レーザ加工機にセットする。そして、位置合わせマーク１３を用いて位置出しし、ダイシングライン１２を認識した後、図２（ａ），（ｂ）に示すように、ダイシングライン１２上に配置された位置合わせマーク１３とテストパッド１４−１，１４−２の全体を覆う幅ΔＷでレーザを照射して走査する。この際、位置合わせマーク１３とテストパッド１４−１，１４−２の両方の端部より少なくとも５μｍ広い領域（ΔＬ≧５μｍ）までレーザを照射する。レーザの照射条件や照射領域の表面素材により多少異なるが、レーザの照射端と位置合わせマーク１３やテストパッド１４−１，１４−２端との間の余裕を少なくとも５μｍ取ることにより、多層膜１５の剥がれを効果的に防止できる。レーザの波長、周波数、出力、走査スピード等は、多層膜１５が変質、あるいは溶融または蒸発し、少なくともウェーハ表面が露出する最適値に設定する。例えば、従来、多層膜１５のみを切断する場合と同じ条件で良い。これによって、レーザ照射領域の位置合わせマーク１３及びテストパッド１４−１，１４−２等の金属層下を除く多層膜１５が除去または変質し、レーザの照射によって溶融後に固化した領域１８が形成される。
図２（ｂ）では、多層膜１５を完全に切断し、ウェーハ１１の表面の一部が溶融される深さに設定した例を示している。この深さでは、多層膜１５の側壁には溶融後に固化した領域１８が形成されるとともに、ウェーハ１１（シリコン）が溶融して多層膜１５がシリコンに固着される。
その後、図３（ａ），（ｂ）に示すように、ダイシングライン１２に沿ってブレードダイシングし、ウェーハ１１を個片化して半導体チップ１１−１，１１−２を形成する。このチップ１１−１，１１−２には、多層膜１５の側壁上端部にレーザの照射によって溶融後固化した領域１８が形成されている。また、チップ１１−１，１１−２の端部に位置合わせマーク１３、テストパッド１４−１，１４−２及び多層膜１５等が残存されている。
上記のような構成並びに製造方法によれば、位置合わせマーク１３やテストパッド１４−１，１４−２を覆うように幅広くレーザを照射して多層膜１５を処理した後、ブレードダイシングにより個々のチップ１１−１，１１−２に分割するので、多層膜１５のチッピングや剥がれ、特に比誘電率が低い絶縁膜１６の剥がれを防止できる。また、位置合わせマーク１３やテストパッド１４−１，１４−２等をレーザ照射領域１８とは別のライン上に配置する必要がないため、デザイン上の制約もなくなり、ダイシングラインを狭くして一枚のウェーハ１１からのチップの収率を上げることができ、レーザの走査スピードを遅くする必要もないので作業効率も向上できる。
このように、本第１の実施形態に係る半導体装置及びその製造方法によれば、比誘電率の低い絶縁膜やこの絶縁膜を含む多層膜を用いた場合に、ウェーハの分割工程において、レーザ照射でチッピングや膜の剥がれを抑制した状態でブレードダイシングするので、チッピングや比誘電率の低い絶縁膜の剥がれを防止できる。
なお、図３（ａ）では、チップ１１−１，１１−２の端部に位置合わせマーク１３、テストパッド１４−１，１４−２及び多層膜１５等が残存されているが、ブレードダイシングの条件によっては、これらが除去または欠落し、チップ１１−１，１１−２の各側壁にレーザ照射領域１８とブレードダイシング領域２０との段差部が形成される。
このように、チップ１１−１，１１−２の各側壁にレーザ照射領域１８とブレードダイシング領域２０との段差部が形成されていても、チッピングや多層膜１５の剥がれを防止できるのはもちろんである。
［第２の実施形態］
図４（ａ），（ｂ）はそれぞれ、この発明の第２の実施形態に係る半導体装置及びその製造方法について説明するためのもので、ウェーハの分割工程を示している。この図４（ａ），（ｂ）に示す工程は、第１の実施形態における図２（ａ），（ｂ）に示した工程に対応するものである。
すなわち、図４（ａ）に示すように、ダイシングライン１２上に配置された位置合わせマーク１３やテストパッド１４−１，１４−２の両端に、片側を覆うように２本のレーザ照射領域１８−１，１８−２を形成する。この際、位置合わせマーク１３やテストパッド１４−１，１４−２の端部からレーザ照射領域１８−１，１８−２の端部の幅（ΔＬ）は、第１の実施形態と同様に少なくとも５μｍとする。
ここでは、図４（ｂ）に示すように、多層膜１５を完全に切断し、レーザによりウェーハ１１の表面の一部が溶融される深さに設定した例を示している。この深さでは、多層膜１５の側壁には溶融後に固化した領域が形成されるとともに、ウェーハ１１（シリコン）が溶融して多層膜１５がシリコンに固着される。
その後の工程は、上述した第１の実施形態と同様であり、ダイシングライン１２に沿ってブレードダイシングし、ウェーハ１１を個片化してチップ１１−１，１１−２を形成する。
このように、ブレードダイシングを行う領域を除いてレーザを照射しても、レーザ照射領域１８−１，１８−２でチッピングや多層膜１５の剥がれを防止できるので、実質的に第１の実施態様と同じ作用効果が得られる。
［第３の実施形態］
図５（ａ），（ｂ）はそれぞれ、この発明の第３の実施形態に係る半導体装置及びその製造方法について説明するためのもので、図５（ａ）はダイシングライン近傍を拡大して示す平面図、図５（ｂ）は図５（ａ）の５Ｂ−５Ｂ線に沿った断面図である。
図５（ａ）に示すように、ウェーハ１１のダイシングライン１２上には、金属層からなる位置合わせマーク１３及びテストパッド１４−１，１４−２が配置され、レーザを照射する領域にレーザ吸収部材層１９が設けられている。上述した第１，第２の実施形態と同様に、ウェーハ１１上には、図５（ｂ）に示すように多層膜１５が設けられており、この多層膜１５上に上記位置合わせマーク１３及びテストパッド１４−１，１４−２が形成される。この多層膜１５は、比誘電率が低い絶縁膜１６と配線層１７とを含む積層構造になっている。そして、上記多層膜１５上の上記位置合わせマーク１３及びテストパッド１４−１，１４−２の周辺のレーザ照射領域に上記レーザ吸収部材層１９を設けている。
上記レーザ吸収部材層１９は、例えば次のようにして形成される。まず、ウェーハ１１中に半導体素子を形成し、このウェーハ１１上に比誘電率が低い絶縁膜１６を含む多層膜１５を形成する。続いて、上記多層膜１５上に金属層を形成してパターニングすることにより位置合わせマーク１３及びテストパッド１４−１，１４−２を形成した後、レーザ吸収部材層１９を全面に形成する。その後、エッチング等により、このレーザ吸収部材層１９におけるレーザ照射領域以外を除去する。
このように、レーザ照射領域内にレーザ吸収部材層１９を設けることにより、多層膜１５の表面でレーザが吸収されやすくなり、低出力の条件で効果的にレーザ処理を行うことができる。
なお、本第３の実施形態では、レーザ吸収部材層１９をレーザの照射領域のみに設ける場合を例に取って説明したが、ウェーハ１１（チップ）の素子領域に形成され、保護膜としても働く材料を用いて形成することもできる。
［変形例］
図６は、レーザの照射位置と出力との関係を示す特性図である。図６に示すように、通常のレーザの出力は、中心位置ＣＰにピークを持った特性になっている。これに対し、この発明の第１，第３の実施形態では、レーザの走査幅ΔＷの全体にわたって図７に示すようなフラットな特性、あるいは図８に示すような走査幅ΔＷの両端部にピークを持った特性のレーザを照射することにより、より効果的に多層膜１５の剥がれを防止できる。
上記図７及び図８に示すような特性は、レーザの光学系により実現できる。
以上第１乃至第３の実施形態とその変形例を用いてこの発明の説明を行ったが、この発明は上記各実施形態やその変形例に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態とその変形例には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
この発明の第１の実施形態に係る半導体装置及びその製造方法について説明するためのもので、第１の製造工程を示しており、（ａ）図はダイシングライン近傍を拡大して示す平面図、（ｂ）図は（ａ）図の１Ｂ−１Ｂ線に沿った断面図。 この発明の第１の実施形態に係る半導体装置及びその製造方法について説明するためのもので、第２の製造工程を示しており、（ａ）図はダイシングライン近傍を拡大して示す平面図、（ｂ）図は（ａ）図の２Ｂ−２Ｂ線に沿った断面図。 この発明の第１の実施形態に係る半導体装置及びその製造方法について説明するためのもので、第３の製造工程を示しており、（ａ）図はダイシングライン近傍を拡大して示す平面図、（ｂ）図は（ａ）図の３Ｂ−３Ｂ線に沿った断面図。 この発明の第２の実施形態に係る半導体装置及びその製造方法について説明するためのもので、（ａ）図はダイシングライン近傍を拡大して示す平面図、（ｂ）図は（ａ）図の４Ｂ−４Ｂ線に沿った断面図。 この発明の第３の実施形態に係る半導体装置及びその製造方法について説明するためのもので、（ａ）図はダイシングライン近傍を拡大して示す平面図、（ｂ）図は（ａ）図の５Ｂ−５Ｂ線に沿った断面図。 レーザの照射位置と出力との関係を示す特性図。 この発明の第１及び第３の実施形態に係る半導体装置及びその製造方法の変形例１について説明するためのもので、レーザの照射位置と出力との関係を示す特性図。 この発明の第１及び第３の実施形態に係る半導体装置及びその製造方法の変形例２について説明するためのもので、レーザの照射位置と出力との関係を示す特性図。
符号の説明
１１…半導体ウェーハ、１１−１，１１−２…半導体チップ、１２…ダイシングライン、１３…位置合わせマーク、１４−１，１４−２…テストパッド、１５…多層膜、１６…比誘電率の低い絶縁膜、１７…配線層、１８，１８−１，１８−２…レーザ照射領域（レーザの照射によって溶融後固化した領域、第１領域）、１９…レーザ吸収部材層、２０…ブレードダイシング領域（第２領域）。

Claims (5)

  1. 半導体素子が形成された半導体チップと、
    前記半導体チップの上層に形成され、比誘電率が低い絶縁膜を含む多層膜と、
    前記半導体チップの側壁上端部における前記多層膜に形成され、レーザの照射によって溶融後固化した領域と、
    前記半導体チップの側壁上端部における前記多層膜上に残存され、機械的なダイシングによって切断された位置合わせマーク及びテストパッドの少なくとも一方の金属層と
    を具備することを特徴とする半導体装置。
  2. 半導体素子が形成された半導体チップと、
    前記半導体チップの上層に形成され、比誘電率が低い絶縁膜を含む多層膜と、
    前記半導体チップの側壁上端部における前記多層膜に形成され、レーザの照射によって溶融後固化した第１領域と、
    前記半導体チップの側壁下部に、機械的なダイシングによって形成された切断面を有する第２領域とを具備し、
    前記第１領域は、前記第２領域よりも前記半導体チップの内側に形成され、前記第１領域と前記第２領域との間に段差部を有することを特徴とする半導体装置。
  3. 前記多層膜上の少なくともレーザの照射位置に形成されたレーザ吸収部材層を更に具備することを特徴とする請求項１または２に記載の半導体装置。
  4. 半導体ウェーハ中に半導体素子を形成する工程と、
    前記半導体ウェーハの上層に、比誘電率が低い絶縁膜を含む多層膜を形成する工程と、
    前記多層膜におけるダイシングライン上に、位置合わせマーク及びテストパッドの少なくとも一方として働く金属層を形成する工程と、
    前記ダイシングライン上の前記位置合わせマーク及びテストパッドを覆う領域にレーザを照射する工程と、
    前記ダイシングラインの前記位置合わせマーク及びテストパッドの少なくとも一方上に対して、前記レーザの照射領域よりも狭く機械的なダイシングを行うことにより、前記半導体ウェーハを個片化し、半導体チップを形成する工程と
    を具備することを特徴とする半導体装置の製造方法。
  5. 前記金属層を形成する工程の後で、且つ前記レーザを照射する工程の前に、前記レーザの照射領域上における前記位置合わせマーク及びテストパッド上以外の前記多層膜上に、レーザ吸収部材層を形成する工程を更に具備することを特徴とする請求項４に記載の半導体装置の製造方法。
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