JP2008042065A - 半導体ウエハとその試験方法 - Google Patents

半導体ウエハとその試験方法 Download PDF

Info

Publication number
JP2008042065A
JP2008042065A JP2006216838A JP2006216838A JP2008042065A JP 2008042065 A JP2008042065 A JP 2008042065A JP 2006216838 A JP2006216838 A JP 2006216838A JP 2006216838 A JP2006216838 A JP 2006216838A JP 2008042065 A JP2008042065 A JP 2008042065A
Authority
JP
Japan
Prior art keywords
film
semiconductor wafer
reference mark
chip
wafer according
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2006216838A
Other languages
English (en)
Other versions
JP4712641B2 (ja
Inventor
Koichi Nagai
孝一 永井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2006216838A priority Critical patent/JP4712641B2/ja
Priority to US11/829,388 priority patent/US9064877B2/en
Publication of JP2008042065A publication Critical patent/JP2008042065A/ja
Application granted granted Critical
Publication of JP4712641B2 publication Critical patent/JP4712641B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2886—Features relating to contacting the IC under test, e.g. probe heads; chucks
    • G01R31/2891—Features relating to contacting the IC under test, e.g. probe heads; chucks related to sensing or controlling of force, position, temperature
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/5442—Marks applied to semiconductor devices or parts comprising non digital, non alphanumeric information, e.g. symbols
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54426—Marks applied to semiconductor devices or parts for alignment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54453—Marks applied to semiconductor devices or parts for use prior to dicing
    • H01L2223/5446—Located in scribe lines
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Semiconductor Memories (AREA)

Abstract

【課題】試験装置との位置合わせが従来よりも容易に行える半導体ウエハとその試験方法を提供する。
【解決手段】チップ領域ＲCとスクライブ領域Ｒsとを有する半導体ウエハＷと試験装置との位置合わせを行うための基準マークＭを半導体ウエハＷの多層膜を構成する少なくとも一つの膜に形成する際に、前記基準マークＭが、半導体ウエハＷのチップ領域Ｒcを包含する仮想矩形Ｓの少なくとも一頂点に位置すると共に、チップ領域Ｒcの一辺よりも長くなるように形成する。
【選択図】図２１

Description

本発明は半導体ウエハとその試験方法に関する。
近年、携帯用機器の普及や、省エネルギー化及び廃棄物削減の要望により、データの書き換えが可能で且つ電源を切ってもデータが保持される不揮発性メモリを内蔵した半導体装置の需要が高まっている。
不揮発性メモリにはEEPROM(Electric Erasable Programmable Read Only Memory)やフラッシュメモリ、FeRAM(Ferroelectric Random Access Memory)等がある。これらのメモリが完成した後に行われる試験には、所定の温度に加熱した後にデータ消失の有無を調べる電気的試験（リテンション試験）がある。この電気的試験は、プラスチックパッケージ等への封止後、或いは組立工程後に行われることもあるが、より高温下で短時間に行うことが可能で且つ低コストであるというメリットから、ウエハレベルでチップ毎に試験を行い、良品チップと不良チップとの区別をするのが普通である。
このようなウエハレベルでの試験の結果はウエハマップの形で可視化され、後工程ではそのウエハマップを頼りに良品チップのみを選別し、不良チップは破棄するようにする。
ところが、半導体ウエハと試験装置とが正しく位置合わせされていないと、例えばチップＡに対して行ったつもりの試験が実際には隣のチップBに対して行ってしまい、良品チップと不良チップとを混同する恐れがある。こうなると、後工程において不良チップを良品チップと取り違えたり、良品チップを不良チップとして破棄したりする恐れがある。
そこで、ウエハレベルの試験では、半導体ウエハの特定の領域に基準マークを形成し、その基準マークを目印にして半導体ウエハと試験装置との位置合わせを行う等して、試験対象の半導体チップが半導体ウエハのどこに位置しているのかを正確に把握する必要がある。
例えば、特許文献１の従来例では、半導体ウエハの所定の位置に形成された「プロセス評価用パターン」を目印にして試験を行っている。
しかしながら、これでは「プロセス評価用パターン」を設けた分だけ、半導体ウエハにおいて製品用チップを形成し得る領域が減少し、半導体装置を製造するためのプロセスコストが上昇するという問題がある。
また、半導体ウエハの周辺部からチップの数を計数することで、試験対象のチップの位置を把握する方法もあるが、これでは計数に誤りが生じる危険性がある。
これらの点に鑑み、特許文献１では、その図３に示されるように、シャッタによってレチクルの一部を意図的に覆いながら露光を行うことで、基準となる半導体チップに未完成パターンを形成している。これによれば、未完成パターンによってボンディングパッドと試験用のニードルとが絶縁されるため、ニードルにより読み取られる電圧値が周辺の半導体チップのそれよりも高くなる。特許文献１は、このような電圧値の違いにより、位置合わせの基準となるチップと周辺のチップとの区別をしている。
しかし、これでは、上記の未完成パターンがプロセス中に剥離してパーティクルの原因となり、それにより半導体チップの歩留まりが低下するという新たな問題が発生する。
半導体ウエハに位置合わせ用の基準マークを設けるには、上記の他に、「ドロップショット」と呼ばれる手法を採用する方法もある。「ドロップショット」とは、半導体ウエハの特定の領域（基準領域）において、製品用チップのパターンの一部を意図的に欠損させたり、製品用チップのパターンとは異なるパターンを形成したりすることにより、周囲とコントラストの差を出す手法のことである。このようなコントラスト差を試験装置が画像認識することで、上記の基準領域と試験対象のチップとの相対位置が分かり、半導体ウエハにおけるチップの位置を把握することができる。
しかしながら、このような「ドロップショット」を用いる場合でも、製品チップとは異なるパターンを基準領域に設けるため、半導体ウエハから切り出すことが可能なチップの数が低減し、半導体装置の製造コストが上昇してしまう。更に、「ドロップショット」を用いると、基準領域と他の領域とで膜の積層構造が異なるようになるので、エッチングの条件によっては基準領域における膜が剥離するという問題がある。
なお、特許文献１の他に、本発明に関連する技術が下記の特許文献２及び特許文献３にも開示されている。
特開２００３−７６４０号公報 特開２００３−３０４０９８号公報 特開２００２−８３７８４号公報
本発明の目的は、試験装置との位置合わせが従来よりも容易に行える半導体ウエハとその試験方法を提供することにある。
本発明の一観点によれば、チップ領域とスクライブ領域とを有する半導体基板と、前記半導体基板の上に形成された多層膜と、前記多層膜を構成する少なくとも一つの膜に形成された基準マークとを有し、前記基準マークが、複数の前記チップ領域を包含する仮想矩形の少なくとも一頂点に位置すると共に、前記チップ領域の一辺よりも長い半導体ウエハが提供される。
また、本発明の別の観点によれば、半導体ウエハに形成された基準マークを光学顕微鏡で認識することにより、前記半導体ウエハと試験装置との位置合わせを行うステップと、前記位置合わせの後、前記半導体ウエハにニードルを当て、該半導体ウエハのチップ領域に形成された素子の電気的特性について試験するステップとを有し、前記基準マークが、複数の前記チップ領域を包含する仮想矩形の少なくとも一頂点に位置すると共に、前記チップ領域の一辺よりも長い半導体ウエハの試験方法が提供される。
次に、本発明の作用について説明する。
本発明では、試験装置と半導体ウエハとの位置合わせの目印に使用する基準マークをチップ領域の一辺よりも長くするので、ICタグ等に使用される極めて小さい半導体チップが半導体ウエハに集積形成される場合でも、基準マークを明瞭に認識することができ、試験装置と半導体ウエハとの位置合わせを正確に行うことができる。
また、その基準マークを半導体ウエハのスクライブ領域に形成することで、基準マークを形成しない場合と同じ数のチップを半導体ウエハから切り出すことができる。
ここで、チップ領域における多層膜に基準マークを形成したのでは、基準マークが形成されたチップとされていないチップとで構造が異なってしまうため、例えば基準マークが形成されたチップにエッチング条件を合わせると、基準マークが形成されていないチップにおいて膜剥がれが起き、剥がれた膜がパーティクルの原因となって製品チップの歩留まりが低下する。これに対し、本発明では、スクライブ領域に基準マークを形成するので、半導体ウエハから切り出される全てのチップの構造が同じになり、上記のような膜剥がれに伴う歩留まりの低下を防止できる。
また、基準マークを、多層膜の複数の層に互いに重なるように複数形成するようにしてもよい。特に、基準マークが透明性のある膜で構成される場合、このように重ねて形成することで、周囲とのコントラスト差が出易くなり、試験装置において基準マークが認識し易くなる。
なお、基準マークを多層膜の途中の高さに形成する場合は、該基準マークよりも上の多層膜を透明膜で構成することで、基準マークが認識し易くなる
また、基準マークの平面形状はL字状、T字状、及び十字のいずれかであるのが好ましい。このような形状を採用すると、線状のパターンと比較して、基準マークが光学顕微鏡の視野において占める面積の割合が増えるので、試験装置において位置合わせが行い易くなる。
本発明によれば、半導体ウエハと試験装置との位置合わせの目印となる基準マークをチップ領域の一辺よりも長く形成するので、極めて小さな半導体チップを半導体ウエハに形成する場合でも、試験装置においてその基準マークを明瞭に認識することができ、試験装置と半導体ウエハとの位置合わせを正確に行うことができる。
次に、本発明の実施の形態について、添付図面を参照しながら詳細に説明する。
以下の例では、ICタグ等に使用される極めて小さな半導体チップが半導体ウエハに集積形成される。その半導体チップが備える不揮発性メモリとして、以下ではFeRAMを形成するが、FeRAMの代わりにEEPROMを形成してもよい。
（１）第１実施形態
図１〜図２０は、本実施形態に係る半導体ウエハの製造途中の断面図である。
最初に、図１（ａ）に示す断面構造を得るまでの工程について説明する。
まず、n型又はp型のシリコン（半導体）基板１０の表面を熱酸化することにより素子分離絶縁膜１１を形成し、この素子分離絶縁膜１１でトランジスタの活性領域を画定する。このような素子分離構造はLOCOS(Local Oxidation of Silicon)と呼ばれるが、これに代えてSTI(Shallow Trench Isolation)を採用してもよい。
また、シリコン基板１０は、例えば直径が８インチのシリコンウエハであって、図示のように、チップ領域Rcとスクライブ領域Rsとを有する。チップ領域Rcは、シリコン基板１０から一つの半導体チップが切り出される領域である。一方、スクライブ領域Rsは、隣接する二つのチップ領域Rcの間の領域であって、半導体チップを切り出す工程においてダイシングソーが通る領域である。
次いで、シリコン基板１０の活性領域にp型不純物、例えばボロンを導入してpウェル１２を形成した後、その活性領域の表面を熱酸化することにより、ゲート絶縁膜１４となる熱酸化膜を約６〜７nmの厚さに形成する。
続いて、シリコン基板１０の上側全面に、厚さ約５０nmの非晶質シリコン膜と厚さ約１５０nmのタングステンシリサイド膜を順に形成する。なお、非晶質シリコン膜に代えて多結晶シリコン膜を形成してもよい。その後に、フォトリソグラフィによりこれらの膜をパターニングして、シリコン基板１０上にゲート電極１５を形成する。
そのゲート電極１５は、pウェル１２上に互いに平行に二つ形成され、その各々はワード線の一部を構成する。
更に、ゲート電極１５をマスクにするイオン注入により、ゲート電極１５の横のシリコン基板１０にn型不純物としてリンを導入し、第１、第２ソース／ドレインエクステンション１７ａ、１７ｂを形成する。
その後に、シリコン基板１０の上側全面に絶縁膜を形成し、その絶縁膜をエッチバックしてゲート電極１５の横に絶縁性スペーサ１８として残す。その絶縁膜として、例えばCVD(Chemical Vapor Deposition)法により酸化シリコン膜を形成する。
続いて、この絶縁性スペーサ１８とゲート電極１５をマスクにしながら、シリコン基板１０に砒素等のn型不純物を再びイオン注入することにより、ゲート電極１５の側方のシリコン基板１０に第１、第２ソース／ドレイン領域１９ａ、１９ｂを形成する。
更に、シリコン基板１０の上側全面に、スパッタ法によりコバルト膜等の高融点金属膜を形成する。そして、その高融点金属膜を加熱させてシリコンと反応させることにより、第１、第２ソース／ドレイン領域１９ａ、１９ｂにおけるシリコン基板１０上にコバルトシリサイド層等の高融点シリサイド層２２を形成し、各ソース／ドレイン領域１９ａ、１９ｂを低抵抗化する。なお、このような高融点金属シリサイド層２２は、スクライブ領域Rsにおけるシリコン基板１０の表層にも形成される。
その後に、素子分離絶縁膜１１の上等で未反応となっている高融点金属層をウエットエッチングして除去する。
ここまでの工程により、シリコン基板１０の活性領域には、ゲート絶縁膜１４、ゲート電極１５、及び第１、第２ソース／ドレイン領域１９ａ、１９ｂ等によって構成される第１、第２MOSトランジスタTR1、TR2が形成されたことになる。
次に、図１（ｂ）に示すように、シリコン基板１０の上側全面に、プラズマCVD法で窒化シリコン(SiN)膜を厚さ約２００nmに形成し、それをカバー絶縁膜２４とする。なお、窒化シリコン膜に代えて酸窒化シリコン(SiN)膜をカバー絶縁膜２４として形成してもよい。
続いて、図２（ａ）に示すように、TEOS(tetra ethoxy silane)ガスを使用するプラズマCVD法により、このカバー絶縁膜２４の上に下地絶縁膜２５として酸化シリコン(SiO)膜を厚さ約６００nmに形成した後、CMP(Chemical Mechanical Polishing)法で下地絶縁膜２５を約２００nm程度研磨し、下地絶縁膜２５の上面を平坦化する。
次に、図２（ｂ）に示す断面構造を得るまでの工程について説明する。
まず、下地絶縁膜２５の上に、スパッタ法により下部電極用導電膜２７としてプラチナ膜を形成する。この下部電極用導電膜２７は、後でパターニングされてキャパシタ下部電極になり、その膜厚は約１５５nmである。
更に、第１絶縁膜２７の上に、スパッタ法によりPZT(Lead Zirconate Titanate: PbZrTiO3)膜を１５０〜２００nmの厚さに形成して、このPZT膜を強誘電体膜２８とする。
なお、強誘電体膜２８の成膜方法としては、スパッタ法の他に、MOCVD(Metal Organic CVD)法やゾル・ゲル法もある。更に、強誘電体膜２８の材料は上記のPZTに限定されず、SrBi2Ta2O9、SrBi2(TaxNb1-x)2O9、Bi4Ti2O12等のBi層状構造化合物や、PZTにランタンをドープしたPLZT(Pb1-xLaxZr1-yTiyO3)、或いはその他の金属酸化物強誘電体で強誘電体膜２８を構成してもよい。
ここで、スパッタ法で形成されたPZTは、成膜直後では殆ど結晶化しておらず、強誘電体特性に乏しい。そこで、強誘電体膜２８を構成するPZTを結晶化させるための結晶化アニールとして、酸素含有雰囲気中で基板温度を約５８５℃とするRTA(Rapid Thermal Anneal)を約９０秒間行う。なお、MOCVD法で強誘電体膜２８を形成する場合は、この結晶化アニールは不要である。
次に、上記の強誘電体膜２８の上に、スパッタ法で第１酸化イリジウム(IrO2)膜を厚さ約５０nmに形成し、この第１酸化イリジウム膜に対してRTAを施す。そのRTAの条件は特に限定されないが、本実施形態では、酸素含有雰囲気中で基板温度を７２５℃、処理時間を２０秒とする。
その後に、第１酸化イリジウム膜の上にスパッタ法により第２酸化イリジウム膜を厚さ約２００nmに形成し、これら第１、第２酸化イリジウム膜よりなる積層膜を上部電極用導電膜２９とする。
なお、上記した下部電極用導電膜２７を形成する前に、スパッタ法により下地絶縁膜２５上にアルミナ(Al2O3)膜を薄く、例えば２０nm程度の厚さ形成してもよい。このようにすると、下地絶縁膜２５上に下部電極用導電膜２７を直接形成する場合と比較して、下部電極用導電膜２７を構成するプラチナの配向性が良好となる。そして、その下部電極用導電膜２７の配向の作用によって、強誘電体膜２８を構成するPZTの配向が揃えられ、強誘電体膜２８の強誘電体特性が向上する。
次いで、図３（ａ）に示すように、フォトリソグラフィとエッチングにより上部電極用導電膜２９をパターニングして上部電極２９ａを形成する。そして、このパターニングにより強誘電体膜２８が受けたダメージを回復させるために、強誘電体膜２８に対する回復アニールを縦型炉内で行う。この回復アニールは酸素含有雰囲気において行われ、その条件は、例えば、基板温度６５０℃、処理時間６０分である。
続いて、図３（ｂ）に示すように、フォトリソグラフィとエッチングにより強誘電体膜２８をパターニングし、PZT等の強誘電体材料で構成されるキャパシタ誘電体膜２８ａを形成する。このパターニングでキャパシタ誘電体膜２８ａが受けたダメージは回復アニールによって回復される。この回復アニールは、上記と同様に縦型炉を用いて酸素含有雰囲気中で行われ、その条件として基板温度３５０℃、処理時間６０分が採用される。
次に、図４（ａ）に示すように、シリコン基板１０の上側全面に、水素や水分等の還元性物質からキャパシタ誘電体膜２８ａを保護するための第１アルミナ膜３１をスパッタ法で厚さ約５０nmに形成する。そして、スパッタによりキャパシタ誘電体膜２８ａが受けたダメージを回復させるために、酸素含有雰囲気中で基板温度を５５０℃とする回復アニールを約６０分間行う。この回復アニールは、例えば縦型炉を用いて行われる。
次いで、図４（ｂ）に示すように、フォトリソグラフィとエッチングにより、下部電極用導電膜２７と第１アルミナ膜３１とをパターニングし、キャパシタ誘電体膜２８ａの下の下部電極用導電膜２７を下部電極２７ａにすると共に、この下部電極２７ａを覆うように第１アルミナ膜３１を残す。
その後に、プロセス中にキャパシタ誘電体２８ａが受けたダメージを回復させるために、縦型炉において、基板温度５５０℃、処理時間６０分の条件で、酸素含有雰囲気中においてキャパシタ誘電体膜２８ａに回復アニールを施す。
ここまでの工程により、シリコン基板１０のチップ領域Rcには、下部電極２７ａ、キャパシタ誘電体膜２８ａ、及び上部電極２９ａをこの順に積層してなるキャパシタQが形成されたことになる。
続いて、図５（ａ）に示すように、シリコン基板１０の上側全面に、キャパシタ誘電体膜２８ａを保護するための第２アルミナ膜３３をスパッタ法で約２０nmの厚さに形成する。この第２アルミナ膜３３は、その下の第１アルミナ膜３１と協同して、水素や水分等の還元性物質がキャパシタ誘電体膜２８ａに至るのを防止し、キャパシタ誘電体膜２８ａが還元されてその強誘電体特性が劣化するのを抑えるように機能する。
その後に、基板温度５５０℃、処理時間６０分の条件で、酸素含有雰囲気となっている縦型炉内においてキャパシタ誘電体膜２８ａに対して回復アニールを施す。
更に、図５（ｂ）に示すように、TEOSガスを使用するプラズマCVD法により、上記の第２アルミナ膜３３上に酸化シリコン膜を厚さ約１５００nmに形成し、その酸化シリコン膜を第１層間絶縁膜３４とする。この後に、第１層間絶縁膜３４の上面をCMP法で研磨して平坦化する。
次に、図６（ａ）に示す断面構造を得るまでの工程について説明する。
まず、フォトリソグラフィとドライエッチングにより、第１層間絶縁膜３４、第２アルミナ膜３３、下地絶縁膜２５、及びカバー絶縁膜２４をパターニングして、チップ領域Rcにおけるこれらの膜に第１、第２コンタクトホール３５ａ、３５ｂを形成する。
これら第１、第２コンタクトホール３５ａ、３５ｂは、第１、第２ソース／ドレイン領域１９ａ、１９ｂの上に形成される。
その後、第１、第２コンタクトホール３５ａ、３５ｂの内面と第１層間絶縁膜３４の上面に、スパッタ法によりチタン(Ti)膜と窒化チタン(TiN)膜をそれぞれ厚さ２０nm、５０nmに形成し、これらの膜をグルー膜とする。次いで、このグルー膜の上に、六フッ化タングステンガスを使用するCVD法でタングステン膜を形成し、このタングステン膜で第１、第２コンタクトホール３５ａ、３５ｂを完全に埋め込む。
そして、第１層間絶縁膜３４上の余分なグルー膜とタングステン膜とをCMP法で研磨して除去し、これらの膜を第１、第２コンタクトホール３５ａ、３５ｂ内にのみ残す。
このように第１、第２コンタクトホール３５ａ、３５ｂ内に残されたグルー膜とタングステン膜は、第１、第２ソース／ドレイン領域１９ａ、１９ｂと電気的に接続された第１、第２コンタクトプラグ４０ａ、４０ｂとなる。
ここで、第１、第２コンタクトプラグ４０ａ、４０ｂは、非常に酸化され易いタングステンを主に構成されているため、酸素含有雰囲気中で容易に酸化してコンタクト不良を引き起こす恐れがある。
そこで、次の工程では、図６（ｂ）に示すように、シリコン基板１０の上側全面に酸化防止絶縁膜４１としてCVD法により酸窒化シリコン膜を厚さ約１００nmに形成し、この酸化防止絶縁膜４１により第１、第２コンタクトプラグ４０ａ、４０ｂの酸化を防止する。
その後、フォトリソグラフィとエッチングにより、酸化防止絶縁膜４１から第１アルミナ膜３１までをパターニングして、上部電極２９ａ上のこれらの絶縁膜に第１開口３５ｄを形成すると共に、下部電極２７ａの上に第２開口３５ｅを形成する。
その後に、ここまでの工程でキャパシタ誘電体膜２８ａが受けたダメージを回復させるために、酸素含有雰囲気となっている縦型炉にシリコン基板１０を入れ、基板温度５００℃、処理時間６０分の条件で、キャパシタ誘電体膜２８ａに対して六回目の回復アニールを施す。
次に、図７に示すように、第１層間絶縁膜３４と第１、第２コンタクトプラグ４０ａ、４０ｂのそれぞれの上面に、スパッタ法により金属積層膜を形成し、それを第１導電膜４１とする。本実施形態では、その金属積層膜として、約１５０nmの厚さの窒化チタン膜、約５５０nmの厚さの銅含有アルミニウム膜、約５nmの厚さのチタン膜、及び約１５０nmの厚さの窒化チタン膜をこの順に形成する。この金属積層膜は、キャパシタQ上の第１、第２開口３５ｄ、３５ｅ内にも形成される。
更に、この第１導電膜４１の上にフォトレジストを塗布し、それを露光、現像して第１レジストパターン４２を形成する。
続いて、図８に示すように、第１レジストパターン４２をマスクにして第１導電膜４１をエッチングすることにより、チップ領域Rcにおける第１層間絶縁膜３４上に一層目金属配線４１ａ、４１ｂを形成する。
キャパシタQの上に形成された一層目金属配線４１ａは、第１、第２開口３５ｄ、３５ｅを通じてそれぞれ上部電極２９ａ、下部電極２７ａと電気的に接続される。
また、第２ソース／ドレイン領域１９ｂの上方に形成された一層目金属配線４１ｂは、第２コンタクトプラグ４０ｂと共にビット線の一部を構成する。
そして、第１レジストパターン４２を除去した後に、例えば窒素雰囲気となっている縦型炉を用いて、基板温度３５０℃、N2流量２０リットル／分、及び処理時間３０分の条件で第１層間絶縁膜３４をアニールして脱水する。
次に、図９に示す断面構造を得るまでの工程について説明する。
まず、シリコン基板１０の上側全面に、第１キャパシタ保護絶縁膜４６としてスパッタ法によりアルミナ膜を形成する。
この第１キャパシタ保護絶縁膜４６は、水素や水分等の還元性物質をブロックしてキャパシタ誘電体膜２８ａを保護する機能を有する。このような機能を有する絶縁膜としては、上記したアルミナ膜の他に酸化チタン(TiO2)膜もある。
次に、反応ガスとしてTEOSガスとを使用するプラズマCVD法により、第１キャパシタ保護絶縁膜４６上に第２層間絶縁膜４７として酸化シリコン膜を形成した後、CMP法によりこの第２層間絶縁膜４７を研磨して平坦化する。平坦化後の第２層間絶縁膜４７の厚さは、一層目金属配線４１ａ、４１ｂ上で約１０００nmとなる。
そして、N2Oプラズマ処理によりこの第２層間絶縁膜４７を脱水した後、外部雰囲気に含まれる水素や水分等の還元性物質がキャパシタ誘電体膜２８ａに至るのを防ぐために、これらの物質に対するブロック性に優れたアルミナ膜をスパッタ法で第２層間絶縁膜４７上に約５０nmの厚さに形成し、このアルミナ膜を第２キャパシタ保護絶縁膜４８とする。
第２キャパシタ保護絶縁膜４８はアルミナ膜に限定されない。第１キャパシタ保護絶縁膜４６と同様に、第２キャパシタ保護絶縁膜４８として酸化チタン膜を形成してもよい。
なお、第２キャパシタ保護絶縁膜４８を形成する前に、TEOSガスを用いるCVD法で第２層間絶縁膜４７上に酸化シリコン膜を１００nm程度の厚さに形成し、この酸化シリコン膜をN2Oプラズマ処理で脱水してもよい。
次いで、TEOSガスを使用するプラズマCVD法により、第２キャパシタ保護絶縁膜４８の上に酸化シリコン膜を形成して、この酸化シリコン膜を第１キャップ絶縁膜４９とする。この第１キャップ絶縁膜４９の厚さは、例えば約１００nmである。
その後に、N2Oプラズマ処理によりこの第１キャップ絶縁膜４９を脱水する。
次に、図１０に示す断面構造を得るまでの工程について説明する。
まず、フォトリソグラフィとドライエッチングにより絶縁膜４６〜４９をパターニングし、チップ領域Rcにおける一層目金属配線４１ｂの上に第１ホール５０ａを形成する。
次いで、第２層間絶縁膜４７上と、第１ホール５０ａの内面に、グルー膜としてスパッタ法により窒化チタン膜を厚さ約１５０nmに形成する。
更に、六フッ化タングステンガスを使用するプラズマCVD法により、このグルー膜の上にタングステン膜を形成し、このタングステン膜で第１ホール５０ａを完全に埋め込む。
その後に、第１キャップ絶縁膜４９上の余分なグルー膜とタングステン膜とをCMP法により研磨して除去し、これらの膜を第１ホール５０ａ内にのみ残す。なお、本工程では、CMP法に代えてエッチバック法を採用してもよい。
このようにして第１ホール５０ａ内に残されたグルー膜とタングステン膜は、一層目金属配線４１ｂと電気的に接続された第１導電性プラグ５７ａとなる。
次いで、図１１に示すように、第１キャップ絶縁膜４９と第１導電性プラグ５７ａのそれぞれの上に、第２導電膜５５としてスパッタ法により金属積層膜を形成する。その金属積層膜は、例えば、下から厚さ約５５０nmの銅含有アルミニウム膜、厚さ約５nmのチタン膜、そして厚さ約１５０nmの窒化チタン膜である。
更に、この第２導電膜５５の上にフォトレジストを塗布し、それを露光、現像して第２レジストパターン５６を形成する。
次に、図１２に示すように、第２レジストパターン５６をマスクにして第２導電膜５５をドライエッチングし、二層目金属配線５５ａを形成する。
この後に、第２レジストパターン５６は除去される。
続いて、図１３に示すように、第１キャップ絶縁膜４９と二層目金属配線５５ａのそれぞれの上に、TEOSガスを使用するプラズマCVD法で酸化シリコン膜を厚さ約２２００nmに形成し、この酸化シリコン膜を第３層間絶縁膜５１とする。
そして、CMP法で第３層間絶縁膜５１の上面を研磨して平坦化した後、N2Oプラズマ処理により第３層間絶縁膜５１を脱水する。そのN2Oプラズマ処理は、CVD装置において、例えば基板温度３５０℃、処理時間４分の条件で行われる。
次に、還元性物質からキャパシタ誘電体膜２８ａを保護するための第３キャパシタ保護絶縁膜５２として、第３層間絶縁膜５１の上にスパッタ法でアルミナ膜を約５０nmの厚さに形成する。なお、アルミナ膜に代えて、酸化チタン膜を第３キャパシタ保護絶縁膜５２として形成してもよい。
なお、第３キャパシタ保護絶縁膜５２を形成する前に、TEOSガスを用いるCVD法で第３層間絶縁膜５２上に酸化シリコン膜を１００nm程度の厚さに形成し、この酸化シリコン膜をN2Oプラズマ処理で脱水してもよい。
次いで、TEOSガスを使用するプラズマCVD法により、第３キャパシタ保護絶縁膜５２の上に酸化シリコン膜を厚さ約１００nmに形成し、この酸化シリコン膜を第２キャップ絶縁膜５３とする。
その後に、CVD装置内において基板温度３５０℃、処理時間２分の条件で第２キャップ絶縁膜５３に対してN2Oプラズマ処理を施し、第２キャップ絶縁膜５３を脱水する。
次に、図１４に示すように、第２キャップ絶縁膜５３の上にフォトレジストを塗布し、それを露光、現像することで、二層目金属配線５５ａの上方に窓５８ａを備えた第３レジストパターン５８を形成する。
次いで、窓５８ａを通じて絶縁膜５１〜５３をドライエッチングすることにより、二層目金属配線５５ａの上に第２ホール５４ａを形成する。
このエッチングを終了後、第３レジストパターン５８は除去される。
次に、図１５に示す断面構造を得るまでの工程について説明する。
まず、第２キャップ絶縁膜５３上と第２ホール５４ａの内面に、グルー膜としてスパッタ法により窒化チタン膜を厚さ約５０nmに形成する。そして、第２ホール５４ａを完全に埋める厚さ、例えば厚さ約６５０nmのタングステン膜をCVD法でグルー膜上に形成する。
その後に、第２キャップ絶縁膜５３上の余分なグルー膜とタングステン膜とをCMP法により研磨し、これらの膜を第２ホール５４ａ内にのみ第２導電性プラグ５６ａとして残す。
続いて、図１６に示すように、第２導電性プラグ５６ａと第２キャップ絶縁膜５３のそれぞれの上面に、スパッタ法によりアルミニウム膜６０ａを約５００nmの厚さに形成する。そのアルミニウム膜６０ａには銅も含まれる。
更に、アルミニウム膜６０ａの上にスパッタ法により厚さ約１５０nmの窒化チタン膜６０ｂを形成し、この窒化チタン膜６０ｂとアルミニウム膜６０ａとを第３導電膜６０とする。
その後に、この第３導電膜６０の上にフォトレジストを塗布し、それを露光、現像して第４レジストパターン６２を形成する。
次いで、図１７に示すように、第４レジストパターン６２をマスクにして第３導電膜６０をエッチングする。
これにより、チップ領域Rcの第２キャップ絶縁膜５３上に三層目金属配線６０ｃ、６０ｄが形成されると共に、スクライブ領域Rsに基準マークMが形成される。
このうち、三層目金属配線６０ｄは、後でウエハレベルで行われる電気的試験の際に試験のニードルが当てられる試験用パッドとしての機能を有する。
そして、その電気的試験では、基準マークMが位置合わせの目印として使用される。
この後に、第４レジストパターン６２は除去される。
次に、図１８に示すように、シリコン基板１０の上側全面に、TEOSガスを使用するCVD法により酸化シリコン膜を厚さ約１００nmに形成し、その酸化シリコン膜を第１パッシベーション膜６５とする。
次いで、第１パッシベーション膜６５に対してN2Oプラズマ処理を行うことにより、第１パッシベーション膜６５を脱水すると共に、その表面を窒化して水分の再付着を防止する。このようなN2Oプラズマ処理は、例えば、基板温度３５０℃、処理時間２分の条件で行われる。
更に、この第１パッシベーション膜６５の上に、第２パッシベーション膜６６としてCVD法により窒化シリコン膜を厚さ約３５０nmに形成する。
その後に、第２パッシベーション膜６６の上にフォトレジストを塗布し、それを露光、現像することで、三層目金属配線６５の上方に窓６７ａを備えた第５レジストパターン６７を形成する。
続いて、図１９に示すように、この第５レジストパターン６７をマスクにして第１、第２パッシベーション膜６５、６６をドライエッチングすることにより、これらの膜に図示のような第３開口６６ａを形成する。このドライエッチングは、例えば平行平板プラズマエッチング装置（不図示）を用いて行われ、CHF3、CF4、及びO2の混合ガスがエッチングガスとして採用される。
この後に、第５レジストパターン６７は除去される。
次に、図２０に示す断面構造を得るまでの工程について説明する。
まず、第２パッシベーション膜６６上と第３開口６６ａの中に感光性ポリイミドを塗布し、厚さが約３μｍのポリイミド塗膜を形成する。次いで、このポリイミド塗膜を露光、現像した後、窒素雰囲気の横型炉においてポリイミド塗膜を加熱して硬化する。その硬化条件は特に限定されないが、本実施形態では、その条件として基板温度３１０℃、窒素流量１００リットル／分、処理時間４０分を採用する。
これにより、三層目金属配線６０ｄの上方に第４６開口６８ａを備えたポリイミド保護膜６８が形成される。
ここまでの工程により、本実施形態に係る半導体ウエハWの基本構造が完成した。
その半導体ウエハWはシリコン基板１の上に多層膜９０を形成してなり、その多層膜９０のうちの一層にマークMが形成される。なお、多層膜９０は、シリコン基板１０の上に形成される全ての膜によって構成される。
図２１は、この半導体ウエハWの拡大平面図である。
既述のように、本実施形態では、半導体ウエハWからICタグ用の半導体チップを切り出すため、チップ領域Rcは、一辺の長さが約１mmと極めて短い正方形である。なお、通常の半導体チップの一辺の長さは、これよりも１０倍程度長い１cm〜１．５cm程度である。
一方、スクライブ領域Rsに形成された基準マークMは、正方形のチップ領域Rcの一辺よりも長く形成される。更に、その基準マークMは、複数のチップ領域Rcを包含する仮想矩形Sの少なくとも一つの頂点に配される。また、その仮想矩形Sの大きさは特に限定されないが、露光工程で使用される露光装置の１ショットの露光領域を仮想矩形Sとして採用するのが好ましい。なお、その露光領域は、多層膜９０を構成する全ての膜に共通であって、その平面形状は正方形である。
この後は、チップ領域Rcに形成されたチップが正常に動作するか否かを確認するための試験工程に移る。
この試験工程について図２２及び図２３を参照しながら説明する。
図２２は、試験工程で使用される試験装置の構成図であり、図２３は試験工程のフローチャートである。
図２２に示されるように、試験装置は、制御部１１５からの制御信号SstageによってX方向、Y方向、及びZ方向に移動可能なステージ１１２がXYZ駆動装置１１１上に設けられ、試験対象のウエハWがステージ１１２上に載置される。なお、ステージ１１２は、X-Y平面内において回転することもできる。そして、ステージ１１２の上方には、ウエハWに対向するようにしてプローブカード１１４が配される。
プローブカード１１４には、チップに試験信号Sinを与えるためのニードル１１６が設けられる。その試験信号Sinは、試験信号発生器１１７において発生される。
また、チップからの出力信号Soutは、プローブガード１１４を介して良否判定器１１８に入力された後、試験信号発生器１１７からの期待値と比較される。そして、この比較に基づき、チップが良品であるか不良品であるかが判定され、その判定結果が制御部１１５内の記憶部（不図示）に記憶される。
ここで、この試験装置には、プローブガード１１４とウエハWとの位置合わせを行うための光学顕微鏡１１３が設けられ、この光学顕微鏡１１３で捉えられた実画像は、画像信号Simageとなって制御部１１５に入力される。
このような試験装置を用いた試験工程では、図２３のステップP1に示されるように、まず試験装置のプローブカード１１４と半導体ウエハWとの位置合わせが行われる。
図２４は、このステップP1について説明するための平面図である。
図２４に示されるように、光学顕微鏡１１３の視野１１０は、複数のチップ領域RCを包含する矩形状である。なお、その視野１１０は、波長が２５０nm以上２４００nm以下のハロゲンランプを光源とする照明で照らされている。
位置合わせに際しては、まず、光学顕微鏡１１３の画像を制御部１１５が取り込み、制御部１１５内に予め記憶されているテンプレートTPと実画像とを比較する。
そのテンプレートTPは、位置合わせの原点P0を中心にもつ仮想小矩形S0と、基準マークMとの共通部分よりなり、基準マークは黒、それ以外の部分は白というように二値化されたデータで構成される。なお、仮想小矩形S0の大きさと形は、試験装置において予め定められている。そして、テンプレートTPと実画像との比較は、実画像の画像データを二値化して白黒像にした後、テンプレートTPと実画像のそれぞれのデータを照合することで行われる。
このようにテンプレートTPと実画像とを比較することにより、基準マークMが視野１１０内にあるか否かが判断される。
そして、視野１１０内に基準マークが無いと判断された場合は、X方向及びY方向にステージ１１２を移動することにより、上記の視野１１０に基準マークMが来るようにする。
一方、基準マークMが視野１１０内にある場合は、テンプレートTPと実画像とを比較し、更にステージ１１２を移動することにより、基準マークMの基準点Pが視野１１０の中央、すなわち位置合わせの原点P0に来るようにする。また、本実施形態では、基準マークMの端を基準点Pとする。
なお、光学顕微鏡１１３の実画像は、明視野像と暗視野像のどちらでもよい。但し、基準マークMの下方に基準マークMと同じ材料よりなる膜がある場合は、暗視野像を採用することで基準マークMが認識し易くなる。
以上により、プローブガード１１４とウエハWとの位置合わせが完了し、図２３のステップP1を終える。
この後は、ステップP2に移行し、半導体ウエハWにニードル１１６を当て、チップ領域Rcに形成されたキャパシタQ等の素子の電気的特性について試験する。この試験は、仮想矩形Sの一番左上のチップから一筆書きの要領で一つ一つのチップに対して順に行われる。
そのステップP2では、ステップP1において位置合わせを正確にしたことで、現在試験を行っている半導体チップが半導体ウエハWのどこに位置しているのかを正確に把握しながら、試験装置において一つ一つのチップを試験することが可能となる。
以上説明した本実施形態によれば、図２４を参照して説明したように、半導体ウエハWとプローブカード１１４との位置合わせの目印として、スクライブ領域Rsに形成された基準マークMを使用する。
その基準マークMはチップ領域Rcの一辺よりも長く形成されているので、ICタグ用の非常に小さなチップを半導体ウエハWに集積形成する場合であっても、試験装置側で基準マークMを識別することができ、位置ずれやニードル１１６の当てずれ等を防止することができる。
更に、スクライブ領域Rsに基準マークMを形成するので、基準マークMを形成しない場合と同じ数のチップを半導体ウエハから切り出すことができ、一枚の半導体ウエハから切り出されるチップの数が低減するのを防止できる。
また、チップ領域Rcにおける多層膜９０（図２０参照）に基準マークMを形成したのでは、基準マークMが形成されたチップとされていないチップとで構造が異なってしまうため、例えば基準マークMが形成されたチップにエッチング条件を合わせると、基準マークMが形成されていないチップにおいて膜剥がれが起き、剥がれた膜がパーティクルの原因となって製品チップの歩留まりが低下する。これに対し、本実施形態では、既述のようにスクライブ領域Rsに基準マークMを形成するので、半導体ウエハから切り出される全てのチップの構造が同じになり、上記のような膜剥がれに伴う歩留まりの低下を防止できる。
ここで、基準マークMは、試験装置に設けられた照明（波長：２５０nm以上２４００nm以下）で照らされたときに、試験装置側で識別できる程度に十分な反射率を有している必要がある。本願発明者の経験によると、反射率が３０％未満の金属では基準マークMが見え難くなる。次の表１は、代表的な金属の反射率を示すデータである。
Figure 2008042065
 表１に示されるように、波長が２８０nmの光に対するAg（銀）の反射率は３０％未満となるので、この波長の照明を用いる場合は、基準マークMをAgで構成するのは避けた方がよい。
また、Sn（スズ）も、波長が２５１nmと３５７nmの光に対して反射率が３０％未満となるので、基準マークMをSnで構成するのは好ましくない。
表１におけるAgとSn以外の金属は、表内のどの波長においても反射率が３０％以上となるので、基準マークMの材料として使用しても、試験装置側で基準マークMを識別することができる。
また、たとえ基準マークMの反射率が３０％以上であっても、基準マークMの膜厚が薄いと、基準マークMの下の膜が透けて見え、基準マークMを識別するのが困難となる。試験装置側で識別し易い基準マークMの膜厚は１００nm以上、より好ましくは５００nm以上である。
（２）第２実施形態
上記した本実施形態では、図２０に示してように、多層膜９０を構成する膜のうち、三層目金属配線６０ｃ、６０ｄに基準マークMを形成した。
その基準マークMが形成される層はこれに限定されず、以下の第１〜第１４例のように多層膜９０のどの膜に基準マークMを形成してもよい。
第１例
図２５は、第１例に係る半導体ウエハの断面図である。なお、本例以降では、図を見易くするために、スクライブ領域Rsにおける半導体ウエハの断面のみを示し、チップ領域Rcの断面は省略する
図２５に示されるように、本例では、一層目金属配線４１ａ、４１ｂ（図８参照）に基準マークMを形成する。
なお、基準マークMの上にはアルミナよりなる第１〜第３キャパシタ保護絶縁膜４６、４８、５２が形成されているが、これらの絶縁膜は非常に薄く光を透過するので、試験装置側で基準マークMを確認することは可能である。
このように、多層膜９０の途中の高さに基準マークMを設けても、該マークMよりも上の多層膜９０が透明膜で構成されれば、試験装置においてマークMを確認することができる。
第２例
図２６は、第２例に係る半導体ウエハの断面図である。
本例では、一層目金属配線４１ａ、４１ｂ、二層目金属配線５５ａ、及び三層目金属配線６０ｃ、６０ｄに、互いに重なるように基準マークMを三つ形成する。
三つの基準マークMはいずれも同じ平面形状を有しており、それを上から見た場合には、基準マークMを一つのみ形成した場合と同じように見える。
但し、三つの基準マークMが完全に重なる必要は無く、互いに僅かにずれていてもよい。
第３例
図２７は、第３例に係る半導体ウエハの断面図である。
本例では、第２パッシベーション膜６６（図２０参照）に基準マークMを形成する。
第２パッシベーション膜６６は窒化シリコンよりなり、ポリイミドよりなる保護膜６８や酸化シリコンよりなる第１パッシベーション膜６５と屈折率の差を生じるので、試験装置側で基準マークMを認識することは可能である。
第４例
図２８は、第４例に係る半導体ウエハの断面図である。
本例では、MOSトランジスタTR1、TR2のゲート電極１５を覆うカバー絶縁膜２４（図１（ｂ）参照）に基準マークMを形成する。
カバー絶縁膜２４は窒化シリコンよりなり、周囲の膜と屈折率差を生じるので、第３例と同様に試験装置側で基準マークMを認識することができる。
第５例
図２９は、第５例に係る半導体ウエハの断面図である。
本例では、第２パッシベーション膜６６とカバー絶縁膜２４の両方に、二つの基準マークMを互いに重なるように形成する。
透明性の窒化シリコンよりなる基準マークMは、第３、第４例のように一つだけだと周囲との間にコントラスト差が出難いが、本例のように二つの基準マークMを重ねることにより試験装置側で認識し易くなる。
第６例
図３０は、第６例に係る半導体ウエハの断面図である。
本例では、ポリイミド保護膜６８とカバー絶縁膜２４のそれぞれに、互いに重なるように基準マークMを形成する。なお、ポリイミド保護膜６８は、多層膜９０を構成する膜のうち、最上層の膜である。
第５例と同様に、ポリイミド保護膜６８に形成される基準マークMは、透明性なのでそれ単体だけでは周囲とのコントラスト差が出難い。そこで、第４例と同様に、二つの基準マークMを重ねて設けることで、基準マークMが見易くなる。なお、ポリイミド保護膜６８に形成される基準マークMが試験装置側で十分に認識し易い場合は、カバー絶縁膜２４に形成される基準マークMを省略してもよい。
また、基準マークMを最上層に形成することで、基準マークMが別の膜によって遮られず、試験装置において基準マークMが認識し易くなる。
第７例
図３１は、第７例に係る半導体ウエハの断面図である。
本例では、多層膜９０を構成するポリイミド保護膜６８の上に基準マークMを形成する。この場合、基準マークMは、窒化チタン膜、銅含有アルミニウム膜、及び窒化チタン膜をこの順に積層してなる金属積層膜をスパッタ法で多層膜９０に形成し、その金属積層膜をパターニングして形成される。なお、この金属積層膜の最上層の窒化チタン膜は酸化防止膜として機能する。
このように、多層膜９０の上に基準マークMを形成し、マークMの上に別の膜を形成しないようにすれば、マークMが別の膜によって遮られないので、第１〜第６例と比較してマークMを認識し易くなる。
なお、この金属積層膜は、基準マークMを形成するためだけに設けるものであるため、チップ領域Rcに形成される素子の機能を維持するのには不必要であり、金属積層膜の形成とパターニングの工程の分だけ他の例よりも工程数が多くなる。従って、他の例は、本例と比較して金属積層膜の形成とパターニングの分だけ工程数が低減されるという利点があるということになる。
また、他の例では、チップ領域Rcに必須の多層膜９０の一つの層を利用して基準マークを設けるため、スクライブ領域Rsとチップ領域Rcとが同じ層構造になるのに対し、本例では、チップ領域Rcのみに基準マークM用の金属積層膜を形成するため、スクライブ領域Rsとチップ領域Rcとが異なる層構造になる。
このように層構造が異なると、通常は、多層膜９０を構成する一つの膜をエッチングする際に、チップ領域Rcに対して最適化されたエッチング条件でスクライブ領域Rsの膜をエッチングするので、エッチング条件が合わないスクライブ領域Rsでは膜が剥離する恐れがある。しかし、本例では、スクライブ領域Rsのみに基準マークMを残せばよいので、エッチング条件をスクライブ領域Rsの金属積層膜に合わせることができ、金属積層膜をエッチングして基準マークMを形成するときにチップ領域Rcの金属積層膜が剥離してパーティクルの原因になるのを防止できる。
更に、本例では、この基準マークMをチップ領域Rcに設けてもよい。このようにしても、チップ領域Rcの回路パターンと基準マークMとがポリイミド保護膜６８によって絶縁されるので、チップ領域Rcの回路は基準マークMによって干渉を受けない。よって、基準マークMが形成された半導体チップを製品用として出荷することができ、半導体ウエハWから切り出される半導体チップの個数が減ることは無い。
第８例
図３２及び図３３は、第８例に係る半導体ウエハの断面図である。
半導体装置の製造工程では、電気的試験の際の位置合わせの他に、露光装置と半導体基板１０との位置合わせのためのマークm1、m2が形成される。
このようなマークm1、m2が存在しても、図３２に示されるように、これらを覆うように三層目金属配線６０ｃ、６０ｄに基準マークMを形成すれば、電気的な試験の際に、試験装置によってマークm1、m2が認識されることはなく、基準マークMを位置合わせの目印として認識することができる。
但し、図３３に示すように、基準マークMが透明性の窒化シリコンよりなる第２パッシベーション膜６６に形成される場合は、基準マークMの下に他のマークm1、m2が存在すると、基準マークMからマークm1、m2が透けて見え、試験装置において位置合わせができない恐れがある。よって、この場合は、基準マークMの下にマークm1、m2を形成しないのが好ましい。
第９例
図３４は、第９例に係る半導体ウエハの断面図である。
上記した第１〜第８例では、多層膜９０を構成する膜の残部を基準マークMとして採用した。
これに対し、本例では、図３４のように、遮光性の一層目金属配線４１ａに開口を設け、その開口を基準マークMとして用いる。このような基準マークMは、一層目金属配線４１ａに限らず、遮光性のある膜ならどの膜に形成してもよい。
但し、図３２に示した第８例のように、基準マークMの下に別のマークm1、m2が存在すると、基準マークMを構成する開口からマークm1、m2が見えてしまい、試験装置において基準マークMを正しく認識することができない。よって、この場合は、マークm1、m2に重ならないように基準マークMを構成する開口を形成するのが好ましい。
第１０例
図３５は、本例に係る半導体ウエハの断面図である。
本例では、既述の第２導電性プラグ５６ａ（図１５参照）をスクライブ領域Rsに複数形成し、この第２導電性プラグ５６ａの集合体で基準マークMを構成する。
図３６はこの半導体ウエハの拡大平面図である。
図３６に示されるように、複数の第２導電性プラグ５６ａは千鳥状に配列される。第２導電性プラグ５６ａを配置するピッチは、光学顕微鏡１１３の分解能よりも短いのが好ましい。このようにすることで、光学顕微鏡１１３で得られた基準マークMの像があたかもベタ状となり、ベタ状の基準マークMを形成する場合と遜色が無い程度に基準マークを認識することができる。
第１１例
図３７及び図３８は、本例に係る半導体ウエハの拡大の拡大平面図である。
図２５で説明した第１例では、一層目金属配線４１ａにベタ状の基準マークMを形成した。
これに対し、本例では、図３７に示すように、スクライブ領域Rsにストライプ状の一層目金属配線４１ａを間隔をおいて複数形成し、この金属配線４１ａの集合体を基準マークMとする。
本例では、第１０例と同様に、スクライブ領域Rsにおいて金属配線４１ａを配置するピッチを光学顕微鏡１１３の分解能よりも短くし、光学顕微鏡１１３で得られた基準マークMの像がベタ状になるようにするのが好ましい。
なお、図３７では、一層目金属配線４１ａが横縞状に形成されているが、図３８のように縦縞状に形成してもよい。
第１２例
図３９は、本例に係る半導体ウエハの拡大平面図である。
既述の第１実施形態では、基準マークMの平面形状は図２１に示したような直線状であった。
これに対し、本例では、図３９に示すようなL字状に基準マークMを形成する。
このようにすると、暗く見える基準マークMが光学顕微鏡の視野１１０において占める面積の割合が増えるので、試験装置において位置合わせが行い易くなる。
なお、本願発明者の経験によれば、位置合わせが最も行い易くなるのは、テンプレートTPにおいて基準マークMが占める面積の割合が５０％のときである。
第１３例
図４０は、本例に係る半導体ウエハの拡大平面図である。
本例では、基準マークMの平面形状をT字型にする。これにより、視野１１０において基準マークMが占める面積の割合が増えるので、試験装置における位置合わせがより一層容易になる。
第１４例
図４１は、本例に係る半導体ウエハの拡大平面図である。
図４１に示されるように、本例では基準マークMの平面形状を十字にすることで、視野１１０において基準マークMが占める割合を更に増やし、位置合わせを更に容易にする。
第１５例
上記した第１実施形態では、プローブガード１１４とウエハWとのXY方向の位置合わせをしたが、上記の基準マークMを用いることで、ウエハWの回転ずれも補正することができる。
図４２は、その回転ずれの補正方法を示す平面図である。
図４２に示す例では、ウエハWが本来の向きから角度θだけずれている。この回転ずれは、試験装置において二つの基準マークMを認識し、角度ずれが無い場合の直線（基準直線）L0にこれらのマークMのそれぞれの中心が位置しているかどうかで検出される。
そして、回転ずれが検出された場合には、二つの基準マークMを通る直線Lと上記の直線L0との成す角θを算出し、その角θの分だけステージ１１２をX-Y平面内で回転させて回転ずれを補正するステップを行う。そのステップは、図２３のステップP1の前でもよいし後でもよい。
以下に、本発明の特徴を付記する。
（付記１） チップ領域とスクライブ領域とを有する半導体基板と、
前記半導体基板の上に形成された多層膜と、
前記多層膜を構成する少なくとも一つの膜に形成された基準マークとを有し、
前記基準マークが、複数の前記チップ領域を包含する仮想矩形の少なくとも一頂点に位置すると共に、前記チップ領域の一辺よりも長いことを特徴とする半導体ウエハ。
（付記２） 前記基準マークが前記スクライブ領域に配されたことを特徴とする付記１に記載の半導体ウエハ。
（付記３） 前記基準マークは、前記多層膜の複数の層に互いに重なるように複数形成されたことを特徴とする付記１に記載の半導体ウエハ。
（付記４） 前記基準マークは前記多層膜の途中の高さに形成され、該基準マークよりも上の該多層膜は透明膜で構成されることを特徴とする付記１に記載の半導体ウエハ。
（付記５） 前記基準マークは、２５０nm以上２４００nm以下の波長の光を照射した場合に、周囲とコントラスト差が出る膜厚を有することを特徴とする付記１に記載の半導体ウエハ。
（付記６） 前記膜厚は１００nm以上であることを特徴とする付記５に記載の半導体ウエハ。
（付記７） 前記基準マークは、前記多層膜を構成する金属配線層に形成されたことを特徴とする付記１に記載の半導体ウエハ。
（付記８） 前記金属配線の平面形状はストライプ状であり、該金属配線の集合体により前記基準マークが構成されたことを特徴とする付記７に記載の半導体ウエハ。
（付記９） 前記半導体基板にMOSトランジスタのゲート電極が形成され、前記パターンは、前記多層膜の最下層を構成して前記ゲート電極を覆うカバー絶縁膜に形成されたことを特徴とする付記１に記載の半導体ウエハ。
（付記１０） 前記基準マークは、前記多層膜を構成するパッシベーション膜に形成されたことを特徴とする付記１に記載の半導体ウエハ。
（付記１１） 前記パッシベーション膜は窒化シリコン膜であることを特徴とする付記１０に記載の半導体ウエハ。
（付記１２） 前記基準マークの下の前記多層膜に別のパターンが存在しないことを特徴とする付記１１に記載の半導体ウエハ。
（付記１３） 前記基準マークは、前記多層膜の最上層のポリイミド保護膜に形成されたことを特徴とする付記１に記載の半導体ウエハ。
（付記１４） 前記基準マークは、前記多層膜の最上層のポリイミド保護膜の上に形成されたことを特徴とする付記１に記載の半導体ウエハ。
（付記１５） 前記基準マークは、前記多層膜に形成された複数の導電性プラグの集合体で構成されることを特徴とする付記１に記載の半導体ウエハ。
（付記１６） 前記基準マークの平面形状は、L字状、T字状、及び十字のいずれかであることを特徴とする付記１に記載の半導体ウエハ。
（付記１７） 前記仮想矩形は、露光装置の１ショットの露光領域であることを特徴とする付記１に記載の半導体ウエハ。
（付記１８） 半導体ウエハに形成された基準マークを光学顕微鏡で認識することにより、前記半導体ウエハと試験装置との位置合わせを行うステップと、
前記位置合わせの後、前記半導体ウエハにニードルを当て、該半導体ウエハのチップ領域に形成された素子の電気的特性について試験するステップとを有し、
前記基準マークが、複数の前記チップ領域を包含する仮想矩形の少なくとも一頂点に位置すると共に、前記チップ領域の一辺よりも長いことを特徴とする半導体ウエハの試験方法。
（付記１９） 二つの前記基準マークのそれぞれの中心が基準直線上に位置しているかどうかを認識することにより、前記試験装置における前記半導体ウエハの回転ずれを検出するステップと、
前記回転ずれが検出された場合に、前記回転ずれを補正するステップとを更に有することを特徴とする付記１８に記載の半導体ウエハの試験方法。
（付記２０） 前記半導体ウエハと前記試験装置との位置合わせを行うステップは、前記光学顕微鏡の実画像と、前記試験装置内に予め記憶されたテンプレートとを比較しながら、前記光学顕微鏡の視野の中心に前記基準マークの基準点が来るように、前記半導体ウエハが載置されたステージを移動させることにより行われることを特徴とする付記１７に記載の半導体ウエハの試験方法。
図１（ａ）、（ｂ）は、本発明の第１実施形態に係る半導体ウエハの製造途中の断面図（その１）である。 図２（ａ）、（ｂ）は、本発明の第１実施形態に係る半導体ウエハの製造途中の断面図（その２）である。 図３（ａ）、（ｂ）は、本発明の第１実施形態に係る半導体ウエハの製造途中の断面図（その３）である。 図４（ａ）、（ｂ）は、本発明の第１実施形態に係る半導体ウエハの製造途中の断面図（その４）である。 図５（ａ）、（ｂ）は、本発明の第１実施形態に係る半導体ウエハの製造途中の断面図（その５）である。 図６（ａ）、（ｂ）は、本発明の第１実施形態に係る半導体ウエハの製造途中の断面図（その６）である。 図７は、本発明の第１実施形態に係る半導体ウエハの製造途中の断面図（その７）である。 図８は、本発明の第１実施形態に係る半導体ウエハの製造途中の断面図（その８）である。 図９は、本発明の第１実施形態に係る半導体ウエハの製造途中の断面図（その９）である。 図１０は、本発明の第１実施形態に係る半導体ウエハの製造途中の断面図（その１０）である。 図１１は、本発明の第１実施形態に係る半導体ウエハの製造途中の断面図（その１１）である。 図１２は、本発明の第１実施形態に係る半導体ウエハの製造途中の断面図（その１２）である。 図１３は、本発明の第１実施形態に係る半導体ウエハの製造途中の断面図（その１３）である。 図１４は、本発明の第１実施形態に係る半導体ウエハの製造途中の断面図（その１４）である。 図１５は、本発明の第１実施形態に係る半導体ウエハの製造途中の断面図（その１５）である。 図１６は、本発明の第１実施形態に係る半導体ウエハの製造途中の断面図（その１６）である。 図１７は、本発明の第１実施形態に係る半導体ウエハの製造途中の断面図（その１７）である。 図１８は、本発明の第１実施形態に係る半導体ウエハの製造途中の断面図（その１８）である。 図１９は、本発明の第１実施形態に係る半導体ウエハの製造途中の断面図（その１９）である。 図２０は、本発明の第１実施形態に係る半導体ウエハの製造途中の断面図（その２０）である。 図２１は、本発明の第１実施形態に係る半導体ウエハの拡大平面図である。 図２２は、本発明の第１実施形態において使用される試験装置の構成図である。 図２３は、本発明の第１実施形態における試験工程のフローチャートである。 図２４は、図２３のステップP1について説明するための平面図である。 図２５は、本発明の第２実施形態の第１例に係る半導体ウエハの断面図である。 図２６は、本発明の第２実施形態の第２例に係る半導体ウエハの断面図である。 図２７は、本発明の第２実施形態の第３例に係る半導体ウエハの断面図である。 図２８は、本発明の第２実施形態の第４例に係る半導体ウエハの断面図である。 図２９は、本発明の第２実施形態の第５例に係る半導体ウエハの断面図である。 図３０は、本発明の第２実施形態の第６例に係る半導体ウエハの断面図である。 図３１は、本発明の第２実施形態の第７例に係る半導体ウエハの断面図である。 図３２は、本発明の第２実施形態の第８例に係る半導体ウエハの断面図（その１）である。 図３３は、本発明の第２実施形態の第８例に係る半導体ウエハの断面図（その２）である。 図３４は、本発明の第２実施形態の第９例に係る半導体ウエハの断面図である。 図３５は、本発明の第２実施形態の第１０例に係る半導体ウエハの断面図である。 図３６は、本発明の第２実施形態の第１０例に係る半導体ウエハの拡大平面図である。 図３７は、本発明の第２実施形態の第１１例に係る半導体ウエハの拡大平面図（その１）である。 図３８は、本発明の第２実施形態の第１１例に係る半導体ウエハの拡大平面図（その２）である。 図３９は、本発明の第２実施形態の第１２例に係る半導体ウエハの拡大平面図である。 図４０は、本発明の第２実施形態の第１３例に係る半導体ウエハの拡大平面図である。 図４１は、本発明の第２実施形態の第１４例に係る半導体ウエハの拡大平面図である。 図４２は、本発明の第２実施形態の第１５例において、半導体ウエハの回転ずれの補正方法を示す平面図である。
符号の説明
１０…シリコン基板、１１…素子分離絶縁膜、１２…pウェル、１４…ゲート絶縁膜、１５…ゲート電極、１７ａ、１７ｂ…第１、第２ソース／ドレインエクステンション、１８…絶縁性スペーサ、１９ａ、１９ｂ…第１、第２ソース／ドレイン領域、２２…高融点金属シリサイド層、２４…カバー絶縁膜、２５…下地絶縁膜、２７…下部電極用導電膜、２８…強誘電体膜、２９…上部電極用導電膜、３１…第１アルミナ膜、３３…第２アルミナ膜、３４…第１層間絶縁膜、３５ｄ、３５ｅ…第１、第２開口、４０ａ、４０ｂ…第１、第２コンタクトプラグ、４１…酸化防止絶縁膜、４２…第１レジストパターン、４５ａ、４５ｂ…一層目金属配線、４６…第１キャパシタ保護絶縁膜、４７…第２層間絶縁膜、４８…第２キャパシタ保護絶縁膜、４９…第１キャップ絶縁膜、５０ａ…第１ホール、５１…第３層間絶縁膜、５２…第３キャパシタ保護絶縁膜、５３…第２キャップ絶縁膜、５４ａ…第２ホール、５５…第２導電膜、５６…第２レジストパターン、５７ａ…第１導電性プラグ、５８…第３レジストパターン、５８ａ…窓、６０…第３導電膜、６０ａ…アルミニウム膜、６０ｂ…窒化チタン膜、６２…第４レジストパターン、６５…第１パッシベーション膜、６６…第２パッシベーション膜、６６ａ…第３開口、６７…第５レジストパターン、６８…保護絶縁膜、９０…積層膜、１１１…XYZ駆動装置、１１２…ステージ、１１３…光学顕微鏡、１１４…プローブカード、１１５…制御部、１１６…ニードル、１１７…試験信号発生器、１１８…良否判定器、M…基準マーク、W…半導体ウエハ。

Claims (10)

  1. チップ領域とスクライブ領域とを有する半導体基板と、
    前記半導体基板の上に形成された多層膜と、
    前記多層膜を構成する少なくとも一つの膜に形成された基準マークとを有し、
    前記基準マークが、複数の前記チップ領域を包含する仮想矩形の少なくとも一頂点に位置すると共に、前記チップ領域の一辺よりも長いことを特徴とする半導体ウエハ。
  2. 前記基準マークが前記スクライブ領域に配されたことを特徴とする請求項１に記載の半導体ウエハ。
  3. 前記基準マークは、前記多層膜の複数の層に互いに重なるように複数形成されたことを特徴とする請求項１に記載の半導体ウエハ。
  4. 前記基準マークは、前記多層膜を構成する金属配線層に形成されたことを特徴とする請求項１に記載の半導体ウエハ。
  5. 前記金属配線の平面形状はストライプ状であり、該金属配線の集合体により前記基準マークが構成されたことを特徴とする請求項４に記載の半導体ウエハ。
  6. 前記基準マークは、前記多層膜の最上層のポリイミド保護膜の上に形成されたことを特徴とする請求項１に記載の半導体ウエハ。
  7. 前記基準マークは、前記多層膜に形成された複数の導電性プラグの集合体で構成されることを特徴とする請求項１に記載の半導体ウエハ。
  8. 前記基準マークの平面形状は、L字状、T字状、及び十字のいずれかであることを特徴とする請求項１に記載の半導体ウエハ。
  9. 半導体ウエハに形成された基準マークを光学顕微鏡で認識することにより、前記半導体ウエハと試験装置との位置合わせを行うステップと、
    前記位置合わせの後、前記半導体ウエハにニードルを当て、該半導体ウエハのチップ領域に形成された素子の電気的特性について試験するステップとを有し、
    前記基準マークが、複数の前記チップ領域を包含する仮想矩形の少なくとも一頂点に位置すると共に、前記チップ領域の一辺よりも長いことを特徴とする半導体ウエハの試験方法。
  10. 二つの前記基準マークのそれぞれの中心が基準直線上に位置しているかどうかを認識することにより、前記試験装置における前記半導体ウエハの回転ずれを検出するステップと、
    前記回転ずれが検出された場合に、前記回転ずれを補正するステップとを更に有することを特徴とする請求項９に記載の半導体ウエハの試験方法。
JP2006216838A 2006-08-09 2006-08-09 半導体ウエハとその試験方法 Expired - Fee Related JP4712641B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2006216838A JP4712641B2 (ja) 2006-08-09 2006-08-09 半導体ウエハとその試験方法
US11/829,388 US9064877B2 (en) 2006-08-09 2007-07-27 Semiconductor wafer and method of testing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006216838A JP4712641B2 (ja) 2006-08-09 2006-08-09 半導体ウエハとその試験方法

Publications (2)

Publication Number Publication Date
JP2008042065A true JP2008042065A (ja) 2008-02-21
JP4712641B2 JP4712641B2 (ja) 2011-06-29

Family

ID=39050119

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006216838A Expired - Fee Related JP4712641B2 (ja) 2006-08-09 2006-08-09 半導体ウエハとその試験方法

Country Status (2)

Country Link
US (1) US9064877B2 (ja)
JP (1) JP4712641B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7538288B2 (ja) 2018-08-17 2024-08-21 キオクシア株式会社 半導体基板および半導体装置

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100720472B1 (ko) * 2005-12-29 2007-05-22 동부일렉트로닉스 주식회사 씨모스 이미지 센서 및 그 제조방법
US7943529B2 (en) * 2008-12-22 2011-05-17 United Microelectronics Corp. Passivation structure and fabricating method thereof
JP5448675B2 (ja) * 2009-09-25 2014-03-19 パナソニック株式会社 プローブカード及びそれを用いた半導体ウェーハの検査方法
JP6377936B2 (ja) * 2014-04-01 2018-08-22 エイブリック株式会社 半導体ウェハ
JP6344991B2 (ja) * 2014-06-17 2018-06-20 キヤノン株式会社 撮像装置の製造方法
US10515903B2 (en) * 2018-05-18 2019-12-24 International Business Machines Corporation Selective CVD alignment-mark topography assist for non-volatile memory
CN111693850B (zh) * 2020-06-17 2023-03-28 西安微电子技术研究所 一种芯片抗辐照性能的监控方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63288009A (ja) * 1987-05-20 1988-11-25 Hitachi Ltd ウエハとウエハ処理工程管理方法
JPH05198465A (ja) * 1992-01-23 1993-08-06 Hitachi Ltd 半導体ウエハおよび半導体集積回路装置の製造方法
JPH11274357A (ja) * 1998-03-20 1999-10-08 Sony Corp 電子部品の分割方法および分割装置
JP2005252196A (ja) * 2004-03-08 2005-09-15 Toshiba Corp 半導体装置及びその製造方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4343877A (en) * 1981-01-02 1982-08-10 Amdahl Corporation System for design and production of integrated circuit photomasks and integrated circuit devices
JP3174786B2 (ja) * 1991-05-31 2001-06-11 富士通株式会社 半導体装置の製造方法
US5206181A (en) * 1991-06-03 1993-04-27 Motorola, Inc. Method for manufacturing a semiconductor device with a slotted metal test pad to prevent lift-off during wafer scribing
KR0156422B1 (ko) * 1995-10-05 1999-02-01 김광호 반도체장치 제조용 레티클
US6303423B1 (en) * 1998-12-21 2001-10-16 Megic Corporation Method for forming high performance system-on-chip using post passivation process
JP4504515B2 (ja) * 2000-06-13 2010-07-14 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
JP2002083784A (ja) 2000-09-07 2002-03-22 Sanyo Electric Co Ltd 半導体装置の製造方法
JP2003007604A (ja) 2001-06-27 2003-01-10 Matsushita Electric Ind Co Ltd 半導体装置の製造方法および半導体装置の検査方法
JP4061108B2 (ja) 2002-04-09 2008-03-12 株式会社リコー 実装装置
JP2003332270A (ja) * 2002-05-15 2003-11-21 Renesas Technology Corp 半導体装置およびその製造方法
WO2004097916A1 (ja) * 2003-04-30 2004-11-11 Fujitsu Limited 半導体装置の製造方法、半導体ウエハおよび半導体装置
US6940107B1 (en) * 2003-12-12 2005-09-06 Marvell International Ltd. Fuse structures, methods of making and using the same, and integrated circuits including the same
JP4377300B2 (ja) * 2004-06-22 2009-12-02 Ｎｅｃエレクトロニクス株式会社 半導体ウエハおよび半導体装置の製造方法
US20060022195A1 (en) * 2004-08-01 2006-02-02 Kun-Chih Wang Scribe line structure
JP4570446B2 (ja) * 2004-11-16 2010-10-27 パナソニック株式会社 半導体ウェハーおよびその検査方法
US7755207B2 (en) * 2005-07-27 2010-07-13 Ricoh Company, Ltd. Wafer, reticle, and exposure method using the wafer and reticle

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63288009A (ja) * 1987-05-20 1988-11-25 Hitachi Ltd ウエハとウエハ処理工程管理方法
JPH05198465A (ja) * 1992-01-23 1993-08-06 Hitachi Ltd 半導体ウエハおよび半導体集積回路装置の製造方法
JPH11274357A (ja) * 1998-03-20 1999-10-08 Sony Corp 電子部品の分割方法および分割装置
JP2005252196A (ja) * 2004-03-08 2005-09-15 Toshiba Corp 半導体装置及びその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7538288B2 (ja) 2018-08-17 2024-08-21 キオクシア株式会社 半導体基板および半導体装置

Also Published As

Publication number Publication date
US9064877B2 (en) 2015-06-23
US20080036485A1 (en) 2008-02-14
JP4712641B2 (ja) 2011-06-29

Similar Documents

Publication Publication Date Title
JP4712641B2 (ja) 半導体ウエハとその試験方法
JP5104317B2 (ja) 半導体装置、半導体ウエハ構造、及び半導体ウエハ構造の製造方法
US8076780B2 (en) Semiconductor device with pads of enhanced moisture blocking ability
KR101109028B1 (ko) 반도체 장치 및 그 제조 방법
US8558352B2 (en) Semiconductor integrated circuit device and process for manufacturing the same
US7812385B2 (en) Ferroelectric capacitor device and method with optimum hysteresis characteristics
KR100361121B1 (ko) 반도체 장치 및 그 제조 방법
US8742479B2 (en) Semiconductor device and method of manufacturing the same
JP2008210893A (ja) 半導体装置とその製造方法
US7768082B2 (en) Surface-shape sensor and method of manufacturing the same
US6452284B1 (en) Semiconductor device substrate and a process for altering a semiconductor device
JP5785523B2 (ja) 半導体装置及びその製造方法
US10886120B2 (en) Hydrogen ventilation of CMOS wafers
JP4920855B2 (ja) 半導体装置及びその製造方法
JP5423723B2 (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20080731

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20090521

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20091224

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110322

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110323

R150 Certificate of patent or registration of utility model

Ref document number: 4712641

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees