JP4022009B2 - ホトマスクのアライメント方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体装置の製造工程で使用される多層配線技術を実現するのに用いられるホトマスクのアライメント方法に関する。
【0002】
【従来の技術】
半導体集積回路の集積度を高める技術に、多層配線技術がある。多層配線技術によれば、半導体基板上に層間絶縁膜を介して回路パターンが多層に積層される。
この多層の回路パターンの形成のために、層間絶縁膜上の回路パターン層となる被加工膜上にホトレジストが形成され、該ホトレジストに所定のマスクを用いてそのパターンが転写され、このホトレジストをエッチングマスクとして用いる選択エッチングにより、被加工膜に前記パターンが転写され、これらの作業の繰り返しにより、複数の前記回路パターンが順次、積層状に形成される。
【0003】
このことから、半導体基板あるいは該半導体基板上に既に形成された回路パターンと、その上に新たに形成される回路パターンのためのマスクの位置合わせ、すなわちマスクのアライメントの精度が問題となる。
【0004】
従来のマスクアライメントでは、回路パターン上に新たな回路パターンを形成するとき、既に形成された回路パターンに設けられた基準マークと、新たな回路パターンのためのマスクに設けられた基準マークとが一致するように、アライメント修正を受けた後、回路パターン層への前記したパターン転写が行われる。
【0005】
前記したアライメント修正により、原理的には、下層の回路パターンと、その上方に新たに形成された回路パターンとの間のずれは零になるはずである。しかしながら、現実的には、残留オフセットと称されるずれが残る。
そのため、回路パターン上に、新たな回路パターンが形成されるとき、このパターン形成に先立ち、直下に位置する既に形成された回路パターンについての前記した残留オフセットが測定される。この残留オフセット量が規格許容量以内であれば、その値の大小に拘わらず、前記したと同様なアライメント修正を含むアライメント作業の繰り返しにより、順次、回路パターンが多層に形成されている。
【0006】
【発明が解決しようとする課題】
このことから、従来の前記アライメント方法では、前記したとおり、規格許容量内の残留オフセット量が上層の回路パターンになるほど、順次積算されることとなり、多層配線を含む半導体装置の製造上の精度の低下を招くことがあった。
【0007】
【課題を解決するための手段】
本発明は、以上の点を解決するために、次の構成を採用する。
〈構成〉
本発明は、半導体基板上の基準マークの形成された回路パターン上に、上層回路パターンを形成すべくマスク基準マークの形成されたホトリソグラフィ用マスクを整合させるホトマスクのアライメント方法であって、前記回路パターンのその下層回路パターンに対する残留オフセット量Aを求めること、前記マスクの仮アライメントでのテスト露光により前記マスク基準マークに基づいて該マスクの前記回路パターンに対する補正量αを求めること、前記残留オフセット量A及び前記補正量αをオフセットの抑制用修正式に代入して修正量(Y)を求めること、前記修正量(Y)に基づいて前記マスクの前記仮アライメントを修正することを特徴とする。
【0008】
〈作用〉
本発明に係るアライメント方法では、前記したとおり、既に形成された回路パターン上に新たな回路パターンを形成するためのマスクアライメントの補正のための修正量Yとして、既に形成された前記回路パターンに対する新たな回路パターンのためのマスクの補正量αに加えて、既に形成された前記回路パターンの残留オフセット量Aを補正するための値が付加されることから、従来のような残留オフセット量Aの積算による大きな誤差が生じることはない。
【0009】
前記修正量(Y)は、次式
Y=−(2α+A)/2 …(1)
とすることができる。
【0010】
また、前記修正量(Y)は、次式
Y=−{(A+α)x+αy}/(x+y) …(2)
とすることができる。ここで、xは前記マスクとその下層の前記回路パターンとの間のオフセット規格を表す絶対値であり、yは前記マスクと前記回路パターン下の層との間の合わせ規格を表す絶対値である。式(2)を用いた修正により、層間でオフセット規格の異なる多層回路パターンの形成に対応することが可能となる。
【0011】
【発明の実施の形態】
以下、本発明を図示の実施の形態について詳細に説明する。
〈具体例〉
図1は、本発明に係るマスクアライメント方法の要部を示すフローチャートであり、図2は、本発明に係るマスクアライメント方法に係る回路パターンとマスクとの間の両基準マークの関係を示す説明図である。
以下、本発明を半導体ウエハ上に3層の回路パターンを有する多層構造の形成に適用した例について説明する。
【0012】
本発明に係るマスクアライメント方法では、図2に示すように、例えばシリコン半導体ウエハ10上に第1層となる第1の回路パターン11が形成される。
【0013】
この第1の回路パターン11の形成のために、前記ウエハ10上には、従来よく知られた導電層からなる回路パターン層が形成され、この回路パターン層上には、従来におけると同様なホトレジストが塗布される。その後、ホトレジストに所定の回路パターンを転写すべく該回路パターンのためのホトリソグラフィ用マスクが露光装置内に仮決めされる。
【0014】
前記半導体ウエハ上の基準マークに対応して形成されたホトレジスト上の凸状部を下層の基準マークとして、該基準マークに対する仮決めされた前記マスクの基準マークのずれが、テスト露光で測定され、仮決めされた前記マスクのずれを補正すべく、アライメント修正が行われる。
アライメント修正後の前記マスクを用いたホトレジストへの露光および現像により、該ホトレジストには新たな基準マークを含む第1の回路パターンのためのパターンが転写され、このホトレジストをエッチングマスクとするエッチング処理により、前記回路パターン層に第1の回路パターンが転写され、これにより新たな基準マーク12を含む第1の回路パターン11が形成される。
【0015】
第1の回路パターン11の前記した形成工程は、従来におけると同様であり、さらに、図示しない層間絶縁膜を介して第1の回路パターン11上に積層状に形成される第2の回路パターン13の形成工程でも、前記したと同様、下層たる第1層の回路パターン11の基準マーク12と、第2層たる第2の回路パターン13のためのマスクに設けられた基準マークとを用いたマスクアライメントの修正が行われる。
このアライメント修正後のマスクを用いた前記したと同様な回路パターン層への選択エッチング処理により、新たな基準マーク14を含む第2の回路パターン13が、第1の回路パターン11に対する所定の許容誤差内の誤差Aのずれで以て形成される。
【0016】
さらに、第2の回路パターン13上に、前記したと同様な図示しない層間絶縁膜を介して、第3の回路パターン15を形成するために、この第3の回路パターン15のための回路パターン層16を覆うホトレジスト(図示せず)上で、前記露光装置に仮決めされた第3の回路パターン15のためのホトリソグラフィ用マスク17の位置合わせであるアライメントが行われる。
【0017】
ホトリソグラフィ用マスク17のアライメントでは、図1にフローチャートで示されているように、既に形成された直下に位置する回路パターンの残留オフセット量Aが測定される(ステップS1)。
図1に示す例では、形成しようとする第3の回路パターン15の下に第2の回路パターン13が形成されていることから、既に形成されたこの第2の回路パターン13の、さらに下層たる第1の回路パターン11に対するずれ(A)が、両者11および13のそれぞれの基準マーク12および14の相互間のずれとして測定される。
【0018】
前記した基準マーク12および14間のずれである残留オフセット量Aの測定について、基準マーク14を覆う前記層間膜あるいは該層間絶縁膜上の第3の回路パターン層16のような下地膜のために、このような下地膜の形成後に基準マーク12または14が見えなくなることがある。
このような場合、第2層目である第2の回路パターン13のためのホトリソパターニングの終了後、そのエッチング処理に先立って行われる出来検査により測定されかつ品質管理のために予め記録/データベースに保持された前記したと同様な基準マーク12および14間のずれの値が、残留オフセット量Aとして採用される。
【0019】
次に、第3の回路パターン15のための、前記露光装置に仮決めされたマスク17の基準マーク18と、下層の第2の回路パターン13の基準マーク14とのずれ(α)が、マスク17の第2の回路パターン13に対するマスクアライメント補正量として、測定される(ステップS2)。
【0020】
従来では、ステップS2で求められていたマスクアライメント補正量αのみをマスク17の第2の回路パターン13に対する修正量として取り扱っていたが、本願発明に係るマスクアライメント方法では、前記した補正量αに加えて、下層の回路パターン13の残留オフセット量Aが、許容誤差内であるに拘わらずその値を考慮して、マスク17のためのアライメント修正量Yが算出される(ステップS3)。
【0021】
ステップS3で算出された修正量Yで以て、前記露光装置に仮決めされたマスク17の位置が修正され(ステップS4)、このアライメント修正後に、前記露光装置により前記ホトレジストに選択露光が施される(ステップS5)。
【0022】
この選択露光およびその後の現像を受けたホトレジストをエッチングマスクとする回路パターン層16への選択エッチング処理により、回路パターン層16の不要部分が削除されて、この回路パターン層16から前記マスク17の基準マーク18に対応する新たな基準マーク19を含む第3の回路パターン15が形成される。
【0023】
第3の回路パターン15のためのマスク17のアライメント修正では、従来は考慮されなかった残留オフセット量Aが考慮されていることから、多層の回路パターンであっても、各層毎に順次残留オフセット量によるずれを補正することができ、これにより積算残留オフセット量の増大を抑制することができることから、この残留オフセット量の増大による半導体装置の精度低下および動作不良等を防止することができる。
【0024】
前記したマスク17の補正量(Y)は、前記式(1)から求めることができる。
前記式(1)において、Aは、ステップS1で説明したとおり、形成しようとする回路パターンの直下に既に位置する第2の回路パターン13の、さらにその下に位置する第1の回路パターン11に対する残留オフセット量である。
また、αは、ステップS2で説明したとおり、第2の回路パターン13の基準マーク14に対する仮決めされたマスク17の基準マーク18のずれの量である。
【0025】
前記式(1)を用いてマスク17のアライメント修正を行うとき、第2の回路パターン13に対する第3の回路パターン15についてのオフセット規格は、±xμmから新たなオフセット規格として、図2に示すとおり、+x+A(μm)〜−x+A(μm)の値が採用される。
【0026】
また、前記したマスク17の補正量(Y)は、前記式(2)から求めることができる。
前記式(2)において、Aは、ステップS1で説明したとおり、形成しようとする回路パターンの直下に既に位置する第2の回路パターン13の、さらにその下に位置する第1の回路パターン11に対する残留オフセット量である。
また、αは、ステップS2で説明したとおり、第2の回路パターン13の基準マーク14に対する仮決めされたマスク17の基準マーク18のずれの量である。
【0027】
前記式(2)では、第2の回路パターン13に対する第3の回路パターン15についてのオフセット規格±xμmに加えて、第1の回路パターン11に対する第3の回路パターン15についての合わせ規格±yμmが設けられる。
前記式(2)は、第3の回路パターン15のためのマスク17のアライメントにおいて、前記したそれぞれの規格に重み付けを考慮してアライメント修正量Yを求めた例を示す。
前記式(2)を用いた修正によれば、層間でオフセット規格の異なる多層回路パターンの形成に対応することが可能となる。
【0028】
前記したところでは、本願発明の方法を3層構造における3層目の回路パターンのためのマスクアライメントに適用した例について説明したが、全ての層の回路パターンのためのマスクアライメントに本願発明を適用することができ、さらに4層以上の多層構造の製造に適用することができる。
【0029】
【発明の効果】
本発明によれば、前記したように、マスクアライメントの補正のための修正量として、既に形成された前記回路パターンに対する新たな回路パターンのためのマスクの補正量に加えて、前記回路パターンの残留オフセット量を補正するための値が付加されることから、従来のような残留オフセット量の積算による大きな誤差の発生が防止され、これにより残留オフセットに起因する半導体装置の精度の低下が防止され、この残留オフセットに起因する短絡等の種々の不都合の解消を図ることが可能となる。
【図面の簡単な説明】
【図1】本発明に係るマスクアライメント方法を示すフローチャートである。
【図2】本発明に係るマスクアライメント方法で形成される多層配線構造における位置合わせを概略的に示す説明図である。
【符号の説明】
10 半導体ウエハ
11 第1の回路パターン
12 第1の回路パターンの基準マーク
13 第2の回路パターン
14 第2の回路パターンの基準マーク
15 第3の回路パターン
16 第3の回路パターンのための回路パターン層
17 第3の回路パターンのためのマスク
18 マスクの基準マーク
19 第3の回路パターンの基準マーク
Claims (4)
- 半導体基板上の基準マークの形成された回路パターン上に、上層回路パターンを形成すべくマスク基準マークの形成されたホトリソグラフィ用マスクを整合させるホトマスクのアライメント方法であって、
前記回路パターンのその下層回路パターンに対する残留オフセット量Aを求めること、
前記マスクの仮アライメントでのテスト露光により前記マスク基準マークに基づいて該マスクの前記回路パターンに対する補正量αを求めること、
前記残留オフセット量A及び前記補正量αをオフセットの抑制用修正式に代入して修正量(Y)を求めること、
前記修正量(Y)に基づいて前記マスクの前記仮アライメントを修正すること、
を特徴とするホトマスクのアライメント方法。 - 前記修正量(Y)は、次式
Y=−(2α+A)/2
で示される請求項1記載のアライメント方法。 - 前記修正量(Y)は、次式
Y=−{(A+α)x+αy}/(x+y)
で示され、ここで、xは前記マスクとその下層の前記回路パターンとの間のオフセット規格を表す絶対値であり、yは前記マスクと前記回路パターン下の層との間の合わせ規格を表す絶対値である請求項1記載のアライメント方法。 - 前記残留オフセット量Aは、品質管理のために上下二層の回路パターンが形成される毎に測定して記憶される該回路パターン間のずれ量であることを特徴とする請求項1記載のアライメント方法。
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JP33368898A JP4022009B2 (ja) | 1998-11-25 | 1998-11-25 | ホトマスクのアライメント方法 |
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- 1998-11-25 JP JP33368898A patent/JP4022009B2/ja not_active Expired - Lifetime
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