JP4227727B2 - 半導体素子のオーバーレイバーニヤ形成方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体素子のオーバーレイバーニヤ形成方法に関し、特に母バーニヤの変形を防止できる半導体素子のオーバーレイバーニヤ形成方法に関するものである。
【０００２】
【従来の技術】
積層構造で成る半導体素子の製造工程では、前工程で形成されたレイヤ（第１レイヤ）と現工程で形成されるレイヤ（第２レイヤ）間の整列状態を把握及び補正するため、実際のレイヤとともにオーバーレイバーニヤ（Ｏｖｅｒｌａｙ Ｖｅｒｎｉｅｒ）が形成される。オーバーレイバーニヤは前工程で形成させた母バーニヤと、現工程で形成される子バーニヤで成る。このようなオーバーレイバーニヤは通常ウェーハのスクライブラインに形成され、このとき、母バーニヤは実際のレイヤと同一の材質のパターンで形成され、子バーニヤはフォトレジストパターンで形成される。
【０００３】
図１は従来技術により第２レイヤとともに形成された母バーニヤの断面図で、図２は母バーニヤの平面図である。
【０００４】
図１及び図２を参照すると、母バーニヤ３はセル領域に形成される第２レイヤ、即ちビットライン（未図示）とともに形成される。母バーニヤ３はボックス状に形成され、そして、その中心部には後続で形成される子バーニヤの配置空間を有する。さらに、母バーニヤ３は第１レイヤ、即ちゲート（未図示）とビットラインの間の電気的絶縁のため形成された層間絶縁膜、例えば、ＰＥＴＥＯＳ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ Ｔｅｔｒａ Ｅｔｈｙｌ Ｏｒｔｈｏ Ｓｉｌｉｃａｔｅ）膜２上に形成される。
【０００５】
ここで、図１に示すように流動性絶縁膜、例えば、ＢＰＳＧ膜１が第１レイヤが形成された基板表面の平坦化のため形成され、ＰＥＴＥＯＳ膜２はＢＰＳＧ膜１上に形成され、母バーニヤ３はＰＥＴＥＯＳ膜２上に形成される。
【０００６】
しかし、従来の母バーニヤは流動性絶縁膜であるＢＰＳＧ膜の上部に形成されるため後続工程が進められる間、ＢＰＳＧ膜の収縮・変形によりそれ自体の変形も引き起こされる。これに伴い、前記変形された母バーニヤをオーバーレイバーニヤとして用いれば上・下部レイヤ等の間のオーバーレイ正確度は低下し、この結果として、例えば、後続の金属配線工程でショートのような欠陥が引き起こされる。
【０００７】
【発明が解決しようとする課題】
したがって、本発明は、上記従来の半導体素子のオーバーレイバーニヤ形成方法における問題点に鑑みてなされたものであって、母バーニヤの変形を防止することができる半導体素子のオーバーレイバーニヤ形成方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記目的を達成するためになされた、本発明の半導体素子のオーバーレイバーニヤ形成方法は、母バーニヤ（Ｖｅｒｎｉｅｒ）と子バーニヤとで成るオーバーレイバーニヤ（Ｏｖｅｒｌａｙ Ｖｅｒｎｉｅｒ）の形成方法であり、セル領域で所定の下部構造物（第１レイヤ）が形成されたウェーハ上に平坦化膜を形成する段階と、前記オーバーレイバーニヤが形成されるウェーハのスクライブラインの所定領域が露出するように、前記平坦化膜をエッチングする段階と、前記平坦化膜と露出したウェーハ領域上に第１ポリ層を蒸着する段階と、前記平坦化膜の表面が露出するまで、前記第１ポリ層を研磨する段階と、前記平坦化膜及び残留する前記第１ポリ層上に層間絶縁膜を形成する段階と、前記母バーニヤが形成される前記第１ポリ層領域が露出するように、前記層間絶縁膜をエッチングする段階と、前記層間絶縁膜及び露出した前記第１ポリ層上に第２ポリ層を蒸着する段階と、前記母バーニヤを形成するために、前記第２ポリ層をパターニングする段階とを含むことを特徴とする。
【０００９】
【発明の実施の形態】
次に、本発明にかかる半導体素子のオーバーレイバーニヤ形成方法の実施の形態の具体例を図面を参照しながら説明する。本発明はオーバーレイバーニヤの形成方法に関するものであるため、以下の図３乃至図７は、セル領域を除いてオーバーレイバーニヤが形成されるスクライブライン領域に対してのみ図示するようにする。
【００１０】
図３に示されるように、第１レイヤ、即ちゲートを含むトランジスタのような所定の下部構造物が形成されたウェーハ１１が設けられる。平坦化膜としてＢＰＳＧ膜１２がウェーハ１１上に形成される。第１フォトレジストパターン１３が、母バーニヤと子バーニヤで構成されるオーバーレイバーニヤの母バーニヤが形成される領域を露出させるように、ＢＰＳＧ膜１２上に形成される。
【００１１】
図４に示されるように、ＢＰＳＧ膜１２がエッチングマスクとして第１フォトレジストパターンを利用することによりエッチングされ、その次に第１フォトレジストパターンは除去される。第１ポリ層１４がＢＰＳＧ膜１２及び露出したウェーハ領域上に蒸着される。ここで第１ポリ層１４は、セル領域での第２レイヤ形成以前の第２コンタクトの埋め込みのため用いられるプラグ用ポリ層である。
【００１２】
図５に示されるように、第１ポリ層１４はＢＰＳＧ膜１２の表面が露出するときまで化学的機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）工程により研磨される。ＰＥＴＥＯＳ膜のような層間絶縁膜１５がＢＰＳＧ膜１２及び残留する第１ポリ層１４上に蒸着され、その次に、第２フォトレジストパターン１６が第１ポリ層１４の所定領域を露出させるよう、層間絶縁膜１５上に形成する。
【００１３】
図６に示されるように、層間絶縁膜１５が第２フォトレジストパターンをエッチングマスクとして利用することによりエッチングされ、これにより母バーニヤが形成される第１ポリ層１４領域が露出する。その次に、第２フォトレジストパターンが除去される。第２ポリ層１７が前記露出した第１ポリ層１４と層間絶縁膜１５上に蒸着される。ここで、第２ポリ層１７は母バーニヤ形成用レイヤであり、特に、セル領域での第２レイヤの形成のためのポリ層である。第３フォトレジストパターン１８が母バーニヤの形状を限定するよう、第２ポリ層１７上に形成される。
【００１４】
図７に示されるように、第２ポリ層１７が第３フォトレジストパターン１８をエッチングマスクに利用することによりエッチングされ、これによりポリで成る母バーニヤ２０が形成される。その次に、第３フォトレジストパターンは除去される。
【００１５】
ここで、母バーニヤ２０はＢＰＳＧ膜に比べ流動性が非常に小さいポリ層上に形成されるため、後続の熱工程が行われるあいだ下部に配置される流動性絶縁膜の変形に基づくそれ自体の変形が最大限抑制される。したがって、母バーニヤ２０の信頼性が確保され、よって公知の後続工程を介し母バーニヤ２０上に子バーニヤが形成される場合、上下レイヤ間の整列状態の把握及びその補正は比較的正確に行うことができる。
【００１６】
尚、本発明は、本実施例に限られるものではない。本発明の趣旨から逸脱しない範囲内で多様に変更実施することが可能である。
【００１７】
【発明の効果】
上述のように、本発明によれば母バーニヤが流動性が非常に小さいポリ層上に形成されることにより後続工程が行われるあいだ母バーニヤの変形は防止される。したがって、母バーニヤの信頼性を確保することができるため、下部レイヤと上部レイヤの間のオーバーレイ正確度（ｏｖｅｒｌａｙ ａｃｃｕｒａｃｙ）を向上させることができることになり、よって半導体素子の信頼性が確保される。
【図面の簡単な説明】
【図１】従来技術による第２レイヤとともに形成された母バーニヤの断面図である。
【図２】従来技術による第２レイヤとともに形成された母バーニヤの平面図である。
【図３】本発明の実施例に係るオーバーレイバーニヤ形成方法を説明するための工程別の断面図である。
【図４】本発明の実施例に係るオーバーレイバーニヤ形成方法を説明するための工程別の断面図である。
【図５】本発明の実施例に係るオーバーレイバーニヤ形成方法を説明するための工程別の断面図である。
【図６】本発明の実施例に係るオーバーレイバーニヤ形成方法を説明するための工程別の断面図である。
【図７】本発明の実施例に係るオーバーレイバーニヤ形成方法を説明するための工程別の断面図である。
【符号の説明】
１１ ウェーハ
１２ ＢＰＳＧ膜
１３ 第１フォトレジストパターン
１４ 第１ポリ層
１５ 層間絶縁膜
１６ 第２フォトレジストパターン
１７ 第２ポリ層
１８ 第３フォトレジストパターン
２０ 母バーニヤ
【発明の属する技術分野】
本発明は半導体素子のオーバーレイバーニヤ形成方法に関し、特に母バーニヤの変形を防止できる半導体素子のオーバーレイバーニヤ形成方法に関するものである。
【０００２】
【従来の技術】
積層構造で成る半導体素子の製造工程では、前工程で形成されたレイヤ（第１レイヤ）と現工程で形成されるレイヤ（第２レイヤ）間の整列状態を把握及び補正するため、実際のレイヤとともにオーバーレイバーニヤ（Ｏｖｅｒｌａｙ Ｖｅｒｎｉｅｒ）が形成される。オーバーレイバーニヤは前工程で形成させた母バーニヤと、現工程で形成される子バーニヤで成る。このようなオーバーレイバーニヤは通常ウェーハのスクライブラインに形成され、このとき、母バーニヤは実際のレイヤと同一の材質のパターンで形成され、子バーニヤはフォトレジストパターンで形成される。
【０００３】
図１は従来技術により第２レイヤとともに形成された母バーニヤの断面図で、図２は母バーニヤの平面図である。
【０００４】
図１及び図２を参照すると、母バーニヤ３はセル領域に形成される第２レイヤ、即ちビットライン（未図示）とともに形成される。母バーニヤ３はボックス状に形成され、そして、その中心部には後続で形成される子バーニヤの配置空間を有する。さらに、母バーニヤ３は第１レイヤ、即ちゲート（未図示）とビットラインの間の電気的絶縁のため形成された層間絶縁膜、例えば、ＰＥＴＥＯＳ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ Ｔｅｔｒａ Ｅｔｈｙｌ Ｏｒｔｈｏ Ｓｉｌｉｃａｔｅ）膜２上に形成される。
【０００５】
ここで、図１に示すように流動性絶縁膜、例えば、ＢＰＳＧ膜１が第１レイヤが形成された基板表面の平坦化のため形成され、ＰＥＴＥＯＳ膜２はＢＰＳＧ膜１上に形成され、母バーニヤ３はＰＥＴＥＯＳ膜２上に形成される。
【０００６】
しかし、従来の母バーニヤは流動性絶縁膜であるＢＰＳＧ膜の上部に形成されるため後続工程が進められる間、ＢＰＳＧ膜の収縮・変形によりそれ自体の変形も引き起こされる。これに伴い、前記変形された母バーニヤをオーバーレイバーニヤとして用いれば上・下部レイヤ等の間のオーバーレイ正確度は低下し、この結果として、例えば、後続の金属配線工程でショートのような欠陥が引き起こされる。
【０００７】
【発明が解決しようとする課題】
したがって、本発明は、上記従来の半導体素子のオーバーレイバーニヤ形成方法における問題点に鑑みてなされたものであって、母バーニヤの変形を防止することができる半導体素子のオーバーレイバーニヤ形成方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記目的を達成するためになされた、本発明の半導体素子のオーバーレイバーニヤ形成方法は、母バーニヤ（Ｖｅｒｎｉｅｒ）と子バーニヤとで成るオーバーレイバーニヤ（Ｏｖｅｒｌａｙ Ｖｅｒｎｉｅｒ）の形成方法であり、セル領域で所定の下部構造物（第１レイヤ）が形成されたウェーハ上に平坦化膜を形成する段階と、前記オーバーレイバーニヤが形成されるウェーハのスクライブラインの所定領域が露出するように、前記平坦化膜をエッチングする段階と、前記平坦化膜と露出したウェーハ領域上に第１ポリ層を蒸着する段階と、前記平坦化膜の表面が露出するまで、前記第１ポリ層を研磨する段階と、前記平坦化膜及び残留する前記第１ポリ層上に層間絶縁膜を形成する段階と、前記母バーニヤが形成される前記第１ポリ層領域が露出するように、前記層間絶縁膜をエッチングする段階と、前記層間絶縁膜及び露出した前記第１ポリ層上に第２ポリ層を蒸着する段階と、前記母バーニヤを形成するために、前記第２ポリ層をパターニングする段階とを含むことを特徴とする。
【０００９】
【発明の実施の形態】
次に、本発明にかかる半導体素子のオーバーレイバーニヤ形成方法の実施の形態の具体例を図面を参照しながら説明する。本発明はオーバーレイバーニヤの形成方法に関するものであるため、以下の図３乃至図７は、セル領域を除いてオーバーレイバーニヤが形成されるスクライブライン領域に対してのみ図示するようにする。
【００１０】
図３に示されるように、第１レイヤ、即ちゲートを含むトランジスタのような所定の下部構造物が形成されたウェーハ１１が設けられる。平坦化膜としてＢＰＳＧ膜１２がウェーハ１１上に形成される。第１フォトレジストパターン１３が、母バーニヤと子バーニヤで構成されるオーバーレイバーニヤの母バーニヤが形成される領域を露出させるように、ＢＰＳＧ膜１２上に形成される。
【００１１】
図４に示されるように、ＢＰＳＧ膜１２がエッチングマスクとして第１フォトレジストパターンを利用することによりエッチングされ、その次に第１フォトレジストパターンは除去される。第１ポリ層１４がＢＰＳＧ膜１２及び露出したウェーハ領域上に蒸着される。ここで第１ポリ層１４は、セル領域での第２レイヤ形成以前の第２コンタクトの埋め込みのため用いられるプラグ用ポリ層である。
【００１２】
図５に示されるように、第１ポリ層１４はＢＰＳＧ膜１２の表面が露出するときまで化学的機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）工程により研磨される。ＰＥＴＥＯＳ膜のような層間絶縁膜１５がＢＰＳＧ膜１２及び残留する第１ポリ層１４上に蒸着され、その次に、第２フォトレジストパターン１６が第１ポリ層１４の所定領域を露出させるよう、層間絶縁膜１５上に形成する。
【００１３】
図６に示されるように、層間絶縁膜１５が第２フォトレジストパターンをエッチングマスクとして利用することによりエッチングされ、これにより母バーニヤが形成される第１ポリ層１４領域が露出する。その次に、第２フォトレジストパターンが除去される。第２ポリ層１７が前記露出した第１ポリ層１４と層間絶縁膜１５上に蒸着される。ここで、第２ポリ層１７は母バーニヤ形成用レイヤであり、特に、セル領域での第２レイヤの形成のためのポリ層である。第３フォトレジストパターン１８が母バーニヤの形状を限定するよう、第２ポリ層１７上に形成される。
【００１４】
図７に示されるように、第２ポリ層１７が第３フォトレジストパターン１８をエッチングマスクに利用することによりエッチングされ、これによりポリで成る母バーニヤ２０が形成される。その次に、第３フォトレジストパターンは除去される。
【００１５】
ここで、母バーニヤ２０はＢＰＳＧ膜に比べ流動性が非常に小さいポリ層上に形成されるため、後続の熱工程が行われるあいだ下部に配置される流動性絶縁膜の変形に基づくそれ自体の変形が最大限抑制される。したがって、母バーニヤ２０の信頼性が確保され、よって公知の後続工程を介し母バーニヤ２０上に子バーニヤが形成される場合、上下レイヤ間の整列状態の把握及びその補正は比較的正確に行うことができる。
【００１６】
尚、本発明は、本実施例に限られるものではない。本発明の趣旨から逸脱しない範囲内で多様に変更実施することが可能である。
【００１７】
【発明の効果】
上述のように、本発明によれば母バーニヤが流動性が非常に小さいポリ層上に形成されることにより後続工程が行われるあいだ母バーニヤの変形は防止される。したがって、母バーニヤの信頼性を確保することができるため、下部レイヤと上部レイヤの間のオーバーレイ正確度（ｏｖｅｒｌａｙ ａｃｃｕｒａｃｙ）を向上させることができることになり、よって半導体素子の信頼性が確保される。
【図面の簡単な説明】
【図１】従来技術による第２レイヤとともに形成された母バーニヤの断面図である。
【図２】従来技術による第２レイヤとともに形成された母バーニヤの平面図である。
【図３】本発明の実施例に係るオーバーレイバーニヤ形成方法を説明するための工程別の断面図である。
【図４】本発明の実施例に係るオーバーレイバーニヤ形成方法を説明するための工程別の断面図である。
【図５】本発明の実施例に係るオーバーレイバーニヤ形成方法を説明するための工程別の断面図である。
【図６】本発明の実施例に係るオーバーレイバーニヤ形成方法を説明するための工程別の断面図である。
【図７】本発明の実施例に係るオーバーレイバーニヤ形成方法を説明するための工程別の断面図である。
【符号の説明】
１１ ウェーハ
１２ ＢＰＳＧ膜
１３ 第１フォトレジストパターン
１４ 第１ポリ層
１５ 層間絶縁膜
１６ 第２フォトレジストパターン
１７ 第２ポリ層
１８ 第３フォトレジストパターン
２０ 母バーニヤ
Claims (5)
- 母バーニヤ（Ｖｅｒｎｉｅｒ）と子バーニヤとで成るオーバーレイバーニヤ（Ｏｖｅｒｌａｙ Ｖｅｒｎｉｅｒ）の形成方法であり、
セル領域で所定の下部構造物（第１レイヤ）が形成されたウェーハ上に平坦化膜を形成する段階と、
前記オーバーレイバーニヤが形成されるウェーハのスクライブラインの所定領域が露出するように、前記平坦化膜をエッチングする段階と、
前記平坦化膜と露出したウェーハ領域上に第１ポリ層を蒸着する段階と、
前記平坦化膜の表面が露出するまで、前記第１ポリ層を研磨する段階と、
前記平坦化膜及び残留する前記第１ポリ層上に層間絶縁膜を形成する段階と、
前記母バーニヤが形成される前記第１ポリ層領域が露出するように、前記層間絶縁膜をエッチングする段階と、
前記層間絶縁膜及び露出した前記第１ポリ層上に第２ポリ層を蒸着する段階と、
前記母バーニヤを形成するために、前記第２ポリ層をパターニングする段階とを含むことを特徴とする半導体素子のオーバーレイバーニヤ形成方法。 - 前記平坦化膜は、ＢＰＳＧ（Ｂｏｒｏ Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜であることを特徴とする請求項１記載の半導体素子のオーバーレイバーニヤ形成方法。
- 前記層間絶縁膜は、ＰＥＴＥＯＳ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ Ｔｅｔｒａ Ｅｔｈｙｌ Ｏｒｔｈｏ Ｓｉｌｉｃａｔｅ）膜であることを特徴とする請求項１記載の半導体素子のオーバーレイバーニヤ形成方法。
- 前記第１ポリ層は、セル領域での第２コンタクトを埋め込むためのプラグ用ポリ層であることを特徴とする請求項１記載の半導体素子のオーバーレイバーニヤ形成方法。
- 前記第２ポリ層は、セル領域での第２レイヤ形成用ポリ層であることを特徴とする請求項１記載の半導体素子のオーバーレイバーニヤ形成方法。
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