TW202005034A - 雙厚度熔絲結構 - Google Patents

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Abstract

一種半導體結構，且更特定言之，係關於雙厚度熔絲結構及其製造方法。該結構包括在一單一接線位準上之一連續接線結構且由具有熔絲部份及較厚接線結構之導電材料組成。

Description

雙厚度熔絲結構
本案係關於一種半導體結構，且更特定言之，係關於雙厚度熔絲結構及其製造方法。
諸如邏輯電路〔例如互補金屬-氧化物-矽(Complementary metal-oxide-silicon，CMOS)、BiCMOS〕及記憶體裝置(例如：動態隨機存取記憶體(Dynamic random access memory，DRAM)、靜態隨機存取記憶體(Static random access memory，SRAM)之半導體裝置、射頻(rf)電路、高壓電路等等)係經設計具有熔絲。該等熔絲可用於許多不同應用中，包括(例如)除其它特徵外，存取備用位元線及/或字線以修復一裝置，並因此增加產量潛力，測試裝置中缺陷的型式，及編碼半導體裝置上之識別資訊。
雷射熔絲通常由該等互連接線位準中之窄接線形成，以將對相鄰結構之損害最小化，將覆蓋該熔絲之介電鈍化之厚度最小化且提供一光學清晰之雷射路徑。熔絲經設計以藉由使一電流通過該熔絲或更常見地，藉由一雷射脈衝來汽化該熔絲之一部份來吹成(例如：打開)。在一雷射熔絲中，一導線具有一連接，其藉由使用一雷射局部地熔融該導線並形成一斷路而斷開。具斷開連接之導線可用於任何功能且非僅作為一熔絲。為簡化起見，使用一雷射斷開該導線連接之任何結構稱為一雷射熔絲。
在本案之一態樣中，一結構包含在一單一接線位準上之一連續接線結構，且由具有較薄部份及一較厚接線結構之導電材料組成。
在本案之一態樣中，一種結構包含具一平面表面之一連續接線結構，該連續接線結構由具有在絕緣體材料之一凸起上之一較薄熔絲部份及一較厚上通接線結構之導電材料組成。
在本案之一態樣中，一種方法包含：在一下方基板上沉積一絕緣體材料；圖案化該絕緣體材料以形成一凸起及在該絕緣體材料中之相鄰開口，藉此暴露該下方基板；在該凸起上方及在該等相鄰開口中沉積導電材料；及平面化該導電材料以形成一連續接線結構，其包含在相同接線位準上之一薄雷射熔絲部份及較厚上通接線結構。
10/10A/10B/10C‧‧‧結構
12‧‧‧絕緣體材料
14‧‧‧導線；接線結構
14A‧‧‧導電或絕緣罩
14B‧‧‧平面表面
14’‧‧‧接線結構
15‧‧‧材料；SiN材料層
16‧‧‧介電層；凸起或栓釘結構
18‧‧‧襯墊材料
20‧‧‧導電材料
20’‧‧‧薄導線結構
20”‧‧‧較厚導線結構
22‧‧‧襯墊材料
24‧‧‧阻障層；層
26/26’‧‧‧絕緣體材料
28‧‧‧銅晶種層；晶種層
30‧‧‧導電材料
30A‧‧‧薄導線結構
30B‧‧‧厚導線結構
48‧‧‧厚區域
49‧‧‧薄區域
50‧‧‧緊密間距
51‧‧‧疏鬆間距
本案參照所述之複數個圖式，藉由本案之實例具體實施例之非限制性實例描述於下文之實施方式中。
圖1A顯示根據本案之態樣具有絕緣體材料之一凸起的一結構及各別之製造程序。
圖1B顯示根據本案之態樣具有絕緣體材料之一凸起的一結構及各別之製造程序。
圖2顯示根據本案之態樣，除其它特徵外，在絕緣體材料之該凸起上方之一導電材料，以及各別之製造程序。
圖3顯示根據本案之態樣，除其它特徵外，在相同接線位準上之一薄接線結構(例如：熔絲)及一較厚接線結構，以及各別之製造程序。
圖4顯示根據本案之態樣，一替代性結構及各別之製造程序。
圖5顯示根據本案之態樣，另一替代性結構及各別之製造程序。
圖6至圖8顯示根據本案之態樣，再另一替代性結構及各別之製造程序。
圖9顯示除其它特徵外，具不同間距之一接線層之一俯視圖。
本案係關於一種半導體結構，且更特定言之，係關於雙厚度熔絲結構及其製造方法。更特定言之，本案係關於雙厚度導線，其中該導線之較薄部份可用於一雷射熔絲結構或一縮減間距接線位準(其與使用該導線之較厚部份之一較大間距接線位準重合)，及其製造方法。在後續描述中，將描述一雷射熔絲具體實施例。
更特定言之，本案係關於雙厚度導線雷射熔絲結構及製造方法。在具體實施例中，該等雙厚度導線雷射熔絲結構係由在相同接線位準中之一連續薄導線(雷射使用)及厚導線(例如：上通接線(overpass wiring))構成。有利地，本案提供一種以較少遮罩步驟製造該較薄雷射熔絲(例如：較薄導線)以及較厚接線用於類比應用的方法。
在本案之一態樣中，一結構包含在一單一接線位準上之一連續接線結構，其由具有較薄熔絲部份及一較厚上通接線結構之導電材料組成。在本案之一態樣中，一結構包含在一單一接線位準上之一連續接線結構，其由具有較薄部份及一較厚部份結構之導電材料組成。在本案之再另一態樣中，一結構包含在一單一接線位準上之一連續接線結構，其由具有一較薄部份及一較厚部份之導電材料組成，使得該導線之較薄部份之間距或最小線空間少於該導線之較厚部份者。
本案之雙厚度熔絲結構可使用許多不同工具以許多方式製 造。然而一般而言，該等方法及工具係用來形成尺寸呈微米及奈米規模之結構。用來製造本案之雙厚度熔絲結構之該等方法(即技術)已採用自積體電路(Integrated circuit，IC)技術。例如，該等結構建構在晶圓上，且實現為在一晶圓之頂部上由微影程序圖案化之材料膜。尤其，該等雙厚度熔絲結構之製造使用三個基本建構區塊：(i)在一基板上沉積薄膜材料，(ii)藉由微影成像在該等膜之頂部施覆經圖案化之遮罩；及(iii)對該遮罩選擇性地蝕刻該等膜。
圖1A顯示一結構10，其包含塗佈有一或多個絕緣體12及一或多個在該絕緣體12中形成之導線14之一基板。如本技術領域所知，該導線14可使用鑲嵌法(damascene)(如所示)或減少蝕刻(subtractive etch)(未示出)程序形成。若該導線14係使用減少蝕刻形成，則在後續處理之前，在該導線14上方之後續介電質可經平面化以形成一平坦或幾乎平坦表面14B。在具體實施例中，該平面表面14B可與該導線14之頂部重合或可在該導線14之頂部上，使得該絕緣體12可延伸至該導線14之頂部上。
圖1B顯示根據本案之態樣具有絕緣體材料之一凸起(凸起或栓釘結構)的一結構及各別之製造程序。更特定言之，圖1B包含一絕緣體材料12，例如：氧化物，及在該絕緣體材料12中形成之至少一接線結構14。在具體實施例中，該至少一接線結構14可為使用習知CMOS程序形成之一銅接線結構，因此對於熟習本技術者不需進一步說明即可了解本案。
若自銅形成該導線14，則可在該導線上方形成一導電或絕緣罩14A以避免與後續膜及程序之反應。可使用自無電電鍍CoWP形成之一罩，但可使用任何已知在導線14上方形成一罩的方法。或者，如本技術已知之一介電層(諸如：SiN或SiCN)可在沉積介電層16之前沉積。
再參照圖1B，絕緣體材料(介電層)之一凸起(bump)或栓釘(peg)結構16係在該絕緣體材料12上形成。在具體實施例中，絕緣體材料之該圖案化結構係一氧化物材料，其使用習知覆蓋式沉積程序〔例如： 化學氣相沉積(Chemical vapor deposition，CVD)，諸如電漿增強CVD〕、旋塗玻璃程序，或諸如此類沉積，接著進行熟知本技術者已知之一習知微影、蝕刻、及光阻剝離程序以形成該凸起或栓釘16。
例如，在該絕緣體材料上方形成之一光阻暴露於能量(光)以形成一圖案(開口)。進行具一選擇性化學之一蝕刻程序〔例如：反應離子蝕刻(Reactive ion etching，RIE)〕以移除經由該光阻之開口暴露之該絕緣體材料部份(形成開口)。或者，在用來形成該凸起16之該蝕刻程序之該絕緣體材料沉積之前，可在該平面表面14B上(圖1A所示)沉積一介電阻障(未示出)以提供一蝕刻停止層。接著可藉由一習知氧灰化(ashing)程序或其它已知剝離劑(stripants)移除該光阻，留下絕緣體材料之該凸起16。
在圖2中，一導電襯墊材料18及導電材料20在絕緣體材料之該凸起16上方形成。在具體實施例中，該襯墊材料18為一阻障層，例如：Ti、Ta、TiN、TaN、W、WN等等，如本技術領域者所知；然而，該導電材料20為Al或AlCu。在具體實施例中，該襯墊材料18係藉由電漿氣相沉積(Plasma vapor deposition，PVD)程序或一濺鍍技術沉積；但本文亦考量其它沉積方法，諸如CVD、原子層沉積(Atomic layer deposition，ALD)，及諸如此類。作為一實例，該襯墊材料18可沉積至約10nm及約100nm之厚度。該導電材料20亦可藉由一PVD程序或濺鍍技術沉積至約2μm至約6μm之一厚度；但視特定技術節點及設計參數而定，亦考量其它厚度。
如圖3所示，該導電材料20進行一平面化(planarization)程序，接著沉積襯墊材料22。在具體實施例中，該平面化程序將造成在相同接線位準上之一連續薄導線結構(例如：熔絲)20’及較厚導線結構(例如：上通接線)20”。在具體實施例中，該薄導線結構20’可具有約0.5μm至約1μm之一厚度；然而，該較厚導線結構20”可具有約2μm至約6μm之一厚度。該襯墊材料22可具有約10nm至約100nm之一厚度；但視該技術 節點及/或所需電特性而定，亦考量其它尺寸。在具體實施例中，該襯墊材料可為例如：TiN、TaN、Ta、Ti等等，如就襯墊18所述一般。
該導電材料20之平面化程序可為任何習知之平面化程序。例如，該平面化程序可為一化學機械抛光(Chemical mechanical polishing，CMP)或一反向遮罩程序。例如，在該反向遮罩程序，一遮罩沉積在該導電材料20上方且經圖案化以暴露在該凸起16上之該導電材料20之區域。在該遮罩圖案化後，將所暴露之導電材料20進行定時蝕刻以移除該過量(暴露)導電材料20。以此方式，可蝕刻該導電材料20以形成一平面表面。接著可移除該遮罩材料。作為另一替代實施例，該平面化程序可包括一非共形性氧化物沉積，然後進行該氧化物材料及導電材料20(例如：AlCu)之CMP程序。
圖4顯示根據本案之態樣，一替代性結構及各別之製造程序。在圖4之結構10A中，在該凸起16形成之前，該凸起16下形成一接線結構14’。可使用與該接線結構14相同之程序同時形成該接線結構14’。在具體實施例中，該接線結構14’可為一「防空洞(bomb shelter)」或導線下通。如熟習本技術者應了解，該防空洞為在該薄接線結構(熔絲)20’下方之一破裂停止(crack stop)結構。
圖5顯示根據本案之態樣，另一替代性結構及各別之製造程序，如上所述。在圖5之結構10B中，諸如SiN、SiCN之一介電蝕刻停止層，或如本技術領域者所知用於覆蓋銅導線之類似材料15係位在該凸起16及該接線結構14’(例如：防空洞或導線下通)之間。在具體實施例中，該SiN材料層15係在進行該等沉積程序以形成該凸起16之前，藉由一沉積及圖案化程序形成。例如，在形成該等接線結構14、14’之後，可使用例如CVD程序沉積一層SiN材料，然後藉著一圖案化程序以移除在該絕緣體材料12上之任何過量SiN材料。接著，可沉積並圖案化該凸起16之絕緣體材料，接著進行圖2之步驟。
圖6至圖8顯示根據本案之態樣，一替代性結構及各別之製造程序。例如，在圖6中，該結構10C包含一絕緣體材料12，例如：氧化物，及在該絕緣體材料12中形成之至少一視需要選用之接線結構14。在具體實施例中，該至少一接線結構14可為使用習知CMOS程序形成之一銅接線結構，因此對於熟習本技術者不需進一步說明即可了解本案。
再參照圖6，在該絕緣體材料12上及該至少一接線結構14上方沉積一阻障層24。在具體實施例中，該阻障層24為由習知沉積程序(例如：CVD)沉積至約50nm至100nm之厚度的SiN或類似膜；但基於特定技術節點亦考量其它尺寸。使用習知沉積程序(例如：CVD)將一絕緣體材料26(例如：氧化物材料)沉積在該阻障層24上。在此具體實施例中，層24亦覆蓋導線14以在沉積該絕緣體層26時避免銅損壞或擴散。藉由如已在本文所述之習知微影及蝕刻程序圖案化該絕緣體材料26。在具體實施例中，該圖案化程序將暴露在該至少一接線結構之相對側上之該阻障層24。即，在一特定具體實施例中，該絕緣體材料26’可經圖案化以保留在該至少一個接線結構14上方。
在圖7中，藉由一蝕刻程序將該絕緣體材料26’之一部份凹入(例如：形成一凸起或栓釘結構)。該蝕刻程序可為使用另一遮罩程序之一定時蝕刻，其中該阻障層24提供對下方絕緣體材料12之保護。在該絕緣體材料26’之凹入後，該阻障層24可藉由另一蝕刻程序移除。或者，可在一單一蝕刻程序中在與該阻障層24之移除的同時將該絕緣體材料26凹入。在任何情況下，該阻障層24之移除將暴露該下方絕緣體材料12。
參照圖8，諸如Ta之一襯墊及如本技術已知之銅晶種層28係沉積在所暴露之絕緣體材料12及該絕緣體材料26、26’之該等表面上。在具體實施例中，該晶種層28為Ta，其沉積至約30nm至約50nm之一厚度。在具體實施例中，作為實例，該晶種層28可藉由PVD或濺鍍技術沉積。一導電材料30沉積在該晶種層28中。在具體實施例中，該晶種層28 及該導電材料30為藉由電鍍程序沉積之銅材料。該導電材料30進行一CMP程序，以在一相同接線位準上形成一連續薄導線結構30A(熔絲)及一厚導線結構30B(例如：上通接線)。在具體實施例中，該薄導線結構30A可具有約0.5μm至約1μm之一厚度；然而，該較厚導線結構30B可具有約3μm至約4μm之一厚度。
所有在本案中定義之該等方法及結構提供具有多個導線高度之一單一接線位準。該較薄導線(其用作一雷射熔絲)亦可用於任何接線功能，且亦可使用一較緊密間距或較小寬度程序來微影圖案化。例如，圖9顯示一導線之俯視圖，其包含具有一緊密間距50及疏鬆間距51之導線之一厚區域48及薄區域49。該等緊密間距導線係使用一高解析度微影程序以較薄光阻形成，且該等疏鬆間距導線係使用一較低解析度微影程序以較厚光阻形成。在相同接線路徑中之該等緊密及疏鬆間距導線在該薄區域49上方對接。
如上述之該(等)方法用於製造積體電路晶片。所得積體電路晶片可以原晶圓形式(即，作為一單一晶圓，其具有多個未封裝晶片)、作為一裸晶粒、或以封裝形式由製造者分配。在後者情況下，該晶片係安裝在一單晶片封裝中(諸如一塑膠載體，具有固定在母板或其它較高級載體之導線)或在一多晶片封裝中(諸如一陶瓷載體，其具有表面互連或埋入互連之任一者或兩者)。在任何情況下，該晶片接著與其它晶片、離散電路元件、及/或其它信號處理裝置整合為(a)一中間產品，諸如母板，或(b)一最終產品任一者之部分。該最終產品可係任何產品，其包括積體電路晶片，範圍自玩具及其它低端應用至具有顯示器、鍵盤或其它輸入裝置及一中央處理器之先進電腦產品。
本案之各種具體實施例之描述已以例示之目的呈現，但未意欲耗盡或限制於所揭露之該等具體實施例。在不背離所描述之具體實施例之範疇及精神下，許多修正及變化對於熟習本技術者係顯而易見的。本文 所用之術語經選擇以最佳說明該等具體實施例之原理、實際應用或市面上所見之技術上之技術改善，或使熟習本技術之其他者可了解本文所揭示之該等具體實施例。
12‧‧‧絕緣體材料
14‧‧‧導線；接線結構
14A‧‧‧導電或絕緣罩
14B‧‧‧平坦或幾乎平坦表面；平面表面
14’‧‧‧接線結構
16‧‧‧凸起
18‧‧‧襯墊材料
20‧‧‧導電材料
20’‧‧‧薄導線結構
20”‧‧‧較厚導線結構
22‧‧‧襯墊材料

Claims (20)

  1. 一種結構，包含在一單一接線位準上之一連續接線結構，且該結構由具有一熔絲部份及一較厚接線結構之導電材料組成。
  2. 如申請專利範圍第1項之結構，其中該熔絲部份及較厚接線結構具有一平面表面。
  3. 如申請專利範圍第2項之結構，其中該熔絲部份具有約0.5μm至約1.0μm之一厚度，且該較厚接線結構具有約3.0μm至約4.0μm之一厚度。
  4. 如申請專利範圍第2項之結構，其中該熔絲部份係在絕緣體材料之一凸起上方，其中該熔絲部份及該較厚接線結構直接在一阻障層上。
  5. 如申請專利範圍第4項之結構，其進一步包含在該絕緣體材料之該凸起及該熔絲部份下方之一破裂停止結構，該熔絲部份較該較厚接線結構薄。
  6. 如申請專利範圍第5項之結構，其進一步包含在該絕緣體材料之該凸起及該破裂停止結構間之一氮化物材料。
  7. 如申請專利範圍第6項之結構，其中一阻障材料層係直接在該較薄熔絲部份及該較厚接線結構之平面表面上。
  8. 如申請專利範圍第7項之結構，其中該阻障材料層及該阻障層為Ti或TiN。
  9. 如申請專利範圍第2項之結構，其中該導電材料為Al或AlCu。
  10. 如申請專利範圍第2項之結構，其中該導電材料為Cu，其形成於Ta之一晶種層上。
  11. 一種結構，包含具一平面表面之一連續接線結構，該連續接線結構由具有在絕緣體材料之一凸起上之一較薄熔絲部份及一較厚上通接線結構之導電材料組成。
  12. 如申請專利範圍第11項之結構，其進一步包含在該絕緣體材料之該凸起及該較薄熔絲部份下方之一破裂停止結構。
  13. 如申請專利範圍第12項之結構，其進一步包含在該絕緣體材料之該凸起與該破裂停止結構間之一氮化物材料。
  14. 如申請專利範圍第11項之結構，其中一阻障材料層係直接在該導電材料下及直接在該較薄熔絲部份及該較厚上通接線結構之平面表面上。
  15. 如申請專利範圍第11項之結構，其中該導電材料為Al或AlCu。
  16. 如申請專利範圍第11項之結構，其中該導電材料為Cu，其形成於Ta之一晶種層上。
  17. 一種方法，其包含：在一基板上沉積一絕緣體材料；圖案化該絕緣體材料以形成一凸起及在該絕緣體材料中之相鄰開 口，藉此暴露該基板；在該凸起上方及在該等相鄰開口中沉積導電材料；及平面化該導電材料以形成在相同接線位準上包含一薄雷射熔絲部份及較厚上通接線結構之一連續接線結構。
  18. 如申請專利範圍第17項之方法，其中該導電材料為Al或AlCu。
  19. 如申請專利範圍第17項之方法，其中該導電材料為Cu。
  20. 如申請專利範圍第17項之方法，其進一步包含在該導電材料及該凸起與一介電材料間形成一阻障層。
TW108111936A 2018-05-09 2019-04-03 雙厚度熔絲結構 TWI704667B (zh)

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