JP2003007821A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

Info

Publication number
JP2003007821A
JP2003007821A JP2001183766A JP2001183766A JP2003007821A JP 2003007821 A JP2003007821 A JP 2003007821A JP 2001183766 A JP2001183766 A JP 2001183766A JP 2001183766 A JP2001183766 A JP 2001183766A JP 2003007821 A JP2003007821 A JP 2003007821A
Authority
JP
Japan
Prior art keywords
wiring
insulating film
semiconductor device
plug
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2001183766A
Other languages
English (en)
Inventor
Masatoshi Yasuma
正俊 安間
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP2001183766A priority Critical patent/JP2003007821A/ja
Priority to US10/003,234 priority patent/US20020190348A1/en
Publication of JP2003007821A publication Critical patent/JP2003007821A/ja
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H01L23/5252—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising anti-fuses, i.e. connections having their state changed from non-conductive to conductive
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Abstract

(57)【要約】 【課題】 信頼性の高いアンチヒューズ回路を有する半
導体装置を提供する。 【解決手段】 基板上に短絡回路又はスペア回路に接続
された下層配線１１が形成され、下層配線１１を覆うよ
うに絶縁膜２１が形成されている。絶縁膜２１内には下
層配線１１の上面に達する開口部が形成され、この開口
部内にプラグ３１が形成されている。所定の空隙４１を
介してプラグ３１上に上層配線１２が形成されている。
上層配線１２は、負荷回路に接続されている。上層配線
１２と下層配線１１をアンチヒューズ接続する際には、
上層配線１２のアルミニウム配線１２２でエレクトロマ
イグレーションを発生させて、上層配線１２とプラグ３
１とを接続する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に係り、特にアンチヒューズ構造に関する
ものである。
【０００２】
【従来の技術】半導体装置の製造工程において、半導体
装置の良否を判断するための電気的試験が行われる。そ
して、電気的試験により、半導体装置の異常が発見され
た際には、半導体装置に設けられたヒューズ回路やアン
チヒューズ回路により回路変更が行われる。
【０００３】以下、アンチヒューズ回路を備えた従来の
半導体装置について説明する。図４６は、従来の半導体
装置を説明するための断面図である。図４６において、
参照符号５１は下層配線、５２は層間絶縁膜、５３はア
ンチヒューズ膜、５４は上層配線を示している。従来の
半導体装置（アンチヒューズ）では、上層配線５４（又
は下層配線５１）に電気的ストレスを印加することによ
りアンチヒューズ膜５３を絶縁破壊させて、下層配線５
１と上層配線５４とを電気的に導通させていた。これに
より、アンチヒューズが接続されていた。
【０００４】また、別のアンチヒューズの接続方法とし
て、アンチヒューズ膜５３上に形成された上層配線５４
にレーザー光を照射する方法があった。すなわち、上層
配線５４の所定領域にレーザーブローすることによっ
て、アンチヒューズ膜５３を絶縁破壊して、アンチヒュ
ーズ回路を接続していた。
【０００５】
【発明が解決しようとする課題】しかしながら、電気ス
トレスによりアンチヒューズ回路を接続する場合、アン
チヒューズ膜５３上に上層配線５４を成膜する際に生じ
たプラズマダメージ（イオンダメージ）に応じて、プロ
グラミング電圧のばらつきが発生してしまう問題があっ
た。さらに、アンチヒューズ膜５３の絶縁破壊によりア
ンチヒューズ回路を接続するため、短絡部の面積、すな
わち上層配線５４と下層配線５１とが接続される面積
を、十分に大きくとることができないという問題があっ
た。このため、アンチヒューズ回路の信頼性が低かっ
た。
【０００６】また、レーザーブローによりアンチヒュー
ズ回路を接続する場合、レーザー光のエネルギーによ
り、下層配線５１の底部に配置された他の配線層や半導
体素子にダメージを与えてしまう問題があった。このた
め、半導体装置の信頼性が低いという問題があった。さ
らに、レーザー光が照射される部分は、ある程度の面積
を必要とするため、半導体素子を高集積化することがで
きないという問題があった。
【０００７】本発明は、上記従来の課題を解決するため
になされたもので、信頼性の高いアンチヒューズ回路を
有する半導体装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】請求項１の発明に係る半
導体装置は、負荷回路に高電圧が印加されるのを防ぐた
めの短絡回路又はスペア回路を有する半導体装置であっ
て、基板と、前記基板上に形成され、前記短絡回路又は
スペア回路に接続された第１配線と、前記第１配線を覆
う第１絶縁膜と、前記第１絶縁膜の表面から前記第１配
線まで達し、前記第１絶縁膜内に形成された開口部と、
前記開口部内に形成され、前記第１配線と電気的に接続
されたプラグと、前記プラグ上に所定の空隙を介して形
成され、前記負荷回路に接続された第２配線と、前記第
２配線を覆う第２絶縁膜と、を備えたことを特徴とする
ものである。
【０００９】請求項２の発明に係る半導体装置は、請求
項１に記載の半導体装置において、前記第２配線は、バ
リアメタルと、当該バリアメタル上に形成されたアルミ
ニウム配線とを有し、前記空隙は、前記プラグの上層部
分と、当該上層部分の上に形成された前記バリアメタル
と、が除去されて形成されたものであることを特徴とす
るものである。
【００１０】請求項３の発明に係る半導体装置は、請求
項２に記載の半導体装置において、前記空隙は、前記プ
ラグ上に形成された前記アルミニウム配線の下層部分が
更に除去されて形成されたものであることを特徴とする
ものである。
【００１１】請求項４の発明に係る半導体装置は、請求
項１に記載の半導体装置において、前記第２配線は、バ
リアメタルと、当該バリアメタル上に形成されたアルミ
ニウム配線とを有し、前記空隙は、前記プラグ上に形成
された前記バリアメタルが除去されて形成されたもので
あることを特徴とするものである。
【００１２】請求項５の発明に係る半導体装置は、請求
項１に記載の半導体装置において、前記第２配線は、バ
リアメタルと、当該バリアメタル上に形成されたアルミ
ニウム配線とを有し、前記空隙は、前記プラグの上層部
分が除去されて形成されたものであることを特徴とする
ものである。
【００１３】請求項６の発明に係る半導体装置は、負荷
回路に高電圧が印加されるのを防ぐための短絡回路又は
スペア回路を有する半導体装置であって、基板と、前記
基板上に形成され、前記短絡回路又はスペア回路に接続
された第１配線と、前記第１配線を覆う第１絶縁膜と、
前記第１絶縁膜の表面から前記第１配線まで達し、前記
第１絶縁膜内に形成された第１開口部と、前記第１開口
部内に形成され、前記第１配線と電気的に接続されたプ
ラグと、前記プラグ近傍の前記第１絶縁膜上に形成さ
れ、前記負荷回路に接続された第２配線と、前記第２配
線の側方かつ前記プラグ上に所定の空隙を保持して、前
記第２配線を覆う第２絶縁膜と、を備えたことを特徴と
するものである。
【００１４】請求項７の発明に係る半導体装置は、請求
項６に記載の半導体装置において、前記第２配線は、前
記プラグの近傍で配線幅が細く形成されたことを特徴と
するものである。
【００１５】請求項８の発明に係る半導体装置は、請求
項１から７の何れかに記載の半導体装置において、前記
第２配線は、所定の電圧が印加されると、エレクトロマ
イグレーションを発生して前記プラグと接続することを
特徴とするものである。
【００１６】請求項９の発明に係る半導体装置は、負荷
回路に高電圧が印加されるのを防ぐための短絡回路又は
スペア回路を有する半導体装置であって、基板と、前記
基板上に形成され、開口部を有する第１絶縁膜と、前記
開口部内に形成され、導電性を有するパッドと、前記第
１絶縁膜上に、底面の一部が前記パッド上面と接触する
ように形成され、前記短絡回路又は前記スペア回路に接
続された第１配線と、前記第１絶縁膜上で前記第１配線
との間に前記パッドを介した位置に、底面が前記パッド
上面と接触しないように形成され、前記負荷回路に接続
された第２配線と、前記パッド上に所定の空隙を保持し
て、前記第１配線および前記第２配線を覆う第２絶縁膜
と、を備えたことを特徴とするものである。
【００１７】請求項１０の発明に係る半導体装置は、請
求項９に記載の半導体装置において、前記第２配線は、
前記パッドの近傍で配線幅が細く形成されたことを特徴
とするものである。
【００１８】請求項１１の発明に係る半導体装置は、請
求項９又は１０に記載の半導体装置において、前記第２
配線は、所定の電圧が印加されると、エレクトロマイグ
レーションを発生して前記パッドと接続することを特徴
とするものである。
【００１９】請求項１２の発明に係る半導体装置の製造
方法は、負荷回路に高電圧が印加されるのを防ぐための
短絡回路又はスペア回路を有する半導体装置の製造方法
であって、基板上に、前記短絡回路又はスペア回路に接
続された第１配線を形成する工程と、前記第１配線を覆
うように前記基板の全面に第１絶縁膜を形成する工程
と、前記第１絶縁膜の表面から前記第１配線まで達する
第１開口部を前記第１絶縁膜内に形成する工程と、前記
第１開口部内にプラグを形成する工程と、前記プラグ上
に、前記負荷回路に接続された第２配線を形成する工程
と、前記第２配線と前記プラグとの間に空隙を形成する
工程と、前記空隙を形成した後、前記基板の全面を覆う
第２絶縁膜を形成する工程と、を含むことを特徴とする
ものである。
【００２０】請求項１３の発明に係る半導体装置の製造
方法は、請求項１２に記載の製造方法において、前記第
２配線は、バリアメタルと、当該バリアメタル上に形成
されたアルミニウム配線とを有し、前記空隙は、前記プ
ラグ上に形成された前記バリアメタルと、前記プラグの
上層部分とを除去して形成することを特徴とするもので
ある。
【００２１】請求項１４の発明に係る半導体装置の製造
方法は、請求項１３に記載の製造方法において、前記空
隙は、前記プラグ上に形成された前記アルミニウム配線
の下層部分を更に除去して形成することを特徴とするも
のである。
【００２２】請求項１５の発明に係る半導体装置の製造
方法は、請求項１２に記載の製造方法において、前記第
２配線は、バリアメタルと、当該バリアメタル上に形成
されたアルミニウム配線とを有し、前記空隙は、前記プ
ラグ上に形成された前記バリアメタルを除去して形成す
ることを特徴とするものである。
【００２３】請求項１６の発明に係る半導体装置の製造
方法は、請求項１２に記載の製造方法において、前記第
２配線は、バリアメタルと、当該バリアメタル上に形成
されたアルミニウム配線とを有し、前記プラグの上層部
分を除去して、前記空隙を形成することを特徴とするも
のである。
【００２４】請求項１７の発明に係る半導体装置の製造
方法は、請求項１２から１６の何れかに記載の製造方法
において、前記空隙をウェットエッチングにより形成す
ることを特徴とするものである。
【００２５】請求項１８の発明に係る半導体装置の製造
方法は、負荷回路に高電圧が印加されるのを防ぐための
短絡回路又はスペア回路を有する半導体装置の製造方法
であって、基板上に、前記短絡回路又はスペア回路に接
続された第１配線を形成する工程と、前記第１配線を覆
うように前記基板の全面に第１絶縁膜を形成する工程
と、前記第１絶縁膜内に第１開口部を形成する工程と、
前記第１開口部内にプラグを形成する工程と、底面が前
記プラグの上面と重ならないように、第２配線を前記第
１絶縁膜上に形成する工程と、前記第２配線を覆うよう
に前記基板の全面に、第２絶縁膜を形成する工程と、前
記第２絶縁膜の表面から前記プラグの上面にまで達し、
前記第２配線を露出させる第２開口部を前記第２絶縁膜
内に形成する工程と、前記第２開口部の底部に空隙を残
すように、前記基板の全面に第３絶縁膜を形成する工程
と、を含むことを特徴とするものである。
【００２６】請求項１９の発明に係る半導体装置の製造
方法は、負荷回路に高電圧が印加されるのを防ぐための
短絡回路又はスペア回路を有する半導体装置の製造方法
であって、基板上に第１絶縁膜を形成する工程と、前記
第１絶縁膜内に第１開口部を形成する工程と、前記第１
開口部内にパッドを形成する工程と、底面の一部が前記
パッドの上面と重なるように、前記第１絶縁膜上に前記
短絡回路又はスペア回路に接続された第１配線を形成す
る工程と、底面が前記パッドの上面と重ならないよう
に、前記第１絶縁膜上に前記負荷回路に接続された第２
配線を形成する工程と、前記第１配線および前記第２配
線を覆うように前記基板の全面に第２絶縁膜を形成する
工程と、前記第２絶縁膜の表面から前記パッドの上面に
まで達し、前記第２配線の一部を露出させる第２開口部
を前記第２絶縁膜内に形成する工程と、前記第２開口部
の底部に空隙を残すように、前記基板の全面に第３絶縁
膜を形成する工程と、を含むことを特徴とするものであ
る。
【００２７】請求項２０の発明に係る半導体装置の製造
方法は、負荷回路に高電圧が印加されるのを防ぐための
短絡回路又はスペア回路を有する半導体装置の製造方法
であって、基板上に、前記短絡回路又はスペア回路に接
続された第１配線を形成する工程と、前記第１配線を覆
うように前記基板の全面に第１絶縁膜を形成する工程
と、前記第１絶縁膜内に第１開口部を形成する工程と、
前記第１開口部内にプラグを形成する工程と、底面が前
記プラグの上面と重ならないように、第２配線を前記第
１絶縁膜上に形成する工程と、前記第２配線を覆うよう
に前記基板の全面に、第２絶縁膜を形成する工程と、前
記第２絶縁膜上に第３絶縁膜を形成する工程と、前記プ
ラグの直上に形成されていない前記第３絶縁膜内に第２
開口部を形成する工程と、前記第２開口部の底部に露出
する前記第２絶縁膜を除去して、前記プラグ上かつ前記
第２配線の側方に空隙を形成する工程と、前記第２開口
部を塞ぐように、前記基板の全面に第４絶縁膜を形成す
る工程と、を含むことを特徴とするものである。
【００２８】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態について説明する。図中、同一又は相当する部
分には同一の符号を付してその説明を簡略化ないし省略
することがある。 実施の形態１．先ず、本実施の形態１による半導体装置
について説明する。図１は、本発明の実施の形態１によ
る半導体装置を説明するための断面図である。図２は、
本発明の実施の形態１による半導体装置において、下層
配線、プラグおよび上層配線の位置関係を示した図であ
る。
【００２９】図１および図２において、参照符号１１は
下層配線（第１配線）、１２は上層配線（第２配線）、
２１，２２，２３は絶縁膜、３１はプラグ、４１は空隙
を示している。
【００３０】ここで、下層配線１１はバリアメタル１１
１，１１３およびアルミニウム配線１１２を備えてい
る。バリアメタル１１１，１１３は、ＴｉＮ、Ｔｉ、Ｔ
ａＮ、Ｔａ又はそれらの積層膜である（後述のバリアメ
タルについても同様とする）。アルミニウム配線１１２
は、Ａｌのみからなる配線以外に、ＡｌＳｉＣｕ又はＡ
ｌＣｕ等のアルミニウム合金からなる配線であってもよ
い（後述のアルミニウム配線についても同様とする）。
また、上層配線１２は、バリアメタル１２１，１２３お
よびアルミニウム配線１２２を備えている。
【００３１】上層配線１２は、図示しない負荷回路に接
続されている。一方、下層配線１１は、図示しない短絡
回路あるいはスペア回路に接続されている。
【００３２】図１に示すように、基板（図示省略）上に
下層配線１１が形成され、下層配線１１を覆うように絶
縁膜２１が形成されている。絶縁膜２１内には、絶縁膜
２１の表面から下層配線１１の上面にまで達する開口部
が形成され、この開口部内にプラグ３１が形成されてい
る。ここで、プラグ３１は下層配線１１と電気的に接続
されている。また、プラグ３１上に上層配線１２が形成
されている。ここで、プラグ３１と上層配線１２との間
には、空隙４１が形成されている。すなわち、上層配線
１２は空隙４１を介してプラグ３１上に形成されてお
り、空隙４１により上層配線１２とプラグ３１とが分離
されている。また、上層配線１２と下層配線１１とが電
気的に絶縁されている。
【００３３】次に、上記半導体装置の動作について説明
する。詳細には、半導体装置におけるアンチヒューズ接
続について説明する。図９は、本実施の形態１による半
導体装置におけるアンチヒューズ接続を説明するための
断面図である。図９に示すように、上層配線１２に所定
の電圧を印加すると、上層配線１２のアルミニウム配線
１２２でエレクトロマイグレーションが発生する。これ
により、アルミニウム配線１２２は、直下に形成された
空隙４１を経てプラグ３１と接続する。プラグ３１は下
層配線１１と電気的に接続されているため、上層配線１
２と下層配線１１とがプラグ３１を介して電気的に接続
される。すなわち、上層配線１２と下層配線１１が、ア
ンチヒューズ接続される。ここで、アルミニウム配線１
２２とプラグ３１の接触面積（短絡部の面積）は、従来
の半導体装置でアンチヒューズ接続する場合よりも広く
確保される。また、上層配線１２は負荷回路に接続さ
れ、下層配線１１は短絡回路又はスペア回路に接続され
ている。従って、負荷回路に、当該負荷回路を動作させ
るのに十分な電圧が印加されなくなる。
【００３４】次に、上記半導体装置の製造方法について
説明する。図３〜図８は、本発明の実施の形態１による
半導体装置の製造方法を説明するための図である。先
ず、図３に示すように、基板（図示省略）上に、バリア
メタル１１１、アルミニウム配線１１２およびバリアメ
タル１１３を積層する。次に、積層したバリアメタル１
１１，１１３およびアルミニウム配線１１２をパターニ
ングする。これにより、バリアメタル１１１，１１３お
よびアルミニウム配線１１２からなる下層配線１１が形
成される。次に、下層配線１１を覆うように基板全面に
絶縁膜（層間絶縁膜）２１をプラズマＣＶＤ法により形
成する。そして、絶縁膜２１の表面から下層配線１１に
まで達する開口部を絶縁膜２１内にドライエッチングに
より形成する。そして、開口部内にタングステン等の金
属を埋め込み、ＣＭＰにより不要な金属（タングステ
ン）を除去する。これにより、開口部内にプラグ（タン
グステンプラグ）３１が形成される。次に、絶縁膜２１
およびプラグ３１上に、バリアメタル１２１、アルミニ
ウム配線１２２およびバリアメタル１２３を積層する。
そして、バリアメタル１２１，１２３およびアルミニウ
ム配線１２２をパターニングする。これにより、バリア
メタル１２１，１２３およびアルミニウム配線１２２か
らなる上層配線１２が形成される。ここで、図４に示す
ような位置関係で、プラグ３１と上層配線１２が形成さ
れる。
【００３５】次に、図５および図６に示すように、上層
配線１２を覆うように基板全面に絶縁膜２２を形成す
る。そして、プラグ３１上に形成された絶縁膜２２をド
ライエッチングにより除去して、絶縁膜２２に開口部２
２ａを形成する。ここで、開口部２２ａは、プラグ３１
上面よりも大きく形成される。
【００３６】次に、図７に示すように、絶縁膜２２の開
口部２２ａから薬液を流し込んで、プラグ３１上に形成
されたバリアメタル１２１およびアルミニウム配線１２
２の下層部分、ならびにプラグ３１の上層部分をウェッ
トエッチングする。ここで、上記薬液は、ＮＨ４ＯＨを
含有するアルカリ系溶液であり、開口部２２ａ近傍にお
けるアルミニウム配線１２２の全てを溶解させないよう
に、濃度調整しておく。これにより、プラグ３１上に空
隙４１が形成される。すなわち、空隙４１により上層配
線１２とプラグ３１が分離される。また、上記ウェット
エッチングにより、バリアメタル１２３およびアルミニ
ウム配線１２２の上層部分も除去される。また、図示し
ないが、アルミニウム配線１２２は、配線幅の方向（図
７で、手前−奥方向に対応する）にもウェットエッチン
グされる。すなわち、プラグ３１上で、アルミニウム配
線１２２の配線幅が細くなる。
【００３７】最後に、図８に示すように、絶縁膜２２の
開口部２２ａを塞ぐように、基板全面に絶縁膜（保護絶
縁膜）２３をプラズマＣＶＤ法により形成する。
【００３８】以上説明したように、本実施の形態１で
は、上層配線１２に所定の電圧を印加して、アルミニウ
ム配線１２２でエレクトロマイグレーションを発生させ
た。これにより、空隙４１により分離されていた上層配
線１２とプラグ３１とを接続するようにした。プラグ３
１は下層配線１１と電気的に接続されているため、上層
配線１２がプラグ３１を介して下層配線１１と電気的に
接続される。従って、上層配線１２にエレクトロマイグ
レーションを発生させることにより、上層配線１２と下
層配線１１とをアンチヒューズ接続することができる。
よって、上層配線１２に接続された負荷回路に、当該負
荷回路を動作させるのに十分な電圧が印加されることを
防止することができる。
【００３９】また、本実施の形態１では、従来のアンチ
ヒューズ膜を絶縁破壊する場合に比べて、アルミニウム
配線１２２とプラグ３１との接触面積（すなわち短絡部
の面積）を広くとることができる。さらに、短絡部分で
ある空隙４１の大きさは、薬液によるウェットエッチン
グ量で容易に制御することができる。従って、確実にア
ンチヒューズ接続することができ、アンチヒューズ構造
の信頼性を大幅に向上させることができる。また、従来
発生していたようなプログラミング電圧のばらつきを抑
制することができる。
【００４０】また、アルミニウム配線１２２の下層部分
および上層部分をウェットエッチングすることにより、
部分的に（プラグ上３１で）アルミニウム配線１２２の
膜厚が薄くなる。また、これと同時に、アルミニウム配
線１２２の配線幅が細くなる。従って、当該膜厚が薄い
部分（並びに配線幅が細い部分）で優先的にエレクトロ
マイグレーションを発生させることができる。
【００４１】また、アルミニウム配線１２２でエレクト
ロマイグレーションを発生させるために上層配線１２に
印加する電圧の方が、従来のプログラミング電圧よりも
低い。印加パルス波形にもよるが、印加電圧を少なくと
も３Ｖ以下に抑えることができる。従って、過剰な電圧
を印加する必要がない。これにより、半導体装置の信頼
性を向上させることができる（後述の実施の形態２〜６
において同様）。
【００４２】また、プラグ３１の直上に空隙４１が形成
されており、空隙４１の直上にアルミニウム配線１２２
が形成されている。これにより、上記エレクトロマイグ
レーションを発生したアルミニウム配線１２２が、容易
にプラグ３１と接触可能となる。従って、アンチヒュー
ズ接続をより確実に行うことができる。
【００４３】また、本実施の形態１ではレーザーブロー
を用いて短絡させないため、半導体素子等にダメージを
与えることなく、アンチヒューズ回路を接続することが
できる（後述の実施の形態２〜６において同様）。
【００４４】また、本実施の形態１による半導体装置に
おいて、アンチヒューズ接続は、上層配線１２に所定の
電圧を印加するだけでよいため、ポストパッケージ後で
あってもアンチヒューズ接続することができる。従っ
て、半導体装置の歩留まりを向上させることができる。
【００４５】なお、本実施の形態１では、プラグ３１、
バリアメタル１２１およびアルミニウム配線１２２を除
去して空隙４１を形成したが、プラグ３１およびバリア
メタル１２１のみを除去することによって空隙を形成し
てもよい。すなわち、アルミニウム配線１２２の下層部
分はウェットエッチングしなくてもよい。この場合も、
上述した効果と同様の効果が得られる。
【００４６】実施の形態２．上述の実施の形態１では、
プラグ３１、バリアメタル１２１およびアルミニウム配
線１２２をウェットエッチングで除去することにより空
隙４１を形成した。本実施の形態２においては、バリア
メタルのみをウェットエッチングで除去することにより
形成された空隙を有する半導体装置について説明する。
【００４７】先ず、本実施の形態２による半導体装置に
ついて説明する。図１０は、本発明の実施の形態２によ
る半導体装置を説明するための断面図である。図１０に
おいて、図１又は図２と同一の参照符号は同様の部分を
示すため、その説明を簡略化ないし省略する。また、図
１０中の参照符号４２は、空隙を示している。
【００４８】図１０に示すように、基板（図示省略）上
に下層配線１１が形成され、下層配線１１を覆うように
絶縁膜２１が形成されている。絶縁膜２１内の開口部に
プラグ３１が形成され、プラグ３１上に上層配線１２が
形成されている。ここで、プラグ３１と上層配線１２と
の間には、空隙４２が形成されている。すなわち、上層
配線１２が空隙４２を介してプラグ３１上に形成され
る。このため、空隙４２により上層配線１２とプラグ３
１が分離されており、上層配線１２と下層配線１１とが
電気的に絶縁されている。ここで、空隙４２は、バリア
メタル１２１を除去して形成されたものである（後
述）。
【００４９】半導体装置の動作については、前述の実施
の形態１と同様であるため、説明を省略する。
【００５０】次に、上記半導体装置の製造方法について
説明する。図１１〜図１６は、本実施の形態２による半
導体装置の製造方法を説明するための図である。先ず、
図１１〜図１４で示された工程を行う。ここで、図１１
〜図１４は、実施の形態１で説明した図３〜図６の工程
と同一であるため、説明を省略する。次に、図１５に示
すように、絶縁膜２２の開口部２２ａから、例えば過酸
化水素を含む薬液を流し込んで、プラグ３１上に形成さ
れたバリアメタル１２１をウェットエッチングする。こ
れにより、プラグ３１上に空隙４２が形成される。ま
た、このウェットエッチングにより、バリアメタル１２
３が同時に除去されるが、デバイス動作上の問題はな
い。
【００５１】最後に、図１６に示すように、絶縁膜２２
の開口部２２ａを塞ぐように、基板全面に絶縁膜（保護
絶縁膜）２３をプラズマＣＶＤ法により形成する。
【００５２】以上説明したように、本実施の形態２で
は、上層配線１２に所定の電圧を印加して、アルミニウ
ム配線１２２でエレクトロマイグレーションを発生させ
た。これにより、空隙４２により分離されていた上層配
線１２とプラグ３１とを接続するようにした。プラグ３
１は下層配線１１と電気的に接続されているため、上層
配線１２がプラグ３１を介して下層配線１１と電気的に
接続される。従って、本実施の形態２においても、実施
の形態１と同様の効果が得られる。
【００５３】実施の形態３．上述の実施の形態１では、
プラグ３１、バリアメタル１２１およびアルミニウム配
線１２２をウェットエッチングで除去することにより空
隙４１を形成した。本実施の形態３においては、プラグ
の上層部分のみをウェットエッチングすることにより形
成された空隙を有する半導体装置について説明する。
【００５４】先ず、本実施の形態３による半導体装置に
ついて説明する。図１７は、本発明の実施の形態３によ
る半導体装置を説明するための断面図である。図１７に
おいて、図１又は図２と同一の参照符号は同様の部分を
示すため，その説明を簡略化ないし省略する。また、図
１７中の参照符号４３は、空隙を示している。
【００５５】図１７に示すように、基板（図示省略）上
に下層配線１１が形成され、下層配線１１を覆うように
絶縁膜２１が形成されている。絶縁膜２１内の開口部に
プラグ３１が形成され、プラグ３１上に上層配線１２が
形成されている。ここで、プラグ３１と上層配線１２と
の間には、空隙４３が形成されている。すなわち、空隙
４３を介して上層配線１２がプラグ３１上に形成されて
いる。このため、空隙４３により上層配線１２とプラグ
３１とが分離されており、上層配線１２と下層配線１１
とが電気的に絶縁されている。ここで、空隙４３は、プ
ラグ３１上層部分が除去されて形成されたものである
（後述）。
【００５６】半導体装置の動作については、前述の実施
の形態１と同様であるため、説明を省略する。
【００５７】次に、上記半導体装置の製造方法について
説明する。図１８〜図２３は、本実施の形態３による半
導体装置の製造方法を説明するための図である。先ず、
図１８〜図２１で示された工程を行う。ここで、図１８
〜図２１は、実施の形態１で説明した図３〜図６の工程
と同一であるため、説明を省略する。次に、図２２に示
すように、絶縁膜２２の開口部２２ａから、例えばＮＨ
４ＯＨ水溶液にＡｌ防食剤を混合してなる薬液を流し込
んで、プラグ３１の上層部分をウェットエッチングによ
り除去する。これにより、プラグ３１上に空隙４３が形
成される。なお、上記薬液に、バリアメタルの防食剤を
適宜混合してもよい。最後に、図２３に示すように、絶
縁膜２２の開口部２２ａを塞ぐように、基板全面に絶縁
膜（保護絶縁膜）２３をプラズマＣＶＤ法により形成す
る。
【００５８】以上説明したように、本実施の形態３で
は、上層配線１２に所定の電圧を印加して、アルミニウ
ム配線１２２でエレクトロマイグレーションを発生させ
た。これにより、空隙４３により分離されていた上層配
線１２とプラグ３１とを接続するようにした。プラグ３
１は下層配線１１と電気的に接続されているため、上層
配線１２がプラグ３１を介して下層配線１１と電気的に
接続される。従って、本実施の形態３においても、実施
の形態１と同様の効果が得られる。
【００５９】実施の形態４．先ず、本実施の形態４によ
る半導体装置について説明する。図２４は、本発明の実
施の形態４による半導体装置を説明するための断面図で
ある。図２５は、本発明の実施の形態４による半導体装
置において、下層配線、プラグ、空隙および上層配線の
位置関係を示した上面図である。
【００６０】図２４および図２５において、参照符号１
３は下層配線（第１配線）、１４は上層配線（第２配
線）、２４，２５，２６は絶縁膜、３２はプラグ、４４
は空隙を示している。ここで、下層配線１３は、バリア
メタル１３１，１３３およびアルミニウム配線１３２を
備えている。また、上層配線１４は、バリアメタル１４
１，１４３およびアルミニウム配線１４２を備えてい
る。
【００６１】上層配線１４は、図示しない負荷回路に接
続されている。一方、下層配線１３は、図示しない短絡
回路あるいはスペア回路に接続されている。
【００６２】図２４に示すように、基板（図示省略）上
に下層配線１３が形成され、下層配線１３を覆うように
絶縁膜２４が形成されている。絶縁膜２４内には、絶縁
膜２４の表面から下層配線１３の上面にまで達する開口
部が形成され、当該開口部内にプラグ３２が形成されて
いる。ここで、プラグ３２は、下層配線１３と電気的に
接続されている。そして、絶縁膜２４上に上層配線１４
が形成されている。ここで、上層配線１４は、底面がプ
ラグ３２の上面と接触しないように形成されている。ま
た、上層配線１４は、プラグ３２の近傍で配線幅が細く
なるように形成されている（図２５参照）。そして、上
層配線１４を覆うように基板全面に絶縁膜２５が形成さ
れている。そして、絶縁膜２５内には、絶縁膜２５の表
面からプラグ３２の上面まで達する開口部（後述する開
口部２５ａ）が形成されている。ここで、当該開口部に
より上層配線１４の一部が露出している。さらに、当該
開口部を塞ぐように基板全面に絶縁膜（保護絶縁膜）２
６が形成されている。ここで、当該開口部は、絶縁膜２
６によって完全に埋め込まれず、底部に空隙４４が残存
している。すなわち、上層配線１４側方かつプラグ３２
上に形成された空隙４４により、上層配線１４とプラグ
３２が分離されている。
【００６３】次に、上記半導体装置の動作、すなわちア
ンチヒューズ接続について説明する。図示しないが、上
層配線１４に所定の電圧を印加すると、上層配線１４の
アルミニウム配線１４２でエレクトロマイグレーション
が発生する。これにより、アルミニウム配線１４２は、
空隙４４を経てプラグ３２と接続する。プラグ３２は、
下層配線１３と電気的に接続されているため、上層配線
１４と下層配線１３とがプラグ３２を介して電気的に接
続（アンチヒューズ接続）される。ここで、アルミニウ
ム配線１４２とプラグ３２の接触面積（短絡部の面積）
は、従来の半導体装置でアンチヒューズ接続する場合よ
りも広く確保される。また、上層配線１４は負荷回路に
接続され、下層配線１３は短絡回路又はスペア回路に接
続されている。従って、負荷回路に、当該負荷回路を動
作させるのに十分な電圧が印加されなくなる。
【００６４】次に、上記半導体装置の製造方法について
説明する。図２６〜図３０は、本発明の実施の形態４に
よる半導体装置の製造方法を説明するための図である。
先ず、図２６に示すように、基板（図示省略）上に、バ
リアメタル１３１、アルミニウム配線１３２およびバリ
アメタル１３３を積層する。次に、積層したバリアメタ
ル１３１，１３３およびアルミニウム配線１３２をパタ
ーニングする。これにより、バリアメタル１３１，１３
３およびアルミニウム配線１３２からなる下層配線１３
が形成される。次に、下層配線１３を覆うように基板全
面に絶縁膜（層間絶縁膜）２４をプラズマＣＶＤ法によ
り形成する。そして、絶縁膜２４の表面から下層配線１
３にまで達する開口部を、絶縁膜２４内にドライエッチ
ングにより形成する。そして、開口部内にタングステン
等の金属を埋め込み、ＣＭＰにより不要な金属（タング
ステン）を除去する。これにより、開口部内にプラグ
（タングステンプラグ）３２が形成される。次に、基板
全面（絶縁膜２４およびプラグ３２上）にバリアメタル
１４１を形成する。そして、バリアメタル１４１上にア
ルミニウム配線１４２を形成する。さらに、アルミニウ
ム配線１４２上にバリアメタル１４３を形成する。
【００６５】次に、図２７に示すように、バリアメタル
１４１，１４３およびアルミニウム配線１４２をパター
ニングする。これにより、バリアメタル１４１，１４３
およびアルミニウム配線１４２からなる上層配線１４が
形成される。ここで、図２８に示すような位置関係で、
下層配線１３、上層配線１４およびプラグ３２が形成さ
れる。また、図２８に示すように、上層配線１４は、プ
ラグ３２の近傍で配線幅が細くなるように形成されてい
る。これにより、プラグ３２近傍の上層配線１４で、優
先的にエレクトロマイグレーションが発生する。
【００６６】次に、図２９に示すように、上層配線１４
を覆うように基板全面に絶縁膜２５をプラズマＣＶＤ法
により形成する。そして、プラグ３２の近傍に形成され
た絶縁膜２５をエッチングにより除去する。これによ
り、絶縁膜２５内に開口部２５ａが形成される。ここ
で、開口部２５ａは、底面にプラグ３２の上面が露出す
るように形成されている。また、当該開口部２５ａによ
り上層配線１４の一部が露出している。
【００６７】最後に、図３０に示すように、開口部２５
ａを塞ぐように基板全面に絶縁膜（保護絶縁膜）２６を
プラズマＣＶＤ法により形成する。この時、開口部２５
ａを完全に埋め込むのではなく、開口部２５ａの底部、
すなわち上層配線１４側方かつプラグ３２上に空隙４４
を残すように、絶縁膜２６を形成する。
【００６８】以上説明したように、本実施の形態４で
は、上層配線１４に所定の電圧を印加して、アルミニウ
ム配線１４２でエレクトロマイグレーションを発生させ
た。これにより、空隙４４により分離されていた上層配
線１４とプラグ３２とを接続するようにした。プラグ３
２は、下層配線１３と電気的に接続されているため、上
層配線１４がプラグ３２を介して下層配線１３と電気的
に接続される。従って、上層配線１４にエレクトロマイ
グレーションを発生させることにより、上層配線１４と
下層配線１３とをアンチヒューズ接続することができ
る。よって、上層配線１４に接続された負荷回路に、当
該負荷回路を動作させるのに十分な電圧が印加されるこ
とを防止することができる。
【００６９】また、従来のアンチヒューズ膜を絶縁破壊
する場合に比べて、アルミニウム配線１４２とプラグ３
２との接触面積（すなわち短絡部の面積）を広くとるこ
とができる。従って、確実にアンチヒューズ接続するこ
とができ、アンチヒューズ構造の信頼性を大幅に向上さ
せることができる。
【００７０】また、上層配線１４の配線幅をプラグ３２
近傍で細くすることにより、エレクトロマイグレーショ
ンをプラグ３２近傍で優先的に発生させることができる
（後述の実施の形態６においても同様）。
【００７１】また、本実施の形態４による半導体装置に
おいて、アンチヒューズ接続は、上層配線１４に所定の
電圧を印加するだけでよいため、ポストパッケージ後で
あってもアンチヒューズ接続することができる。従っ
て、半導体装置の歩留まりを向上させることができる。
【００７２】実施の形態５．先ず、本実施の形態５によ
る半導体装置について説明する。図３１は、本発明の実
施の形態５による半導体装置を説明するための断面図で
ある。図３２は、本発明の実施の形態５による半導体装
置において、第１配線、パッド、空隙および第２配線の
位置関係を説明するための上面図である。
【００７３】図３１および図３２において、参照符号１
５ａは第１配線、１５ｂは第２配線、２４，２５，２６
は絶縁膜、３３はパッド、４５は空隙を示している。こ
こで、第１配線１５ａは、バリアメタル１５１ａ，１５
３ａ、アルミニウム配線１５２ａを備えている。また、
第２配線１５ｂは、バリアメタル１５１ｂ，１５３ｂ、
およびアルミニウム配線１５２ｂを備えている。
【００７４】第１配線１５ａは、図示しない短絡回路あ
るいはスペア回路に接続されている。一方、第２配線１
５ｂは、図示しない負荷回路に接続されている。
【００７５】図３１に示すように、基板（図示省略）上
に、開口部を有する絶縁膜２４が形成され、この開口部
内にパッド３３が形成されている。そして、絶縁膜２４
上に第１配線１５ａおよび第２配線１５ｂが形成されて
いる。ここで、第１配線１５ａは、底面の一部がパッド
３３上面と接触するように形成され、第２配線１５ｂ
は、底面がパッド３３上面と接触しないように形成され
ている。また、図３２に示すように、第２配線１５ｂ
は、パッド３３近傍で配線幅が細くなるように形成され
ている。さらに、第１配線１５ａおよび第２配線１５ｂ
は、パッド３３を挟むようにして形成されている。上記
第１配線１５ａおよび第２配線１５ｂを覆うように絶縁
膜２５が形成されている。絶縁膜２５には、当該絶縁膜
２５表面からパッド３３上面に達する開口部（後述する
開口部２５ａ）が形成されている。ここで、開口部によ
り第１配線１５ａおよび第２配線１５ｂの一部が露出す
る。なお、当該開口部により第２配線１５ｂの一部が露
出していれば、第１配線１５ａは露出していなくてもよ
い。そして、絶縁膜２５の開口部を塞ぐように絶縁膜
（保護絶縁膜）２６が形成されている。ここで、開口部
は、絶縁膜２６によって完全に埋め込まれず、底部に空
隙４５を残している。すなわち、第２配線１５ｂ側方か
つパッド３３上に空隙４５が形成される。
【００７６】次に、上記半導体装置の動作、すなわちア
ンチヒューズ接続について説明する。図示しないが、第
２配線１５ｂに所定の電圧を印加すると、第２配線１５
ｂのアルミニウム配線１５２ｂでエレクトロマイグレー
ションが発生する。これにより、アルミニウム配線１５
２ｂは、パッド３３上に形成された空隙４５を経てパッ
ド３３と接続する。パッド３３は、第１配線１５ａと電
気的に接続されているため、第１配線１５ａと第２配線
１５ｂとがパッド３３を介して電気的に接続（アンチヒ
ューズ接続）される。
【００７７】次に、上記半導体装置の製造方法について
説明する。図３３〜図３７は、本発明の実施の形態５に
よる半導体装置の製造方法を説明するための図である。
先ず、図３３に示すように、基板（図示省略）上に、絶
縁膜２４をプラズマＣＶＤ法により形成する。次に、絶
縁膜２４内に所定の深さの開口部をドライエッチングに
より形成する。そして、開口部内にタングステン等の金
属を埋め込み、ＣＭＰにより不要な金属（タングステ
ン）を除去する。これにより、開口部内に導電性のパッ
ド３３が形成される。次に、基板全面にバリアメタル１
５１を形成する。そして、バリアメタル１５１上にアル
ミニウム配線１５２を形成する。さらに、アルミニウム
配線１５２上にバリアメタル１５３を形成する。
【００７８】次に、図３４に示すように、バリアメタル
１５１，１５３およびアルミニウム配線１５２をパター
ニングする。これにより、絶縁膜２４上の同一レイヤ
に、第１配線１５ａと第２配線１５ｂとが同時に形成さ
れる。ここで、図３５に示すような位置関係で、第１配
線１５ａ、第２配線１５ｂ、およびパッド３３が形成さ
れる。また、図３５に示すように、第２配線１５ｂは、
パッド３３の近傍で配線幅が細くなるように形成され
る。このため、パッド３３近傍の第２配線１５ｂにおい
て、エレクトロマイグレーションが発生しやすくなる。
【００７９】次に、図３６に示すように、第１配線１５
ａおよび第２配線１５ｂを覆うように基板全面に絶縁膜
２５をプラズマＣＶＤ法により形成する。そして、パッ
ド３３近傍に形成された絶縁膜２５をドライエッチング
により除去する。これにより、絶縁膜２５内に、絶縁膜
２５の表面からパッド３３の上面に達する開口部２５ａ
が形成される。また、開口部２５ａにより第１配線１５
ａおよび第２配線１５ｂの一部がそれぞれ露出してい
る。
【００８０】最後に、図３７に示すように、開口部２５
ａを塞ぐように基板全面に絶縁膜（保護絶縁膜）２６を
プラズマＣＶＤ法により形成する。この時、開口部２５
ａを完全に埋め込むのではなく、開口部２５ａの底部に
空隙４５を残すように、絶縁膜２６を形成する。
【００８１】以上説明したように、本実施の形態５で
は、第２配線１５ｂに所定の電圧を印加して、アルミニ
ウム配線１５２ｂでエレクトロマイグレーションを発生
させた。これにより、空隙４５により分離されていた第
２配線１５ｂとパッド３３とを接続するようにした。パ
ッド３３は、第１配線１５ａと電気的に接続されている
ため、第２配線１５ｂがパッド３３を介して第１配線１
５ａと電気的に接続される。従って、第２配線１５ｂに
エレクトロマイグレーションを発生させることにより、
第２配線１５ｂと第１配線１５ａとをアンチヒューズ接
続することができる。よって、第２配線１５ｂに接続さ
れた負荷回路に、当該負荷回路を動作させるのに十分な
電圧が印加されることを防止することができる。
【００８２】また、従来のアンチヒューズ膜を絶縁破壊
する場合に比べて、アルミニウム配線１５２ｂとパッド
３３との接触面積（すなわち短絡部の面積）を広くとる
ことができる。従って、確実にアンチヒューズ接続する
ことができ、アンチヒューズ構造の信頼性を大幅に向上
させることができる。
【００８３】また、第２配線１５ｂの配線幅をパッド３
３近傍で細くすることにより、エレクトロマイグレーシ
ョンをパッド３３近傍で優先的に発生させることができ
る。
【００８４】また、本実施の形態５による半導体装置に
おいて、アンチヒューズ接続は、第２配線１５ｂに所定
の電圧を印加するだけでよいため、ポストパッケージ後
であってもアンチヒューズ接続することができる。従っ
て、半導体装置の歩留まりを向上させることができる。
【００８５】なお、第２配線１５ｂは、上述のようにパ
ターニングする方法以外に、以下のような方法で形成し
てもよい。図３８は、本実施の形態５による半導体装置
の製造方法において、第２配線の別の形成方法を説明す
るための断面図である。先ず、図３８に示すように、絶
縁膜２４内に溝を形成する。ここで、溝はパッド３３の
近傍に形成する。そして、当該溝にバリアメタル１５１
ｂ，アルミニウム配線１５２ｂおよびバリアメタル１５
３ｂを埋め込む。これにより、絶縁膜２４上および溝内
に第２配線１５ｂが形成される。ここで、溝の側面に沿
って形成された第２配線１５ｂは幅が細くなっており、
パターニングした場合と同様に、パッド３３近傍で第２
配線１５ｂの配線幅が細くなる。従って、第２配線１５
ｂの高度な微細化技術が不要となる。この方法は、第２
配線１５ｂの膜厚が厚い場合、すなわちアルミニウム配
線１５２ｂのエッチングが困難な場合に好適である。ま
た、この方法は、写真製版技術によるパターン転写時に
おいて、局所的に配線を細くするのが困難な場合にも好
適である。本実施の形態５のように、同一レイヤに隣接
する配線の太さ（又は配線間隔）を大きく変えるのは困
難であり、このような場合には特に好適である。また、
この方法は、実施の形態４，６で、上層配線１４ｂを形
成する場合に、適用可能である。
【００８６】実施の形態６．上述の実施の形態４では、
開口部２５ａを埋め戻すことにより上層配線１４の側方
に空隙４４を形成し、この空隙４４を経て上層配線１４
がプラグ３２に接続することにより、アンチヒューズ接
続した。本実施の形態６は、空隙の形成に開口部の埋め
戻しを必要としない半導体装置およびその製造方法を提
供する。
【００８７】先ず、本実施の形態６による半導体装置に
ついて説明する。図３９は、本発明の実施の形態６によ
る半導体装置を説明するための断面図である。図３９に
おいて、図２４と同一の参照符号は同様の部分を示すた
め、その説明を簡略化ないし省略する。参照符号２７，
２８は絶縁膜、４６は空隙を示している。
【００８８】図３９に示すように、基板（図示省略）上
に下層配線１３が形成され、下層配線１３を覆うように
絶縁膜２４が形成されている。絶縁膜２４内には開口部
が形成され、当該開口部内にプラグ３２が形成されてい
る。プラグ３２の上層（絶縁膜２４上）に上層配線１４
が形成されている。ここで、上層配線１４は、底面がプ
ラグ３２の上面と接触しないように形成される。そし
て、上層配線１４を覆うように絶縁膜２５が形成されて
いる。さらに、絶縁膜２５上に絶縁膜２７が形成されて
いる。直下にプラグ３２が形成されていない絶縁膜２７
内には、開口部（後述する開口部２７ａ）が形成されて
いる。さらに、絶縁膜２５内には、プラグ３２の上面お
よび上層配線１４の一部が露出する開口部（後述する開
口部２５ａ）が形成されている。また、絶縁膜２５と絶
縁膜２７は、ウェットエッチングレートが異なる膜であ
る。そして、絶縁膜２７の開口部を塞ぐように基板全面
に絶縁膜（保護絶縁膜）２８が形成されている。絶縁膜
２５の開口部は、絶縁膜２８によって埋め込まれず、上
層配線１４側方かつプラグ３２上に空隙４６が形成され
る。
【００８９】次に、上記半導体装置におけるアンチヒュ
ーズ接続について説明する。図示しないが、上記配線１
４の所定の電圧を印加すると、アルミニウム配線１４２
でエレクトロマイグレーションが発生する。これによ
り、アルミニウム配線１４２は、側方に形成された空隙
４６を経てプラグ３２と接続する。プラグ３２は、下層
配線１３と電気的に接続されているため、上層配線１４
と下層配線１３とがプラグ３２を介して電気的に接続
（アンチヒューズ接続）される。
【００９０】次に、上記半導体装置の製造方法について
説明する。図４０〜図４５は、本発明の実施の形態６に
よる半導体装置の製造方法を説明するための図である。
【００９１】先ず、図４０〜図４１で示された工程を行
う。ここで、図４０〜図４１は、実施の形態４で説明し
た図２６〜図２７の工程と同一であるため、説明を省略
する。ここで、図４１に示す工程が終了した時、図４２
に示すような位置関係で、下層配線１３、上層配線１４
およびプラグ３２が形成される。また、図４２に示すよ
うに、上層配線１４は、プラグ３２の近傍で配線幅が細
くなるように形成される。
【００９２】次に、図４３に示すように、上層配線１４
を覆うように基板全面に絶縁膜２５を形成する。そし
て、絶縁膜２５上に、当該絶縁膜２５とウェットエッチ
ングレートの異なる絶縁膜２７を形成する。ここで、絶
縁膜２５，２７のウェットエッチングレートは、絶縁膜
２５，２７にドープされる不純物の有無、種類又は量に
より調整される。次に、プラグ３２の直上ではない部分
に形成された絶縁膜２７をドライエッチングにより除去
して、開口部（アンチヒューズ開口部）２７ａを形成す
る（図４４参照）。そして、開口部２７ａから薬液を流
し込み、絶縁膜２５をウェットエッチングする。これに
より、絶縁膜２５内に開口部２５ａが形成される。ここ
で、ウェットエッチングに用いられる上記薬液は、絶縁
膜２５のみを溶解させる薬液である。また、開口部２５
ａによってプラグ３２の上面および上層配線１４の一部
が露出している。また、図４４に示すような位置関係
で、下層配線１３、上層配線１４、アンチヒューズ開口
部２７ａおよびプラグ３２が形成される。
【００９３】最後に、図４５に示すように、基板全面に
絶縁膜２８を形成する。これにより、プラグ３２の近傍
に空隙４６が形成される。ここで、開口部２７ａから開
口部２５ａ内にも絶縁膜２８が形成されるが、開口部２
７ａはプラグ３２の直上にないため、プラグ３２上には
絶縁膜２８は形成されない。
【００９４】以上説明したように、本実施の形態６で
は、上層配線１４に所定の電圧を印加して、アルミニウ
ム配線１４２でエレクトロマイグレーションを発生させ
た。これにより、空隙４６により分離されていた上層配
線１４とプラグ３２とを接続するようにした。プラグ３
２は、下層配線１３と電気的に接続されているため、上
層配線１４がプラグ３２を介して下層配線１３と電気的
に接続される。従って、本実施の形態６において、実施
の形態４と同様の効果が得られる。
【００９５】また、本実施の形態６では、ウェットエッ
チングレートの異なる２種類の絶縁膜２５，２７を形成
し、プラグ３２上にない開口部２７ａから薬液を注いで
絶縁膜２５のみをウェットエッチングすることにより空
隙４６を形成した。従って、実施の形態４のように、空
隙を形成する際に開口部の埋め戻しを必要としない。こ
のため、実施の形態４よりも空隙を容易に形成すること
ができる。
【００９６】
【発明の効果】本発明によれば、負荷回路に接続された
第２配線にエレクトロマイグレーションを発生させて、
第２配線近傍の空隙を経て第２配線と、プラグ又はパッ
ドとを接続する。プラグ又はパッドは第１配線と接続さ
れ、第１配線は短絡回路又はスペア回路に接続されてい
る。従って、短絡部の面積を大きくとることが可能であ
る。これにより、信頼性の高いアンチヒューズ回路を有
する半導体装置を提供することができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１による半導体装置を説
明するための断面図である。
【図２】 本発明の実施の形態１による半導体装置にお
いて、上層配線、プラグおよび下層配線の位置関係を説
明するための上面図である。
【図３】 本発明の実施の形態１による半導体装置の製
造方法を説明するための図である（その１）。
【図４】 本発明の実施の形態１による半導体装置の製
造方法を説明するための図である（その２）。
【図５】 本発明の実施の形態１による半導体装置の製
造方法を説明するための図である（その３）。
【図６】 本発明の実施の形態１による半導体装置の製
造方法を説明するための図である（その４）。
【図７】 本発明の実施の形態１による半導体装置の製
造方法を説明するための図である（その５）。
【図８】 本発明の実施の形態１による半導体装置の製
造方法を説明するための図である（その６）。
【図９】 本発明の実施の形態１による半導体装置の動
作を説明するための断面図である。
【図１０】 本発明の実施の形態２による半導体装置を
説明するための断面図である。
【図１１】 本発明の実施の形態２による半導体装置の
製造方法を説明するための図である（その１）。
【図１２】 本発明の実施の形態２による半導体装置の
製造方法を説明するための図である（その２）。
【図１３】 本発明の実施の形態２による半導体装置の
製造方法を説明するための図である（その３）。
【図１４】 本発明の実施の形態２による半導体装置の
製造方法を説明するための図である（その４）。
【図１５】 本発明の実施の形態２による半導体装置の
製造方法を説明するための図である（その５）。
【図１６】 本発明の実施の形態２による半導体装置の
製造方法を説明するための図である（その６）。
【図１７】 本発明の実施の形態３による半導体装置を
説明するための断面図である。
【図１８】 本発明の実施の形態３による半導体装置の
製造方法を説明するための図である（その１）。
【図１９】 本発明の実施の形態３による半導体装置の
製造方法を説明するための図である（その２）。
【図２０】 本発明の実施の形態３による半導体装置の
製造方法を説明するための図である（その３）。
【図２１】 本発明の実施の形態３による半導体装置の
製造方法を説明するための図である（その４）。
【図２２】 本発明の実施の形態３による半導体装置の
製造方法を説明するための図である（その５）。
【図２３】 本発明の実施の形態３による半導体装置の
製造方法を説明するための図である（その６）。
【図２４】 本発明の実施の形態４による半導体装置を
説明するための断面図である。
【図２５】 本発明の実施の形態４による半導体装置に
おいて、下層配線、プラグ、空隙および上層配線の位置
関係を示した上面図である。
【図２６】 本発明の実施の形態４による半導体装置の
製造方法を説明するための図である（その１）。
【図２７】 本発明の実施の形態４による半導体装置の
製造方法を説明するための図である（その２）。
【図２８】 本発明の実施の形態４による半導体装置の
製造方法を説明するための図である（その３）。
【図２９】 本発明の実施の形態４による半導体装置の
製造方法を説明するための図である（その４）。
【図３０】 本発明の実施の形態４による半導体装置の
製造方法を説明するための図である（その５）。
【図３１】 本発明の実施の形態５による半導体装置を
説明するための断面図である。
【図３２】 本発明の実施の形態５による半導体装置に
おいて、第１配線、パッドおよび第２配線の位置関係を
説明するための上面図である。
【図３３】 本発明の実施の形態５による半導体装置の
製造方法を説明するための図である（その１）。
【図３４】 本発明の実施の形態５による半導体装置の
製造方法を説明するための図である（その２）。
【図３５】 本発明の実施の形態５による半導体装置の
製造方法を説明するための図である（その３）。
【図３６】 本発明の実施の形態５による半導体装置の
製造方法を説明するための図である（その４）。
【図３７】 本発明の実施の形態５による半導体装置の
製造方法を説明するための図である（その５）。
【図３８】 本発明の実施の形態５による半導体装置の
製造方法において、第２配線の別の形成方法を説明する
ための断面図である。
【図３９】 本発明の実施の形態６による半導体装置を
説明するための断面図である。
【図４０】 本発明の実施の形態６による半導体装置の
製造方法を説明するための図である（その１）。
【図４１】 本発明の実施の形態６による半導体装置の
製造方法を説明するための図である（その２）。
【図４２】 本発明の実施の形態６による半導体装置の
製造方法を説明するための図である（その３）。
【図４３】 本発明の実施の形態６による半導体装置の
製造方法を説明するための図である（その４）。
【図４４】 本発明の実施の形態６による半導体装置の
製造方法を説明するための図である（その５）。
【図４５】 本発明の実施の形態６による半導体装置の
製造方法を説明するための図である（その６）。
【図４６】 従来の半導体装置を説明するための断面図
である。
【符号の説明】
１１ 下層配線（第１配線）、 １２ 上層配線（第２
配線）、 １３ 下層配線（第１配線）、 １４ 上層
配線（第２配線）、 １５ａ 第１配線、 １５ｂ 第
２配線、 ２１，２２，２３，２４，２５，２６，２
７，２８ 絶縁膜、 ２５ａ，２７ａ 開口部、 ３
１，３２ プラグ、 ３３ パッド、 ４１，４２，４
３，４４，４５，４６ 空隙、 １１１，１１３，１２
１，１２３，１３１，１３３，１４１，１５１ａ，１５
３ａ，１５１ｂ，１５３ｂ バリアメタル、 １１２，
１２２，１３２，１４２，１５２ａ，１５２ｂ アルミ
ニウム配線。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F033 HH08 JJ19 KK08 KK09 KK18 KK21 KK32 KK33 MM08 MM13 NN12 QQ08 QQ10 QQ11 QQ19 QQ37 QQ48 RR30 SS15 VV11 XX00 5F064 FF02 FF28 FF46 GG05

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】 負荷回路に高電圧が印加されるのを防ぐ
    ための短絡回路又はスペア回路を有する半導体装置であ
    って、 基板と、 前記基板上に形成され、前記短絡回路又はスペア回路に
    接続された第１配線と、 前記第１配線を覆う第１絶縁膜と、 前記第１絶縁膜の表面から前記第１配線まで達し、前記
    第１絶縁膜内に形成された開口部と、 前記開口部内に形成され、前記第１配線と電気的に接続
    されたプラグと、 前記プラグ上に所定の空隙を介して形成され、前記負荷
    回路に接続された第２配線と、 前記第２配線を覆う第２絶縁膜と、 を備えたことを特徴とする半導体装置。
  2. 【請求項２】 請求項１に記載の半導体装置において、 前記第２配線は、バリアメタルと、当該バリアメタル上
    に形成されたアルミニウム配線とを有し、 前記空隙は、前記プラグの上層部分と、当該上層部分の
    上に形成された前記バリアメタルと、が除去されて形成
    されたものであることを特徴とする半導体装置。
  3. 【請求項３】 請求項２に記載の半導体装置において、 前記空隙は、前記プラグ上に形成された前記アルミニウ
    ム配線の下層部分が更に除去されて形成されたものであ
    ることを特徴とする半導体装置。
  4. 【請求項４】 請求項１に記載の半導体装置において、 前記第２配線は、バリアメタルと、当該バリアメタル上
    に形成されたアルミニウム配線とを有し、 前記空隙は、前記プラグ上に形成された前記バリアメタ
    ルが除去されて形成されたものであることを特徴とする
    半導体装置。
  5. 【請求項５】 請求項１に記載の半導体装置において、 前記第２配線は、バリアメタルと、当該バリアメタル上
    に形成されたアルミニウム配線とを有し、 前記空隙は、前記プラグの上層部分が除去されて形成さ
    れたものであることを特徴とする半導体装置。
  6. 【請求項６】 負荷回路に高電圧が印加されるのを防ぐ
    ための短絡回路又はスペア回路を有する半導体装置であ
    って、 基板と、 前記基板上に形成され、前記短絡回路又はスペア回路に
    接続された第１配線と、 前記第１配線を覆う第１絶縁膜と、 前記第１絶縁膜の表面から前記第１配線まで達し、前記
    第１絶縁膜内に形成された第１開口部と、 前記第１開口部内に形成され、前記第１配線と電気的に
    接続されたプラグと、 前記プラグ近傍の前記第１絶縁膜上に形成され、前記負
    荷回路に接続された第２配線と、 前記第２配線の側方かつ前記プラグ上に所定の空隙を保
    持して、前記第２配線を覆う第２絶縁膜と、 を備えたことを特徴とする半導体装置。
  7. 【請求項７】 請求項６に記載の半導体装置において、 前記第２配線は、前記プラグの近傍で配線幅が細く形成
    されたことを特徴とする半導体装置。
  8. 【請求項８】 請求項１から７の何れかに記載の半導体
    装置において、 前記第２配線は、所定の電圧が印加されると、エレクト
    ロマイグレーションを発生して前記プラグと接続するこ
    とを特徴とする半導体装置。
  9. 【請求項９】 負荷回路に高電圧が印加されるのを防ぐ
    ための短絡回路又はスペア回路を有する半導体装置であ
    って、 基板と、 前記基板上に形成され、開口部を有する第１絶縁膜と、 前記開口部内に形成され、導電性を有するパッドと、 前記第１絶縁膜上に、底面の一部が前記パッド上面と接
    触するように形成され、前記短絡回路又は前記スペア回
    路に接続された第１配線と、 前記第１絶縁膜上で前記第１配線との間に前記パッドを
    介した位置に、底面が前記パッド上面と接触しないよう
    に形成され、前記負荷回路に接続された第２配線と、 前記パッド上に所定の空隙を保持して、前記第１配線お
    よび前記第２配線を覆う第２絶縁膜と、 を備えたことを特徴とする半導体装置。
  10. 【請求項１０】 請求項９に記載の半導体装置におい
    て、 前記第２配線は、前記パッドの近傍で配線幅が細く形成
    されたことを特徴とする半導体装置。
  11. 【請求項１１】 請求項９又は１０に記載の半導体装置
    において、 前記第２配線は、所定の電圧が印加されると、エレクト
    ロマイグレーションを発生して前記パッドと接続するこ
    とを特徴とする半導体装置。
  12. 【請求項１２】 負荷回路に高電圧が印加されるのを防
    ぐための短絡回路又はスペア回路を有する半導体装置の
    製造方法であって、 基板上に、前記短絡回路又はスペア回路に接続された第
    １配線を形成する工程と、 前記第１配線を覆うように前記基板の全面に第１絶縁膜
    を形成する工程と、 前記第１絶縁膜の表面から前記第１配線まで達する第１
    開口部を前記第１絶縁膜内に形成する工程と、 前記第１開口部内にプラグを形成する工程と、 前記プラグ上に、前記負荷回路に接続された第２配線を
    形成する工程と、 前記第２配線と前記プラグとの間に空隙を形成する工程
    と、 前記空隙を形成した後、前記基板の全面を覆う第２絶縁
    膜を形成する工程と、 を含むことを特徴とする半導体装置の製造方法。
  13. 【請求項１３】 請求項１２に記載の製造方法におい
    て、 前記第２配線は、バリアメタルと、当該バリアメタル上
    に形成されたアルミニウム配線とを有し、 前記空隙は、前記プラグ上に形成された前記バリアメタ
    ルと、前記プラグの上層部分とを除去して形成すること
    を特徴とする半導体装置の製造方法。
  14. 【請求項１４】 請求項１３に記載の製造方法におい
    て、 前記空隙は、前記プラグ上に形成された前記アルミニウ
    ム配線の下層部分を更に除去して形成することを特徴と
    する半導体装置の製造方法。
  15. 【請求項１５】 請求項１２に記載の製造方法におい
    て、 前記第２配線は、バリアメタルと、当該バリアメタル上
    に形成されたアルミニウム配線とを有し、 前記空隙は、前記プラグ上に形成された前記バリアメタ
    ルを除去して形成することを特徴とする半導体装置の製
    造方法。
  16. 【請求項１６】 請求項１２に記載の製造方法におい
    て、 前記第２配線は、バリアメタルと、当該バリアメタル上
    に形成されたアルミニウム配線とを有し、 前記プラグの上層部分を除去して、前記空隙を形成する
    ことを特徴とする半導体装置の製造方法。
  17. 【請求項１７】 請求項１２から１６の何れかに記載の
    製造方法において、 前記空隙をウェットエッチングにより形成することを特
    徴とする半導体装置の製造方法。
  18. 【請求項１８】 負荷回路に高電圧が印加されるのを防
    ぐための短絡回路又はスペア回路を有する半導体装置の
    製造方法であって、 基板上に、前記短絡回路又はスペア回路に接続された第
    １配線を形成する工程と、 前記第１配線を覆うように前記基板の全面に第１絶縁膜
    を形成する工程と、 前記第１絶縁膜内に第１開口部を形成する工程と、 前記第１開口部内にプラグを形成する工程と、 底面が前記プラグの上面と重ならないように、第２配線
    を前記第１絶縁膜上に形成する工程と、 前記第２配線を覆うように前記基板の全面に、第２絶縁
    膜を形成する工程と、 前記第２絶縁膜の表面から前記プラグの上面にまで達
    し、前記第２配線を露出させる第２開口部を前記第２絶
    縁膜内に形成する工程と、 前記第２開口部の底部に空隙を残すように、前記基板の
    全面に第３絶縁膜を形成する工程と、 を含むことを特徴とする半導体装置の製造方法。
  19. 【請求項１９】 負荷回路に高電圧が印加されるのを防
    ぐための短絡回路又はスペア回路を有する半導体装置の
    製造方法であって、 基板上に第１絶縁膜を形成する工程と、 前記第１絶縁膜内に第１開口部を形成する工程と、 前記第１開口部内にパッドを形成する工程と、 底面の一部が前記パッドの上面と重なるように、前記第
    １絶縁膜上に前記短絡回路又はスペア回路に接続された
    第１配線を形成する工程と、 底面が前記パッドの上面と重ならないように、前記第１
    絶縁膜上に前記負荷回路に接続された第２配線を形成す
    る工程と、 前記第１配線および前記第２配線を覆うように前記基板
    の全面に第２絶縁膜を形成する工程と、 前記第２絶縁膜の表面から前記パッドの上面にまで達
    し、前記第２配線の一部を露出させる第２開口部を前記
    第２絶縁膜内に形成する工程と、 前記第２開口部の底部に空隙を残すように、前記基板の
    全面に第３絶縁膜を形成する工程と、 を含むことを特徴とする半導体装置の製造方法。
  20. 【請求項２０】 負荷回路に高電圧が印加されるのを防
    ぐための短絡回路又はスペア回路を有する半導体装置の
    製造方法であって、 基板上に、前記短絡回路又はスペア回路に接続された第
    １配線を形成する工程と、 前記第１配線を覆うように前記基板の全面に第１絶縁膜
    を形成する工程と、 前記第１絶縁膜内に第１開口部を形成する工程と、 前記第１開口部内にプラグを形成する工程と、 底面が前記プラグの上面と重ならないように、第２配線
    を前記第１絶縁膜上に形成する工程と、 前記第２配線を覆うように前記基板の全面に、第２絶縁
    膜を形成する工程と、 前記第２絶縁膜上に第３絶縁膜を形成する工程と、 前記プラグの直上に形成されていない前記第３絶縁膜内
    に第２開口部を形成する工程と、 前記第２開口部の底部に露出する前記第２絶縁膜を除去
    して、前記プラグ上かつ前記第２配線の側方に空隙を形
    成する工程と、 前記第２開口部を塞ぐように、前記基板の全面に第４絶
    縁膜を形成する工程と、 を含むことを特徴とする半導体装置の製造方法。
JP2001183766A 2001-06-18 2001-06-18 半導体装置およびその製造方法 Withdrawn JP2003007821A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2001183766A JP2003007821A (ja) 2001-06-18 2001-06-18 半導体装置およびその製造方法
US10/003,234 US20020190348A1 (en) 2001-06-18 2001-12-06 Semiconductor device having anti-fuse structure

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001183766A JP2003007821A (ja) 2001-06-18 2001-06-18 半導体装置およびその製造方法

Publications (1)

Publication Number Publication Date
JP2003007821A true JP2003007821A (ja) 2003-01-10

Family

ID=19023658

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001183766A Withdrawn JP2003007821A (ja) 2001-06-18 2001-06-18 半導体装置およびその製造方法

Country Status (2)

Country Link
US (1) US20020190348A1 (ja)
JP (1) JP2003007821A (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100909755B1 (ko) 2007-10-31 2009-07-29 주식회사 하이닉스반도체 반도체소자의 퓨즈 및 그 형성방법
US20100207239A1 (en) * 2009-02-18 2010-08-19 Nec Electronics Corporation Semiconductor device and manufacturing method thereof
KR20140071745A (ko) * 2012-12-04 2014-06-12 삼성전자주식회사 반도체 장치
US10319667B2 (en) 2016-08-24 2019-06-11 Fujitsu Limited Electronic device and method of fabricating the same
CN113874215A (zh) * 2019-05-21 2021-12-31 费森尤斯卡比德国有限公司 用于制造医疗包装的设备和方法
CN113874214A (zh) * 2019-05-21 2021-12-31 费森尤斯卡比德国有限公司 用于制造医疗包装的设备和方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10319273B4 (de) 2003-04-29 2008-11-06 Infineon Technologies Ag Verfahren und Vorrichtung zum Bewerten und Nachprogrammieren von einmal programmierbaren Zellen
US20050246218A1 (en) * 2004-04-29 2005-11-03 Todd Benson Method and system for tracking participant interest in trade fair vendors
CN102830338A (zh) * 2012-09-10 2012-12-19 西安电子科技大学 大规模集成互连电迁移失效测试方法

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100909755B1 (ko) 2007-10-31 2009-07-29 주식회사 하이닉스반도체 반도체소자의 퓨즈 및 그 형성방법
US20100207239A1 (en) * 2009-02-18 2010-08-19 Nec Electronics Corporation Semiconductor device and manufacturing method thereof
US8159041B2 (en) * 2009-02-18 2012-04-17 Renesas Electronics Corporation Semiconductor device and manufacturing method thereof
KR20140071745A (ko) * 2012-12-04 2014-06-12 삼성전자주식회사 반도체 장치
KR101976039B1 (ko) * 2012-12-04 2019-08-28 삼성전자 주식회사 반도체 장치
US10319667B2 (en) 2016-08-24 2019-06-11 Fujitsu Limited Electronic device and method of fabricating the same
CN113874215A (zh) * 2019-05-21 2021-12-31 费森尤斯卡比德国有限公司 用于制造医疗包装的设备和方法
CN113874214A (zh) * 2019-05-21 2021-12-31 费森尤斯卡比德国有限公司 用于制造医疗包装的设备和方法

Also Published As

Publication number Publication date
US20020190348A1 (en) 2002-12-19

Similar Documents

Publication Publication Date Title
TW457685B (en) Manufacturing of cavity fuses on gate conductor level
US6001719A (en) Methods of forming metal silicide layers having insulator-filled recesses therein
JPH1197542A (ja) 半導体装置およびその製造方法
JP2001250867A (ja) 半導体装置及びその製造方法
JP2000040746A (ja) 半導体集積回路のフュ―ズの形成方法および半導体集積回路
JP2003007821A (ja) 半導体装置およびその製造方法
JPH0770600B2 (ja) 集積回路を変更する方法
KR0151383B1 (ko) 안티퓨즈 구조를 갖는 프로그램 가능한 반도체소자 및 그의 제조방법
US7785935B2 (en) Manufacturing method for forming an integrated circuit device and corresponding integrated circuit device
US20020017704A1 (en) Semiconductor device and method of manufacture
KR20110002707A (ko) 반도체 장치의 퓨즈 및 그 제조방법
JP3489088B2 (ja) 冗長手段を有する半導体装置及びその製造方法
KR20090039200A (ko) 퓨즈 박스 및 그 형성 방법
JPH11317394A (ja) エッチングすべき領域に隣接した領域を保護する方法および装置
JP4621319B2 (ja) ヒューズ構造体およびその製造方法
US6472253B1 (en) Programmable semiconductor device structures and methods for making the same
JP2004063731A (ja) 多層配線の形成方法及びその検査方法
JP2002334928A (ja) 半導体装置およびその製造方法
KR101025738B1 (ko) 반도체 장치의 퓨즈 및 그 제조방법
KR100594219B1 (ko) 퓨즈를 포함하는 반도체 장치를 제조하는 방법
TWI575703B (zh) 逆熔絲結構及其編程方法
KR101936921B1 (ko) 반도체 소자의 안티퓨즈 및 그의 형성 방법
JPH09162288A (ja) 配線構造およびその形成方法
JP3269491B2 (ja) 半導体装置及びそれに用いるヒューズ構造並びにその製造方法
JP2004111420A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A300 Application deemed to be withdrawn because no request for examination was validly filed

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 20080902