JP3264327B2 - 半導体装置及び半導体装置の製造方法 - Google Patents
半導体装置及び半導体装置の製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及び半
導体装置の製造方法に関し、特に、冗長部分を備えるＤ
ＲＡＭであるメモリのヒューズが高抵抗化される関半導
体装置及び半導体装置の製造方法に関する。
導体装置の製造方法に関し、特に、冗長部分を備えるＤ
ＲＡＭであるメモリのヒューズが高抵抗化される関半導
体装置及び半導体装置の製造方法に関する。
【０００２】
【０００３】Ｘ，Ｙデコーダで形成されるＤＲＡＭに
は、その一部分のメモリセルに異常がある場合に、その
異常があるメモリセルを含むＸ列又はＹ行に代えて用い
る冗長メモリと呼ばれる予備メモリを有している。例え
ば、あるＸ列のメモリに以上がある場合、その異常があ
るＸ列の代わりに冗長メモリを用いるように回路を形成
配線中に設けたヒューズを切断して回路動作を変更す
る。
は、その一部分のメモリセルに異常がある場合に、その
異常があるメモリセルを含むＸ列又はＹ行に代えて用い
る冗長メモリと呼ばれる予備メモリを有している。例え
ば、あるＸ列のメモリに以上がある場合、その異常があ
るＸ列の代わりに冗長メモリを用いるように回路を形成
配線中に設けたヒューズを切断して回路動作を変更す
る。
【０００４】このようなヒューズの切断のための技術と
して、レーザー溶断、レジストを用いる選択エッチング
が知られている。塗布工程、露光工程、現像工程のよう
な複数の工程が必要不可欠である選択エッチングは、そ
のプロセスコストが高くなる。
して、レーザー溶断、レジストを用いる選択エッチング
が知られている。塗布工程、露光工程、現像工程のよう
な複数の工程が必要不可欠である選択エッチングは、そ
のプロセスコストが高くなる。
【０００５】配線材料として用いる低融点のＡｌをレー
ザー溶断する時、集光されるレーザービームにより切断
される局所的部位が高温化する。ヒューズが低誘電率膜
の表面に形成されている場合、このような局所的高温化
は、その部位の低誘電率膜を劣化させてしまう。Ａｌの
融点である６６０度Ｃは、低誘電率膜の通常の耐熱温度
である４００度Ｃよりも高い。
ザー溶断する時、集光されるレーザービームにより切断
される局所的部位が高温化する。ヒューズが低誘電率膜
の表面に形成されている場合、このような局所的高温化
は、その部位の低誘電率膜を劣化させてしまう。Ａｌの
融点である６６０度Ｃは、低誘電率膜の通常の耐熱温度
である４００度Ｃよりも高い。
【０００６】局所的部位の処理に好都合であるレーザー
を用いて、低誘電率膜を劣化させないようにするアイデ
ィアが、特開昭６０−８４８３５号で知られている。こ
のアイディアは、酸化雰囲気中でＡｌ製ヒューズをレ−
ザーで加熱し、そのヒューズを溶断しないで酸化させて
Ａｌをアルミナに変えてその部位を高抵抗化することに
より、断線効果と実質的に同等の効果を得ようとする技
術である。
を用いて、低誘電率膜を劣化させないようにするアイデ
ィアが、特開昭６０−８４８３５号で知られている。こ
のアイディアは、酸化雰囲気中でＡｌ製ヒューズをレ−
ザーで加熱し、そのヒューズを溶断しないで酸化させて
Ａｌをアルミナに変えてその部位を高抵抗化することに
より、断線効果と実質的に同等の効果を得ようとする技
術である。
【０００７】Ａｌが酸化してアルミナになると高抵抗化
することは確かであるが、そのアルミナ化はそのヒュー
ズのごく表層のみでしか起こらず、そのヒューズ部分の
高抵抗化は現実には困難である。無理に高抵抗化しよう
とすればそのヒューズに接合する層の物性を変化させて
しまう。公知のこのようなアイディアは、非現実的であ
る。
することは確かであるが、そのアルミナ化はそのヒュー
ズのごく表層のみでしか起こらず、そのヒューズ部分の
高抵抗化は現実には困難である。無理に高抵抗化しよう
とすればそのヒューズに接合する層の物性を変化させて
しまう。公知のこのようなアイディアは、非現実的であ
る。
【０００８】
【発明が解決しようとする課題】本発明の課題は、Ａｌ
に代えてＣｕを用いることにより、公知のアイディアを
実現することができる半導体装置及び半導体装置の製造
方法を提供することにある。
に代えてＣｕを用いることにより、公知のアイディアを
実現することができる半導体装置及び半導体装置の製造
方法を提供することにある。
【０００９】
【課題を解決するための手段】その課題を解決するため
の手段が、下記のように表現される。その表現中の請求
項対応の技術的事項には、括弧（）つきで、番号、記号
等が添記されている。その番号、記号等は、請求項対応
の技術的事項と実施の複数・形態のうちの少なくとも１
つの形態の技術的事項との一致・対応関係を明白にして
いるが、その請求項対応の技術的事項が実施の形態の技
術的事項に限定されることを示すためのものではない。
の手段が、下記のように表現される。その表現中の請求
項対応の技術的事項には、括弧（）つきで、番号、記号
等が添記されている。その番号、記号等は、請求項対応
の技術的事項と実施の複数・形態のうちの少なくとも１
つの形態の技術的事項との一致・対応関係を明白にして
いるが、その請求項対応の技術的事項が実施の形態の技
術的事項に限定されることを示すためのものではない。
【００１０】本発明による半導体装置は、多層配線部分
（４，５）と、多層配線部分（４，５）の間に介設され
るヒューズ部分（１１）とからなり、ヒューズ部分（１
１）は酸化を受けて高抵抗化する銅が用いられている。
銅は低温で酸化して、銅の酸化は他の層の物性を変化さ
せない。
（４，５）と、多層配線部分（４，５）の間に介設され
るヒューズ部分（１１）とからなり、ヒューズ部分（１
１）は酸化を受けて高抵抗化する銅が用いられている。
銅は低温で酸化して、銅の酸化は他の層の物性を変化さ
せない。
【００１１】多層配線部分（４，５）は銅が用いられて
いる。更に、低誘電率層（３）からなり、低誘電率層
（３）は、ヒューズ部分（１１）に接合している。銅の
酸化時に低誘電率層の物性が変化しない。
いる。更に、低誘電率層（３）からなり、低誘電率層
（３）は、ヒューズ部分（１１）に接合している。銅の
酸化時に低誘電率層の物性が変化しない。
【００１２】本発明による半導体装置の製造方法は、シ
リコン基板（１）の上面側に多層配線部分（４，５）を
形成するための配線形成ステップと、シリコン基板
（１）の上面側に多層配線部分（４，５）を接続するヒ
ューズ部分（１１）を形成するためのヒューズ形成ステ
ップと、ヒューズ部分（１１）を酸化させて高抵抗化す
るための酸化ステップとからなる。
リコン基板（１）の上面側に多層配線部分（４，５）を
形成するための配線形成ステップと、シリコン基板
（１）の上面側に多層配線部分（４，５）を接続するヒ
ューズ部分（１１）を形成するためのヒューズ形成ステ
ップと、ヒューズ部分（１１）を酸化させて高抵抗化す
るための酸化ステップとからなる。
【００１３】その配線形成ステップとそのヒューズ形成
ステップは同時的であることが好ましい。その酸化ステ
ップは、酸素雰囲気中でヒューズ部分（１１）を局所的
に高温（昇温）化するステップである。その酸化ステッ
プは、ヒューズ部分（１１）の局所的部位にレーザーを
照射するためのステップである。配線部分（４，５）と
ヒューズ部分（１１）の同時的形成のステップが単一化
され得る。
ステップは同時的であることが好ましい。その酸化ステ
ップは、酸素雰囲気中でヒューズ部分（１１）を局所的
に高温（昇温）化するステップである。その酸化ステッ
プは、ヒューズ部分（１１）の局所的部位にレーザーを
照射するためのステップである。配線部分（４，５）と
ヒューズ部分（１１）の同時的形成のステップが単一化
され得る。
【００１４】
【発明の実施の形態】図に一致対応して、本発明による
半導体装置の実施の形態は、冗長部分を備えるＤＲＡＭ
として提供されている。図１に示されるように、そのＤ
ＲＡＭには、シリコン基板１上に配線構造２が形成され
ている。シリコン基板１の上面側に低誘電率膜３が形成
されている。低誘電率膜３の上面側に、既述の配線構造
２が形成されている。配線構造２は、多層配線部分４，
５とヒューズ部分１１とから形成されている。
半導体装置の実施の形態は、冗長部分を備えるＤＲＡＭ
として提供されている。図１に示されるように、そのＤ
ＲＡＭには、シリコン基板１上に配線構造２が形成され
ている。シリコン基板１の上面側に低誘電率膜３が形成
されている。低誘電率膜３の上面側に、既述の配線構造
２が形成されている。配線構造２は、多層配線部分４，
５とヒューズ部分１１とから形成されている。
【００１５】多層配線部分４，５の間の領域で、図１，
２に示されるように、低誘電率膜３は、カバー７により
被覆されている。多層配線部分４，５の間の領域で、低
誘電率膜３とカバー７にレーザー通し穴８が形成されて
いる。ヒューズ部分１１は低誘電率膜３とレーザー通し
穴８の中に埋め込まれている。レーザー通し穴８は、ヒ
ューズ部分１１に届いている。配線部分４と配線部分５
は、接続線１２，１３により接続されている。
２に示されるように、低誘電率膜３は、カバー７により
被覆されている。多層配線部分４，５の間の領域で、低
誘電率膜３とカバー７にレーザー通し穴８が形成されて
いる。ヒューズ部分１１は低誘電率膜３とレーザー通し
穴８の中に埋め込まれている。レーザー通し穴８は、ヒ
ューズ部分１１に届いている。配線部分４と配線部分５
は、接続線１２，１３により接続されている。
【００１６】図２，３に示されるように、ヒューズ部分
１１と同じ高さ位置でヒューズ部分１１と平行に他の配
線である連続配線１４が低誘電率膜３中に形成されてい
る。連続配線１４には、図に現れる範囲ではヒューズは
介設されていない。連続配線１４とヒューズ部分１１と
は、同じステップで同時的に形成することができる。
１１と同じ高さ位置でヒューズ部分１１と平行に他の配
線である連続配線１４が低誘電率膜３中に形成されてい
る。連続配線１４には、図に現れる範囲ではヒューズは
介設されていない。連続配線１４とヒューズ部分１１と
は、同じステップで同時的に形成することができる。
【００１７】図３，４，５は、本発明による半導体装置
の製造方法の実施の形態を示している。図３に示される
ように、レーザー通し穴８に通されるレ−ザービーム１
５（波長は５０００オングストローム程度）が０．５ミ
クロン径程度に集光されて、ヒューズ部分１１に照射さ
れる。このような照射は、ヒューズ部分１１が酸素に触
れる酸素雰囲気中で行われる。ヒューズ部分１１は、銅
・Ｃｕで形成されている。銅の酸化は、表層のみがアル
ミナ化して深層まで酸化が進まないＡｌの酸化と異な
る。酸化した酸化銅１６は、図４，５に示されるよう
に、膨らんで多孔性物質に変わり、更に酸素に触れて、
深層まで酸化が速やかに進行する物性を有している。
の製造方法の実施の形態を示している。図３に示される
ように、レーザー通し穴８に通されるレ−ザービーム１
５（波長は５０００オングストローム程度）が０．５ミ
クロン径程度に集光されて、ヒューズ部分１１に照射さ
れる。このような照射は、ヒューズ部分１１が酸素に触
れる酸素雰囲気中で行われる。ヒューズ部分１１は、銅
・Ｃｕで形成されている。銅の酸化は、表層のみがアル
ミナ化して深層まで酸化が進まないＡｌの酸化と異な
る。酸化した酸化銅１６は、図４，５に示されるよう
に、膨らんで多孔性物質に変わり、更に酸素に触れて、
深層まで酸化が速やかに進行する物性を有している。
【００１８】図６は、あるパルス幅のレーザーを１気圧
の酸素雰囲気中で銅層の表面に照射した時のデータを示
し、横軸は温度を示し縦軸は酸化膜厚を示している。温
度が１５０度Ｃを越えたあたりから酸化膜厚が温度上昇
にしたがって増加し、温度が２００度Ｃを越えると、酸
化膜厚は急激に増大する。図７は、その時の抵抗値の変
化を示している。温度が２００度Ｃを越えると、抵抗値
は発散的に増大する。
の酸素雰囲気中で銅層の表面に照射した時のデータを示
し、横軸は温度を示し縦軸は酸化膜厚を示している。温
度が１５０度Ｃを越えたあたりから酸化膜厚が温度上昇
にしたがって増加し、温度が２００度Ｃを越えると、酸
化膜厚は急激に増大する。図７は、その時の抵抗値の変
化を示している。温度が２００度Ｃを越えると、抵抗値
は発散的に増大する。
【００１９】このように銅はＡｌと異なり、低い温度で
深層まで速やかに酸化して急激にその抵抗値が増大す
る。このように酸化した酸化銅１６は、図４，５に示さ
れるように、溶断せず４００度Ｃ以内に保持され、レー
ザーに直射されない低誘電率膜３はその劣化が防止され
ている。
深層まで速やかに酸化して急激にその抵抗値が増大す
る。このように酸化した酸化銅１６は、図４，５に示さ
れるように、溶断せず４００度Ｃ以内に保持され、レー
ザーに直射されない低誘電率膜３はその劣化が防止され
ている。
【００２０】下記表は、低誘電率膜の比誘電率、耐熱性
を示している。 低誘電率膜 比誘電率 耐熱性 ＳｉＯ２ ４ ７００度Ｃ以上 ＳｉＯＦ ３．５〜３．８ ７００度Ｃ以上 α−Ｃ：Ｆ ２．３〜２．５ ４００度Ｃ ｐａｒｙｌｅｎｅ ２．３〜２．７ ３５０度Ｃ ＨＳＱ ２．８〜３．５ ４００度Ｃ 有機ＳＯＧ ３．０〜３．５ ６５０度Ｃ ＳｉＯＦ：フッ素含有酸化シリコン、α−Ｃ：Ｆ：フッ
素含有アモルファスカーボン、ｐａｒｙｌｅｎｅ：ポリ
パラチシリレン、ＨＳＱ：水素化シルセスチオキサン。
を示している。 低誘電率膜 比誘電率 耐熱性 ＳｉＯ２ ４ ７００度Ｃ以上 ＳｉＯＦ ３．５〜３．８ ７００度Ｃ以上 α−Ｃ：Ｆ ２．３〜２．５ ４００度Ｃ ｐａｒｙｌｅｎｅ ２．３〜２．７ ３５０度Ｃ ＨＳＱ ２．８〜３．５ ４００度Ｃ 有機ＳＯＧ ３．０〜３．５ ６５０度Ｃ ＳｉＯＦ：フッ素含有酸化シリコン、α−Ｃ：Ｆ：フッ
素含有アモルファスカーボン、ｐａｒｙｌｅｎｅ：ポリ
パラチシリレン、ＨＳＱ：水素化シルセスチオキサン。
【００２１】銅の融点は１０８３度Ｃであり、銅のヒュ
ーズを溶断すると、表中の低誘電率膜はその物性を喪失
する。本発明による方法によれば、３００度Ｃの酸化に
より表中の低誘電率の物質の物性を維持することができ
る。更に、ヒューズ部分以外の配線にも銅を用いること
により、ヒューズ部分と配線部分とを同時に形成するこ
とができ、且つ、配線間抵抗を減少させることができ
る。
ーズを溶断すると、表中の低誘電率膜はその物性を喪失
する。本発明による方法によれば、３００度Ｃの酸化に
より表中の低誘電率の物質の物性を維持することができ
る。更に、ヒューズ部分以外の配線にも銅を用いること
により、ヒューズ部分と配線部分とを同時に形成するこ
とができ、且つ、配線間抵抗を減少させることができ
る。
【００２２】
【発明の効果】本発明による半導体装置及び半導体装置
の製造方法は、ヒューズの低抵抗化処理でヒューズに連
接する他の層の物性を変化させないため、配線間容量の
増加を防止することができる。配線にも銅を用いれば、
配線とヒューズを同時に形成することができ、配線間抵
抗を減少させることができ、大容量・高速化のメモリー
を提供することができる。
の製造方法は、ヒューズの低抵抗化処理でヒューズに連
接する他の層の物性を変化させないため、配線間容量の
増加を防止することができる。配線にも銅を用いれば、
配線とヒューズを同時に形成することができ、配線間抵
抗を減少させることができ、大容量・高速化のメモリー
を提供することができる。
【図１】図１は、本発明による半導体装置の実施の形態
を示す断面図である。
を示す断面図である。
【図２】図２は、図１の平面図である。
【図３】図３は、本発明による半導体装置の製造方法の
実施の形態を示す断面図である。
実施の形態を示す断面図である。
【図４】図４は、本発明による半導体装置の製造方法の
実施の他の形態を示す断面図である。
実施の他の形態を示す断面図である。
【図５】図５は、図４の側面断面図である。
【図６】図６は、実験データを示すグラフある。
【図７】図７は、他の実験データを示すグラフある。
１…シリコン基板 ３…低誘電率層 ４，５…多層配線部分 １１ヒューズ部分
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/82 H01L 21/8242 H01L 27/108
Claims (7)
- 【請求項１】多層配線部分と、 前記多層配線部分の間に介設されるヒューズ部分とから
なり、 前記ヒューズ部分は酸化を受けて高抵抗化する銅が用い
られている半導体装置。 - 【請求項２】請求項１において、 前記多層配線部分は銅が用いられていることを特徴とす
る半導体装置。 - 【請求項３】請求項１において、 更に、低誘電率層からなり、 前記低誘電率層は、前記ヒューズ部分に接合しているこ
とを特徴とする半導体装置。 - 【請求項４】シリコン基板の上面側に多層配線部分を形
成すること、 前記シリコン基板の上面側に多層配線部分を接続するヒ
ューズ部分を銅を用いて形成すること、 前記ヒューズ部分を酸化させて高抵抗化することとから
なる半導体装置の製造方法。 - 【請求項５】請求項４において、 前記多層配線部分を形成することと前記ヒューズ部分を
形成することとは同時的であることを特徴とする半導体
装置の製造方法。 - 【請求項６】請求項４において、 前記酸化は、酸素雰囲気中で前記ヒューズ部分を局所的
に昇温化することであることを特徴とする半導体装置の
製造方法。 - 【請求項７】請求項６において、 前記酸化は、前記ヒューズ部分の局所的部位にレーザー
を照射することであることを特徴とする半導体装置の製
造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12040899A JP3264327B2 (ja) | 1999-04-27 | 1999-04-27 | 半導体装置及び半導体装置の製造方法 |
| US09/532,892 US20030057528A1 (en) | 1999-04-27 | 2000-03-22 | Semiconductor device with copper fuse section |
| TW089107676A TW444303B (en) | 1999-04-27 | 2000-04-21 | Semiconductor device with copper fuse section |
| US10/143,755 US20020171119A1 (en) | 1999-04-27 | 2002-05-14 | Semiconductor device with copper fuse section |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12040899A JP3264327B2 (ja) | 1999-04-27 | 1999-04-27 | 半導体装置及び半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000311947A JP2000311947A (ja) | 2000-11-07 |
| JP3264327B2 true JP3264327B2 (ja) | 2002-03-11 |
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ID=14785491
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12040899A Expired - Fee Related JP3264327B2 (ja) | 1999-04-27 | 1999-04-27 | 半導体装置及び半導体装置の製造方法 |
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| Country | Link |
|---|---|
| US (2) | US20030057528A1 (ja) |
| JP (1) | JP3264327B2 (ja) |
| TW (1) | TW444303B (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6222244B1 (en) * | 1998-06-08 | 2001-04-24 | International Business Machines Corporation | Electrically blowable fuse with reduced cross-sectional area |
| JP2004281612A (ja) * | 2003-03-14 | 2004-10-07 | Renesas Technology Corp | 半導体装置 |
| JP3881660B2 (ja) * | 2004-02-12 | 2007-02-14 | 株式会社東芝 | 半導体装置及びその製造方法 |
| US20060258121A1 (en) * | 2005-05-10 | 2006-11-16 | Bing-Chang Wu | Method of blowing the fuse structure |
| JP4964472B2 (ja) * | 2006-01-31 | 2012-06-27 | 半導体特許株式会社 | 半導体装置 |
| US7968967B2 (en) * | 2006-07-17 | 2011-06-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | One-time-programmable anti-fuse formed using damascene process |
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