WO2009104343A1 - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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WO2009104343A1
WO2009104343A1 PCT/JP2008/073507 JP2008073507W WO2009104343A1 WO 2009104343 A1 WO2009104343 A1 WO 2009104343A1 JP 2008073507 W JP2008073507 W JP 2008073507W WO 2009104343 A1 WO2009104343 A1 WO 2009104343A1
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electric fuse
insulating layer
film
fuse
electric
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PCT/JP2008/073507
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English (en)
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Inventor
岩本　猛
雅彦 藤澤
河野　和史
Original Assignee
株式会社ルネサステクノロジ
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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Definitions

  • the present invention relates to a semiconductor device having an electric fuse capable of increasing a resistance value by supplying a current and a method for manufacturing the same.
  • the semiconductor device When an electrical fuse is used, the semiconductor device can be relieved not only before the mold resin is sealed but also after the mold resin is sealed. However, since the electrical fuse is physically reduced, an electrical fuse is provided. There was a problem such as damage to peripheral members in the area. Considering that the strength of the low dielectric constant (hereinafter referred to as “Low-k”) film of the peripheral members will be reduced in the future, there is a demand for an electrical fuse that can increase the resistance while suppressing damage.
  • Low-k low dielectric constant
  • the electric fuse has a possibility of being used as a voltage tag for an analog device or the like, or a history tag for a process or a test result.
  • this fuse is called an electric fuse.
  • the electric fuse is provided in the insulating layer of the semiconductor device.
  • a structure having an insulating layer and an electric fuse is referred to as an electric fuse structure.
  • the increase in the resistance value of the electric fuse includes a decrease in the value of the current flowing through the electric fuse, that is, a state in which the electric fuse has a higher resistance value than before. .
  • the increase in the resistance value of the electric fuse means that the current flow between the two elements connected to both ends of the electric fuse is completely stopped, that is, the electric fuse is cut or blown, Or it shall include that the resistance value of an electric fuse becomes infinite.
  • the electrical fuse used in this specification is not only a fuse that disables the use of an electronic circuit, but also a fuse for adjusting a voltage used in an analog device or the like, and a history of processes and test results. It also includes a fuse used as a tag for.
  • Non-Patent Document 1 discloses an example of an electrical fuse structure used in a semiconductor device. The structure of the electric fuse structure and its operating principle will be described below with reference to FIGS. 38 to 53 in order.
  • the electric fuse EF10 includes a main wiring ML10 and a barrier film BL10 covering the lower surface and both side surfaces of the main wiring ML10.
  • the electric fuse EF10 extends in parallel with the main surface of the semiconductor substrate in the trench TH10 formed in the insulating layer IL10. Further, the electrical fuse EF10 and the insulating layer IL10 are covered with an insulating layer IL20.
  • An insulating layer IL30 is formed on the insulating layer IL20.
  • the main wiring ML10 is made of a metal layer or a metal compound layer, and has a melting point lower than the melting points of the insulating layer IL10, the insulating layer IL20, and the insulating layer IL30.
  • the barrier film BL10 has a metal layer, a metal compound layer, or a structure in which a plurality of these layers are stacked. Further, the melting point of the barrier film BL10 is higher than the melting point of the main wiring ML10 and lower than the melting points of the insulating layer IL10 and the insulating layer IL20. Furthermore, the linear expansion coefficient of the main wiring ML10 is larger than the linear expansion coefficient of the barrier film BL10. The linear expansion coefficient of the barrier film BL10 is equal to or larger than the respective linear expansion coefficients of the insulating layer IL10, the insulating layer IL20, and the insulating layer IL30.
  • a copper film is employed for the main wiring ML10
  • a tantalum film is employed for the barrier film BL10
  • the insulating layer IL10 and the insulating layer IL30 have a dielectric constant of 3 or less.
  • a SiOC film that is a low-k member is employed, and a SiCN film is employed for the insulating layer IL20.
  • the volume expansion coefficient when the copper film constituting the main wiring ML10 is liquefied will be described.
  • the density at room temperature (g / cm 3 ) is 8.93, whereas the density at liquid (1200 ° C) is 7.8 (g / cm 3 ).
  • the density of a copper film is small compared with the density of the copper film before liquefying. This shows that the volume of the copper film after liquefaction is larger than the volume of the metal before liquefaction.
  • it is 8% (2.69 / 2.5 1.08)
  • FIG. 38 the action that occurs when the resistance value of the electric fuse EF10 increases, particularly the action that occurs when the electric fuse EF10 is cut, will be described with reference to FIGS. 38 and 39.
  • FIG. 38 the action that occurs when the resistance value of the electric fuse EF10 increases, particularly the action that occurs when the electric fuse EF10 is cut, will be described with reference to FIGS. 38 and 39.
  • the linear expansion coefficient of the insulating layer IL20 is considerably lower than the linear expansion coefficient of the main wiring ML10. Therefore, the degree of expansion of the insulating layer IL20 is smaller than the degree of expansion of the main wiring ML10. Insulating layer IL20 is in contact with main wiring ML10. Therefore, even if the main wiring ML10 tries to expand, the insulating layer IL20 suppresses the expansion. As a result, a tensile force is generated at the upper portion of the main wiring ML10, and a compressive force is generated at the lower portion of the insulating layer IL20. Therefore, stress concentration occurs in the circled portion Z shown in FIG.
  • main wiring ML10 When the temperature of the main wiring ML10 further rises, the metal constituting the main wiring ML10 changes from solid to liquid. That is, a metal phase change occurs. Thereby, the volume of main wiring ML10 further increases. At this time, the expansion of the main wiring ML10 is limited by the barrier film BL10. Therefore, as indicated by the white arrow in FIG. 39, main wiring ML10 expands only upward. As a result, the insulating layer IL20 is pushed upward.
  • FIG. 40 is an example schematically showing a result of analyzing the stress generated in the main wiring ML10 (fuse). It can be confirmed that stress concentration occurs at both end positions of the upper portion of the main wiring ML10.
  • FIGS. 41 to 50 show the cutting sequence of the series of electric fuses EF10 in time series. The state shown in the figure with the larger figure number appears after the state shown in the figure with the smaller figure number.
  • FIGS. 41, 43, 45, 47, and 49 is a top view
  • FIGS. 42, 44, 46, 48, and 50 are cross-sectional views.
  • a location indicated by A) or a short circuit with the electrical fuse EF10 positioned above may occur, and the electrical fuse may be damaged.
  • T. Ueda et. Al. "A Novel Cu Electrical Fuse Structure and Blowing Scheme utilizing Crack-assisted Mode for 90-45nm-node and beyond, VLSI symp.2006, pp.174-175.
  • the problem to be solved by the present invention is to damage the periphery of the electric fuse when the electric fuse is cut in the electric fuse structure described above. Therefore, the present invention has been made in view of the above-described problems, and the object of the present invention is to prevent damage to the periphery of the electric fuse with respect to the electric fuse whose resistance is increased by current application, and in a short time and reliably.
  • An object of the present invention is to provide an invention relating to a semiconductor device and a method for manufacturing the semiconductor device, which includes an electric fuse structure capable of increasing the resistance of the electric fuse.
  • an electrical fuse made of a conductive material, and an oxide insulating layer disposed so as to be in contact with the electrical fuse, the electrical fuse is at least a part of the electrical fuse.
  • the region has a higher resistance than before being oxidized.
  • oxygen (O) decomposed and released from the oxide insulating layer as the insulating film member as the electrical fuse is heated, and the barrier metal
  • the electrical fuse is made highly resistive by chemical bonding with an electrical fuse material such as.
  • the peripheral members of the electric fuse are hardly deformed, and the other regions are not damaged.
  • wiring of other electric fuses can be arranged on the upper and lower layers of the electric fuse, and the arrangement interval of the electric fuses can be reduced.
  • an electric fuse can be formed even if the main member of the wiring is copper or aluminum. Can be expanded.
  • FIG. 3 is a cross-sectional view taken along line III-III in FIG. 2.
  • FIG. 4 is a cross-sectional view taken along line IV-IV in FIG. 2. It is a figure which shows the relationship between oxygen release temperature and time in a SiOC film.
  • A) is a perspective view which shows the state to which resistance of the electric fuse in background art was made high
  • B) is the perspective view which shows the state to which resistance of the electric fuse of Embodiment 1 based on this invention was made high
  • FIG. 3 is a cross-sectional view taken along line III-III in FIG. 2.
  • FIG. 4 is a cross-sectional view taken along line IV-IV in FIG. 2.
  • A is a perspective view which shows the state to which resistance of the electric fuse in background art was made high
  • B) is the perspective view which shows the state to which resistance of the electric fuse of Embodiment 1 based on this invention was made high
  • FIG. 1 is a perspective view which shows the whole structure of the electric fuse of Embodiment 1
  • (A) to (E) are diagrams showing the relationship between the current application time to the electrical fuse and the increase in ambient temperature obtained from simulation. It is a figure which shows the relationship between the applied electric current and the temperature rise in the comparison with a barrier metal (this Embodiment) and copper (background art). It is sectional drawing which shows the structure of the electric fuse of Embodiment 2 based on this invention. It is sectional drawing which shows the structure of the other electric fuse of Embodiment 2 based on this invention. It is sectional drawing which shows the structure of the other electric fuse of Embodiment 2 based on this invention.
  • FIG. 14 is a cross-sectional view showing a cross-sectional structure in all layers of the magnetoresistive random access memory according to the third embodiment based on the present invention, where (A) is a cross-sectional view taken along line AA in FIG. It is a figure equivalent to -B cross section.
  • FIG. 42 is a cross-sectional view taken along line XLII-XLII in FIG. 41.
  • FIG. 44 is a cross-sectional view taken along line XLIV-XLIV in FIG. 43. It is a top view which shows the 3rd state when an electric fuse structure is cut
  • FIG. 46 is a cross-sectional view taken along line XLVI-XLVI in FIG. It is a top view which shows the 4th state when an electric fuse structure is cut
  • FIG. 48 is a cross-sectional view taken along line XLVIII-XLVIII in FIG. It is a top view which shows the 5th state when an electric fuse structure is cut
  • FIG. 50 is a cross-sectional view taken along line LL in FIG. 49.
  • FIG. 1 is a circuit diagram showing a configuration of an electronic circuit provided with the electric fuse EF1 of the present embodiment.
  • the electrical fuse EF1 of the present embodiment is provided in the semiconductor device and is connected between the power supply electrode VDD and the ground electrode VSS.
  • a resistor RT1 is provided between the terminal EF1a of the electric fuse EF1 and the power supply electrode VDD, and a resistor RT2 is provided between the terminal EF1b of the electric fuse EF1 and the ground electrode VSS.
  • the source electrode of the transistor TR1 and the determination circuit DC1 are connected to the wiring between the resistor RT2 and the terminal EF1b.
  • the determination circuit DC1 can detect whether or not the resistance value of the electric fuse EF1 is equal to or higher than a predetermined value.
  • An inverter circuit IVC1 is connected to the gate electrode of the transistor TR1. A current flows from the power supply electrode VDD to the ground electrode VSS through the electric fuse EF10 by an electric signal supplied from the inverter circuit IVC1 to the transistor TR1.
  • the method for increasing the resistance value of the electric fuse EF1 it is possible to control whether or not the resistance value of the electric fuse EF1 is increased by an electric signal supplied to the transistor TR1 from the outside. Whether or not the resistance value of the electric fuse EF1 exceeds a desired value is determined by the determination circuit DC1.
  • FIGS. 2 is a perspective view showing a specific structure of the electric fuse EF1 of the present embodiment
  • FIG. 3 is a cross-sectional view taken along line III-III in FIG. 2
  • FIG. 4 is IV-IV in FIG.
  • FIG. 5 is a cross-sectional view taken along the line arrow
  • FIG. 5 is a diagram showing the oxygen release temperature of the Low-k member.
  • electric fuse EF1 itself of the present embodiment has the same structure as that of a normal electric fuse, and pads PT1, PT2 are connected to main wiring ML1 and both ends of main wiring ML1. Is provided.
  • a lower insulating layer DIL1 is provided on the lower surface side of the main wiring ML1.
  • a liner film LF1 is provided on the upper surface side of the main wiring ML1.
  • An upper insulating layer UIL1 is provided above the main wiring ML1 so as to cover the main wiring ML1 and the liner film LF1.
  • the liner film LF1 may or may not be provided on the main wiring ML1 based on the manufacturing process of the electronic circuit.
  • the material of the main wiring ML1 is a metal material such as titanium or tungsten that reacts with oxygen to become an insulator, or nitridation whose main material is tantalum, titanium, tungsten, or the like, which is the metal material, as in tantalum. It may be a thing (the ratio is 30% or less of nitrogen with respect to the metal ratio).
  • a SiOC film that is a low-k member having a dielectric constant of 3 or less is employed.
  • LT-SiN is adopted as the material of the liner film LF1
  • SiO 2 is adopted as the material of the upper insulating layer UIL1.
  • the detachment of oxygen from the SiOC film which is a low-k member
  • H 2 , H 2 O, CO 2 and the like are desorbed at a relatively low temperature ( ⁇ 500 ° C.).
  • ⁇ 500 ° C. the elimination of hydrocarbons such as CH 3 is observed due to decomposition of the Si—CH 3 bond.
  • Si and O are desorbed due to decomposition of the Si—O bond.
  • the reason for adopting the Low-k member is that oxygen is sufficiently desorbed at 1000 ° C. or lower. Therefore, the material is not limited to the Low-k member as long as it is for a material having an equivalent function.
  • the temperature distribution of the main wiring ML1 is a mountain-shaped temperature distribution that reaches the maximum temperature at the center of the main wiring ML1, as shown in FIG.
  • the maximum temperature is about 800 ° C to about 1000 ° C.
  • the lower insulating layer DIL1 SiOC film
  • the central region of the main wiring ML1 also reaches about 800 ° C. to about 1000 ° C., the tantalum of the main wiring ML1 and the oxygen supplied from the SiOC film react violently, and the main wiring ML1 The central region is modified to tantalum oxide.
  • the film thickness of the main wiring ML1 is thick, the oxidation is completed only on the surface, and the center of the main wiring ML1 (tantalum) may not be oxidized. Therefore, the film thickness of main wiring ML1 (tantalum) is preferably about 2 nm to about 100 nm so that main wiring ML1 is sufficiently oxidized.
  • oxygen (O) decomposed and released from the insulating film member in contact with the electric fuse EF1 and the electric fuse material as the electric fuse EF1 is heated by the application of current. Can be increased in resistance to the electric fuse EF1.
  • the composition of the initial fuse member does not exist in the portion having the increased resistance (region indicated by X1). .
  • the high resistance portion has the structural feature that the same member as the original electric fuse EF1 remains (indicated by X2). region).
  • an electrical fuse can be constructed even if the main member of the wiring is copper, aluminum, etc. Can be expanded.
  • Non-Patent Document 1 that describes the case of using a metal material such as tantalum, titanium, or tungsten as the material of the main wiring ML1, copper having a low melting point is used because the main wiring needs to be melted.
  • a metal material such as tantalum, titanium, or tungsten having a melting point higher than that of copper is used. Yes (see FIG. 7).
  • peripheral members of the electric fuse EF1 are hardly deformed, and the other regions are not damaged.
  • wiring of other electric fuses can be arranged on the upper and lower layers of the electric fuse EF1, and the arrangement interval of the electric fuses EF1 can be reduced.
  • Figures 8 (A) to 8 (E) show the relationship between the electrical fuse and the temperature distribution around it, as determined by simulation.
  • the application time is changed in 5 steps between 1 ⁇ s and 5 ⁇ s, even if the application time is 5 ⁇ s, which is the longest, another electric fuse can be arranged at an adjacent position up to a distance of about 0.6 ⁇ m. It can be confirmed that this is possible (see FIG. 8E).
  • the resistance of the electric fuse is increased because the main wiring of the electric fuse is composed only of a member employed as a barrier metal (for example, tantalum in the present embodiment).
  • a member employed as a barrier metal for example, tantalum in the present embodiment.
  • FIG. 10 is a cross-sectional view corresponding to the cross section taken along the line III-III in FIG.
  • the electric fuse EF1 is completely covered with the lower insulating layer DIL1 of the Low-k member and the upper insulating layer UIL1 of the SiO 2 member.
  • the shape of the main wiring ML2 is a concave shape having an opening upward, and the upper insulating layer UIL2 made of a Low-k member is formed inside the concave shape portion.
  • the air gap AG is provided inside the recessed portion.
  • the trench TH1 is provided in the upper insulating layer UIL1, and the main wiring ML2 is formed along the side wall of the trench TH1, so that the shape of the main wiring ML2 is a concave shape having an opening upward.
  • An upper insulating layer UIL2 made of a Low-k member is deposited inside the portion.
  • the air gap AG on the main wiring ML2 it is possible to efficiently release oxygen even when the Low-k member is in a high temperature state.
  • the reaction between tantalum and oxygen supplied from the SiOC film, which is a low-k member, is efficiently performed, and it is possible to efficiently increase the resistance of the central region of the main wiring ML2.
  • FIG. 10 as a method of forming the air gap AG, the case where the shape of the main wiring ML2 of the electric fuse EF2 is a concave shape having an opening upward is described.
  • the main fuse ML1 having the same shape as that of the electric fuse EF1 shown in the first embodiment can be adopted as the shape of the electric fuse, and an air gap AG can be adopted in the vicinity of the main wire ML1. is there.
  • an air gap AG is provided on the main wiring ML1 having the same shape as the electric fuse EF1 shown in the first embodiment.
  • the trench TH1 is provided in the upper insulating layer UIL1 located on the main wiring ML1, and the upper insulating layer UIL2 made of a low-k member is deposited inside the trench TH1, thereby forming the air gap AG. is doing.
  • air gaps AG are provided on both sides of the main wiring ML1 having the same shape as the electric fuse EF1 shown in the first embodiment so as to sandwich the main wiring ML1.
  • a trench TH1 is provided at a position sandwiching the main wiring ML1
  • an upper insulating layer UIL2 made of a Low-k member is deposited inside the trench TH1.
  • An air gap AG is formed.
  • the distance (L) from the main wiring ML1 to the air gap AG is set so that the reaction with oxygen supplied from the SiOC film, which is a low-k member, can be efficiently performed.
  • a distance less than twice the minimum pitch is preferred.
  • the air gap AG in the vicinity of the main wirings ML1 and ML2, oxygen is more efficiently released from the SiOC film, which is a low-k member, and the oxygen and the metal material of the main wiring ML1 are combined. As a result, the resistance of the electric fuse EF1 can be increased. Further, by providing the air gap AG in advance, even if a crack occurs in the main wirings ML1 and ML2, the progress of the crack can be prevented by the air gap AG.
  • the heat generated from the electric fuse and transmitted to the surroundings can be cut off by the air gap AG, so that the electric fuse EF1 can be heated more efficiently with a smaller current. .
  • FIGS. 13 is a plan view showing a planar structure of the memory cell portion of the MRAM and the electric fuse FE1
  • FIG. 14A is a cross-sectional view taken along the line AA in FIG. 13, and FIG. It is a figure which shows the BB cross section in FIG.
  • the tunnel magnetoresistive film TMR1 has a vertically long shape in plan view.
  • the lower electrode DE1 is formed under the tunnel magnetoresistive film TMR1, and the upper electrode UE1 is formed over the tunnel magnetoresistive film TMR1.
  • the lower electrode DE1, the tunnel magnetoresistive film TMR1, and the upper electrode UE1 constitute a memory cell MC.
  • the tunnel magnetoresistive film TMR1 and the upper electrode UE1 may be collectively expressed as a tunnel magnetoresistive element TMRE.
  • the tunnel magnetoresistive film TMR1 has, for example, a laminated structure of a ferromagnetic layer, a nonmagnetic layer, and a ferromagnetic layer from above.
  • the ferromagnetic layer is formed of, for example, a magnetic film containing NiFe, CoFeB, or CoFe
  • the nonmagnetic layer is formed of, for example, an alumina film or magnesium oxide.
  • the structure of the electric fuse EF1 is the same as the structure shown in the first embodiment.
  • FIG. 15 is a cross-sectional view showing a cross-sectional structure in all layers of the MRAM according to the present embodiment.
  • FIG. 15A is a cross-sectional view taken along line AA in FIG. 13, and FIG. Corresponds to the B section.
  • the structure of the MRAM according to the present embodiment will be described below with reference to FIGS.
  • the element isolation region IR is selectively formed in the upper layer portion of the semiconductor substrate S, and the well region WL between the element isolation regions IR functions as a transistor formation region.
  • a pair of source / drain regions SDR are formed across the channel region CR
  • a gate insulating film GI and a gate electrode GE are stacked on the channel region CR
  • a two-layer structure is formed on the side surface of the gate electrode GE.
  • a sidewall SW is formed.
  • a cobalt silicide region CS is formed on each of the source / drain regions SDR and the gate electrode GE.
  • channel region CR gate insulating film GI, gate electrode GE, sidewall SW, and source / drain region SDR constitute a MOS transistor Q1 for reading selection.
  • An interlayer insulating film IL1 made of an oxide film such as SiO 2 is formed to cover the entire surface of the semiconductor substrate S including the MOS transistor Q1, and a contact plug CP1 is formed through the interlayer insulating film IL1 to form a pair of source / drain regions. It is electrically connected to one cobalt silicide region CS of the SDR.
  • a nitride film NF1 and an interlayer insulating film IL2 made of an oxide film are stacked on the interlayer insulating film IL1, and a copper wiring CP2 is selectively formed through the nitride film NF1 and the interlayer insulating film IL2, and one copper wiring CP2 is formed. It is electrically connected to the contact plug CP1.
  • interlayer insulating film IL2 including the copper wiring CP2, a nitride film NF2, an interlayer insulating film IL3 made of an oxide film, and an interlayer insulating film IL4 are stacked, and a fine hole provided through the nitride film NF2 and the interlayer insulating film IL3
  • a wiring hole CH2 provided through CH1 and the interlayer insulating film IL4 is formed and buried in the fine hole CH1 and the wiring hole CH2 to form a copper wiring CP3.
  • the copper wiring CP3 is electrically connected to the copper wiring CP2 (the one copper wiring CP2 that is electrically connected to the contact plug CP1).
  • a nitride film NF3, an interlayer insulating film IL5 made of an oxide film, and an interlayer insulating film IL6 are stacked on the interlayer insulating film IL4 including the copper wiring CP3, and a fine hole CH3 is formed through the nitride film NF3 and the interlayer insulating film IL5. Then, a wiring hole CH4 is formed through the interlayer insulating film IL6, and is embedded in the fine hole CH3 and the wiring hole CH4 to form a copper wiring CP4 (lead wire CP41, digit line CP42). Lead wire CP41 is electrically connected to copper wiring CP3 (copper wiring CP3 located on contact plug CP1).
  • An interlayer insulating film NF4 made of a nitride film and an interlayer insulating film IL7 made of a SiOC film which is a low-k member are laminated on the interlayer insulating film IL6 including the copper wiring CP4, and one of the formation regions of the lead wire CP41 in plan view Via holes BH are provided in the interlayer insulating films NF4 and IL7 corresponding to the portions. Copper plug CP6 is provided to fill via hole BH.
  • the lower electrode DE1 is formed of, for example, tantalum having a lattice spacing close to that of the tunnel magnetoresistive film TMR1. For example, the strain generated in the tunnel magnetoresistive film TMR1 can be reduced. Further, the lower electrode DE1 may be referred to as a lead-out wiring (LS (Local Strap)) that electrically connects the lead wire CP41 and the tunnel magnetoresistive film TMR1.
  • LS Local Strap
  • tunnel magnetoresistive element TMRE tunnel magnetoresistive film TMR1, upper electrode UE1
  • TMR1 tunnel magnetoresistive film
  • UE1 tunnel magnetoresistive element
  • An interlayer insulating film IL8 made of LT (Lo Temperature) -SiN is formed on the entire surface of tunneling magneto-resistance element TMRE and the upper surface of lower electrode DE1. Further, an interlayer insulating film IL9 made of SiO 2 is formed so as to cover the entire surface.
  • a copper wiring CP5 serving as a bit line is selectively formed in an upper layer portion of the interlayer insulating film IL9, and in a part of a region where the tunnel magnetoresistive element TMRE is formed in plan view, the interlayer insulating film IL8 and the interlayer insulating film A via hole BH is formed through IL9, and the copper wiring CP5 is buried in the via hole BH, so that the copper wiring CP5 and the upper electrode UE1 are electrically connected. Then, a passivation film PB1 is provided on the entire surface of the interlayer insulating film IL9 including the copper wiring CP5.
  • the electric fuse EF1 made of the same material (tantalum) as the lower electrode DE1 is provided on the interlayer insulating film IL7 made of the SiOC film which is a low-k member.
  • An interlayer insulating film IL8 is provided on the fuse EF1.
  • Electrical fuse EF1 and the interlayer insulating film IL8 is covered with an interlayer insulating film IL9 made of SiO 2.
  • a copper wiring CP5 and a passivation film PB1 are provided on the interlayer insulating film IL9.
  • element isolation regions IR are selectively formed in the upper layer portion of the semiconductor substrate S.
  • the upper layer portion of the semiconductor substrate S between the element isolation regions IR and IR becomes an active region where a transistor or the like is formed.
  • a well region WL is formed in the upper layer portion of the semiconductor substrate S by introducing a first conductivity type impurity.
  • a gate insulating film GI is formed on the well region WL, and a gate electrode GE is selectively formed on the gate insulating film GI.
  • the surface of the well region WL under the gate electrode GE is defined as the channel region CR.
  • an impurity of the second conductivity type (conductivity type opposite to the first conductivity type) is implanted and diffused in a self-aligned manner with respect to gate electrode GE, and is formed on the side surface of gate electrode GE.
  • a pair having an extension region in the vicinity of the channel region CR by implanting and diffusing impurities of the second conductivity type in a self-aligned manner with respect to the gate electrode GE and the sidewall SW.
  • Source / drain regions SDR, SDR are formed.
  • the MOS transistor Q1 including the channel region CR, the gate insulating film GI, the gate electrode GE, and the source / drain region SDR is formed.
  • cobalt silicide regions CS are formed on the surfaces of the source / drain regions SDR, SDR and the gate electrode GE, respectively.
  • interlayer insulating film IL1 is formed on the entire surface, and contact plug CP1 is selectively formed through interlayer insulating film IL1.
  • the contact plug CP1 is electrically connected to one cobalt silicide region CS of the pair of source / drain regions SDR, SDR.
  • nitride film NF1 and interlayer insulating film IL2 (which is an oxide film) are laminated on the entire surface, and copper interconnection CP2 is selectively formed through nitride film NF1 and interlayer insulating film IL2. To do. As a result, a part of the copper wiring CP2 is electrically connected to the contact plug CP1. In this way, the copper wiring CP2 which is the first layer metal wiring is formed.
  • nitride film NF2, interlayer insulating film IL3 (which is an oxide film) and interlayer insulating film IL4 are stacked on the entire surface.
  • a fine hole CH1 is selectively formed through the nitride film NF2 and the interlayer insulating film IL3.
  • the wiring hole CH2 is selectively formed through the interlayer insulating film IL4 on the region including the fine hole CH1.
  • the copper wiring CP3 is formed by filling the fine hole CH1 and the wiring hole CH2. Copper wiring CP3 is electrically connected to copper wiring CP2 (copper wiring CP2 electrically connected to contact plug CP1). In this way, the copper wiring CP3 which is the second layer metal wiring is formed using the damascene technique.
  • nitride film NF3 and interlayer insulating films IL5 and IL6 are formed on the entire surface.
  • a fine hole CH3 is selectively formed through the nitride film NF3 and the interlayer insulating film IL5.
  • a wiring hole CH4 is selectively formed through the interlayer insulating film IL6 over the region including the fine hole CH3.
  • the copper wiring 25 (lead wire CP41, digit wire CP42) is formed by filling the fine hole CH3 and the wiring hole CH4.
  • the lead wire CP41 is electrically connected to the copper wiring CP3.
  • the copper wiring CP4 which is the third layer metal wiring is formed using the damascene technique.
  • interlayer insulating films NF4 and IL7 are formed on the entire surface, and via holes BH1 are selectively formed through a part of the lead line CP41 in the memory cell portion.
  • a copper plug CP6 is formed by filling the via hole BH1 using a damascene technique.
  • the lower electrode DE1 and the electric fuse EF1 (in FIG. 26, the portion to be the electric fuse is also indicated as DE1). Form the layer to be.
  • layers to be the tunnel magnetoresistive film TMR1 and the upper electrode UE1 are stacked in the formation region of the memory cell MC.
  • a layer to be the lower electrode DE1 is selectively stacked in the electric fuse formation region.
  • the lower electrode DE1 is electrically connected to the lead wire CP41 through the copper plug CP6. In this way, the layer to be the lower electrode DE1 and the electric fuse EF1 is simultaneously formed to reduce the process cost.
  • the lower electrode DE1 and the upper electrode UE1 are made of tantalum as described above, and are formed, for example, by sputtering. As described above, since the lower electrode DE1 is not formed in the via hole BH, the lower electrode DE1 can be formed on the interlayer insulating film IL7 and the copper plug 10 with good flatness.
  • the tunnel magnetoresistive film TMR1 is etched using the patterned upper electrode UE1 as a hard mask to complete the tunnel magnetoresistive element TMRE.
  • the lower electrode DE1 made of the same tantalum as the upper electrode UE1 functions as an etching stopper. In this way, by using the upper electrode UE1 as a hard mask, the manufacturing process can be simplified because a process of providing a separate hard mask is unnecessary.
  • the organic magneto-deposited material that deteriorates the device characteristics does not adhere to the sidewall of the tunnel magnetoresistive film TMR1, and the resist of the tunnel magnetoresistive film TMR1 is removed. Therefore, there is no deterioration of the magnetic film due to ashing or cleaning treatment.
  • an interlayer insulating film IL8 made of LT-SiN is formed on the entire surface, and as shown in FIG. 29, a resist RE1 patterned so as to cover the formation region of the memory cell MC, and A resist RE2 patterned so as to cover the electric fuse formation region is formed.
  • the lower electrode DE1 and the interlayer insulating film IL8 are etched to pattern the lower electrode DE1 and the electric fuse EF1, and as shown in FIG. RE1 and RE2 are removed.
  • the resists RE1 and RE2 are simultaneously patterned and the lower electrode DE1 and the interlayer insulating film IL8 are etched, the lower electrode DE1 and the electrical fuse EF1 are patterned, so that the lower electrode DE1 and the electrical fuse EF1 are formed simultaneously. Process costs can be reduced.
  • an interlayer insulating film IL9 made of SiO 2 is formed on the entire surface.
  • the side surface region of the tunnel magnetoresistive film TMR1 is covered with the interlayer insulating film IL8, so that the antioxidant function can be sufficiently exerted when the interlayer insulating film IL9 is formed. Therefore, the tunnel magnetoresistive film TMR1 is not adversely affected when the interlayer insulating film IL9 is formed.
  • the electric fuse EF1 is also covered with the interlayer insulating film IL9.
  • the interlayer insulating film IL8 covers all the side surfaces of the tunnel magnetoresistive element TMRE during processing of the lower electrode DE1, by reliably protecting the side surfaces of the memory cell MC, particularly the tunnel magnetoresistive film TMR1, It is possible to prevent the occurrence of leakage current due to adhesion of foreign matter due to the etching / deposition material.
  • the interlayer insulating film IL9 is flattened by performing a CMP process on the interlayer insulating film IL9. Thereafter, as shown in FIG. 34, a via hole BH2 penetrating the interlayer insulating film IL9 is formed above the tunnel magnetoresistive element TMRE. Next, as shown in FIG. 35, the interlayer insulating film IL8 is selectively removed by etching for bit line formation.
  • a bit line is formed by embedding a copper wiring CP5 in a region where the interlayer insulating film IL9 including the via hole BH2 is removed by etching.
  • the copper wiring CP5 is electrically connected to the tunnel magnetoresistive element TMRE (upper electrode UE1) through the via hole BH.
  • TMRE tunnel magnetoresistive element
  • the electrical fuse EF1 can be formed in the peripheral region using the same material as the tunnel magnetoresistive film TMR1 in the process of forming the memory cell MC of the MRAM. Further, an interlayer insulating film IL7 made of a SiOC film, which is a low-k member, is laminated below the electric fuse EF1, and an interlayer insulating film IL9 made of SiO 2 is laminated above the electric fuse EF1. As in the case of the first embodiment, the oxygen (O) decomposed and released from the interlayer insulating film IL7 in contact with the electric fuse EF1 and the electric fuse material are chemically treated as the electric fuse is heated by the application of current. By combining them, it is possible to realize high resistance of the electric fuse.
  • a plurality of electric fuses made of a conductive material, and a first electrode connected to one end of the electric fuse
  • a semiconductor wafer in which a plurality of chip regions CPR in which a plurality of circuits having a second electrode connected to the other end of the electric fuse and an oxide insulating layer disposed so as to contact the electric fuse are formed are formed.
  • this circuit is a memory circuit having a plurality of memory cells, an analog circuit that performs analog-to-digital conversion, digital-to-analog conversion, power supply, reference voltage generation, etc., process and test
  • the circuit used as a history tag for recording data such as results applies (first inspection step)
  • first inspection step based on the result of the first inspection, current is supplied to at least one electric fuse.
  • the electric fuse is brought to a high temperature state, oxygen is released from the heated oxide insulating layer, and oxygen is combined with the electric fuse to form a region having a higher resistance than before being oxidized.
  • the first electrode and the second electrode are electrically insulated (first trimming step).
  • the semiconductor wafer SW is divided into individual chip regions CPR along the dicing line DL to form semiconductor chips SC (dicing step). Thereafter, the semiconductor chip SC is sealed with mold resin (packaging process).
  • the second inspection of the first circuit is performed on the semiconductor chip packaged by mold resin sealing (second inspection step). Based on the result of the second inspection, by applying a current to at least one electric fuse, the electric fuse is brought into a high temperature state, oxygen is released from the heated oxide insulating layer, and oxygen is combined with the electric fuse.
  • the first electrode and the second electrode are electrically insulated from each other by forming a region having a higher resistance than before oxidation (second trimming step). In the first trimming and second trimming steps in the series of steps, when the first circuit is a memory circuit having a memory array (column array, row array), a memory array having defective memory cells is electrically insulated.
  • the first circuit is an analog circuit
  • the power supply voltage of the analog circuit is adjusted by electrical insulation.
  • the first circuit is a circuit used as a history tag
  • the process is such that data such as a process or a test result is written in a circuit used as a history tag by electrical insulation.
  • a plurality of first circuits are provided in each chip region CPR.
  • the mold resin sealing is performed without damaging the peripheral members in the region where the electric fuse is provided.
  • the semiconductor device can be relieved not only before stopping but also after sealing with the mold resin.

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Abstract

　この電気ヒューズ（ＥＦ１）は、バリアメタル等の主配線（ＭＬ１）と、この主配線（ＭＬ１）の両端部に、パット（ＰＴ１，ＰＴ２）とが設けられている。主配線（ＭＬ１）の下面側には、下部絶縁層が設けられている。主配線（ＭＬ１）の上面側には、ライナー膜、ＳｉＯ２等の上部絶縁層が設けられている。電流の印加による電気ヒューズの加熱に伴って、電気ヒューズに接する絶縁膜部材から分解放出される酸素（Ｏ）と電気ヒューズ材料とを化学結合させることで、電気ヒューズの高抵抗化が可能となる。電流印加によって高抵抗化する電気ヒューズに対し、電気ヒューズ周辺にダメージを与えることなく、しかも、短時間かつ確実に電気ヒューズを高抵抗にすることができる電気ヒューズ構造を備える、半導体装置および半導体装置の製造方法を提供する。

Description

半導体装置および半導体装置の製造方法
　本発明は、電流を供給することによって抵抗値を増加させることが可能な電気ヒューズを有する半導体装置およびその製造方法に関するものである。
　従来から、電流を供給することによって抵抗値を増加させることが可能な電気ヒューズが、半導体装置に用いられている。半導体装置は、安定的な量産が行われるようになった頃には価格の下落が激しく、利益を得るには早期に立ち上げ、かつ、高歩留まりの達成が必須である。このため、早期の歩留まり向上を図ることを目的に、半導体装置に冗長回路を設けて、高歩留まりの達成を実現させている。
　電気ヒューズを用いた場合には、モールド樹脂封止前だけでなく、モールド樹脂封止後に半導体装置の救済が可能であるが、電気ヒューズの抵抗化を物理的に行なうことから、電気ヒューズが設けられる領域の周辺部材へのダメージなどの問題があった。今後益々、周辺部材の低誘電率（以下、Ｌｏｗ－ｋと呼ぶ）膜の強度が低下することを考慮すると、少しでもダメージを抑制した高抵抗化が可能となる電気ヒューズが要望される。
　このことから、半導体装置においては、周辺部材にダメージを極力与えることなく、しかも、主配線部材が銅のみならずアルミにも対応でき、電気的に高抵抗化を可能とするヒューズ開発に着手することが重要である。なお、半導体装置の救済だけでなく、電気ヒューズはアナログデバイスなどの電圧調整、プロセスやテスト結果などの履歴用タグ等としても使用できる可能性を持っている。
　なお、本明細書においては、このヒューズは電気ヒューズと呼ばれる。また、電気ヒューズは、半導体装置の絶縁層中に設けられている。本明細書においては、絶縁層と電気ヒューズとを有する構造体は電気ヒューズ構造体と呼ばれる。また、本明細書においては、電気ヒューズの抵抗値の増加は、電気ヒューズに流れる電流の値が小さくなること、すなわち、電気ヒューズが以前に比較して高い抵抗値を有する状態になることを含む。
　また、本明細書においては、電気ヒューズの抵抗値の増加は、電気ヒューズの両端に接続された２つの素子の間の電流の流れが完全に停止すること、すなわち、電気ヒューズの切断もしくは溶断、または、電気ヒューズの抵抗値が無限大になることを含むものとする。また、本明細書において用いられる電気ヒューズは、電子回路の使用を不能にするヒューズのみならず、アナログデバイス等において用いられる電圧を調整するためのヒューズ、ならびに、プロセスおよびテスト結果等の履歴を残すためのタグとして使用されるヒューズをも含んでいる。
　下記非特許文献１には、半導体装置に採用される電気ヒューズ構造体の一例が開示されている。図３８から図５３を順次参照しながら、この電気ヒューズ構造体の構造およびその動作原理について、以下説明する。
　図３８に示すように、電気ヒューズＥＦ１０は、主配線ＭＬ１０と主配線ＭＬ１０の下面および両側面を覆うバリア膜ＢＬ１０とからなっている。電気ヒューズＥＦ１０は、絶縁層ＩＬ１０に形成されたトレンチＴＨ１０内において半導体基板の主表面と平行に延びている。また、電気ヒューズＥＦ１０および絶縁層ＩＬ１０は絶縁層ＩＬ２０によって覆われている。絶縁層ＩＬ２０上には、絶縁層ＩＬ３０が形成されている。
　主配線ＭＬ１０は、金属層または金属化合物層からなっており、絶縁層ＩＬ１０、絶縁層ＩＬ２０、および絶縁層ＩＬ３０の融点よりも低い融点を有する。また、バリア膜ＢＬ１０は、金属層、金属化合物層、またはそれらの層が複数重ねられた構造からなっている。また、バリア膜ＢＬ１０の融点は、主配線ＭＬ１０の融点よりも高く、かつ、絶縁層ＩＬ１０および絶縁層ＩＬ２０の融点よりも低い。さらに、主配線ＭＬ１０の線膨張係数は、バリア膜ＢＬ１０の線膨張係数よりも大きい。バリア膜ＢＬ１０の線膨張係数は、絶縁層ＩＬ１０、絶縁層ＩＬ２０および絶縁層ＩＬ３０のそれぞれの線膨張係数と同等であるかまたはそれよりも大きい。
　上記融点条件に基づき、具体的には、主配線ＭＬ１０には銅膜が採用され、バリア膜ＢＬ１０にはタンタル膜が採用され、絶縁層ＩＬ１０および絶縁層ＩＬ３０には、３以下の誘電率を有するＬｏｗ－ｋ部材であるＳｉＯＣ膜が採用され、絶縁層ＩＬ２０には、ＳｉＣＮ膜が採用されている。
　次に、上記構造の電気ヒューズの抵抗値が増加するときに生じる作用、特に、電気ヒューズが切断されるときに生じる作用を説明する。まず、主配線ＭＬ１０を構成する銅膜が液化したときの体積膨張率を説明する。室温での密度（ｇ／ｃｍ３）は、８．９３であるのに対して、液体時（１２００°Ｃ）の密度は７．８（ｇ／ｃｍ３）であることから、液化した後の銅膜の密度は、液化する前の銅膜の密度に比較して小さいことが分かる。このことから、液化した後の銅膜の体積は液化する前の金属の体積よりも増加していることが分かる。液化に起因する銅膜の体積膨張率に関しては、１４％（８．９３／７．８＝１．１４）である。一例として、アルミニウムの場合が８％（２．６９／２．５＝１．０８）、鉄の場合には、１１％（７．８６／７．１＝１．１１）である。
　以上のことを考慮して、図３８および図３９を用いて、電気ヒューズＥＦ１０の抵抗値が増加するときに生じる作用、特に、電気ヒューズＥＦ１０が切断されるときに生じる作用を説明する。
　図３８に示す電気ヒューズＥＦ１０においては、紙面に対して垂直な方向に沿って、すなわち、主配線ＭＬ１０が延びる方向に沿って電流が流れる。それにより、主配線ＭＬ１０にはジュール熱が生じる。そのため、主配線ＭＬ１０の温度が上昇し始める。その結果、線膨張係数の相違に起因して主配線ＭＬ１０、バリア膜ＢＬ１０、および絶縁層ＩＬ１０，ＩＬ２０，ＩＬ３０のそれぞれに熱応力が発生する。
　この電気ヒューズ構造体においては、絶縁層ＩＬ２０の線膨張係数は、主配線ＭＬ１０の線膨張係数よりもかなり低い。そのため、絶縁層ＩＬ２０の膨張の度合いは主配線ＭＬ１０の膨張の度合いよりも小さい。絶縁層ＩＬ２０は主配線ＭＬ１０に接触している。したがって、主配線ＭＬ１０は膨張しようとしても、絶縁層ＩＬ２０がその膨張を抑制する。その結果、主配線ＭＬ１０の上部には引張力が生じ、絶縁層ＩＬ２０の下部には圧縮力が生じる。したがって、図３８に示した丸印部分Ｚに応力集中が発生する。
　主配線ＭＬ１０の温度がさらに上昇すると、主配線ＭＬ１０を構成する金属が固体から液体に変化する。すなわち、金属の相変化が生じる。これにより、主配線ＭＬ１０の体積がさらに増加する。このとき、主配線ＭＬ１０の膨張はバリア膜ＢＬ１０によって制限される。そのため、図３９において白抜き矢印で示されるように、主配線ＭＬ１０は、上方にのみ膨張する。これにより、絶縁層ＩＬ２０が上方に押し上げられる。
　したがって、主配線ＭＬ１０が液化する前に主配線ＭＬ１０の上部の両端の位置に応力集中が発生していたこと、および、絶縁層ＩＬ２０が上方に押し上げられることの相乗効果によって、この応力集中が発生している部分を始点として絶縁層ＩＬ２０および絶縁層ＩＬ３０にクラックＣＲ１０が生じる。図４０は、主配線ＭＬ１０（ヒューズ）に生じる応力解析結果を模式的に示す一例である。主配線ＭＬ１０の上部の両端位置に応力集中が発生していることが確認できる。
　クラックＣＲ１０が発生したことによって、絶縁層ＩＬ２０に空隙が生じる。この空隙の幅は、非常に小さい。また、主配線ＭＬ１０が液化している。そのため、クラックＣＲ１０内に毛細管現象によって液化した主配線ＭＬ１０が吸い込まれる。その結果、クラックＣＲ１０が発生している位置とは異なる位置で主配線ＭＬ１０に不連続部分が形成される。
　図４１～図５０には、前述の一連の電気ヒューズＥＦ１０の切断経過が、時系列的に示されている。図番号が大きい図に示される状態は、図番号が小さい図に示される状態よりも後に現れる。図４１、図４３、図４５、図４７、および図４９のそれぞれは、上面図であり、図４２、図４４、図４６、図４８、および図５０のそれぞれは断面図である。
　図４９の平面図、および図５０の断面図に示すように、所定量の液化した主配線ＭＬ１０が毛細管現象によってクラックＣＲ１０内に吸い込まれたときに、主配線ＭＬ１０およびバリア膜ＢＬ１０が切断される。なお、バリア膜ＢＬ１０は主配線ＭＬ１０が吸い込まれるときに生じる力によって切断される。図５１の平面図、および図５２の断面図に、実際の切断部ＣＴ１０を有する電気ヒューズＥＦ１０が示されている。
　上述したように、図３８に示す電気ヒューズＥＦ１０の構造においては、主配線ＭＬ１０の上部の両端位置に応力を集中させてクラックＣＲ１０を発生させ、このクラックＣＲ１０に液化した主配線ＭＬ１０を押し込む。これにより、電気ヒューズＥＦ１０そのものに空隙を生じさせ、この空隙によって電気ヒューズＥＦ１０の高抵抗化がなされる。しかし、この高抵抗化手法を用いた場合、クラックＣＲ１０には液化した主配線ＭＬ１０が充填されてしまうことから、図５３に示すように、隣接する電気ヒューズＥＦ１０のクラックＣＲ１０との短絡（図中Ａで示す箇所）や、上方に位置する電気ヒューズＥＦ１０との短絡（図中Ｂで示す箇所）を発生させるおそれがあり、電気ヒューズ周辺にダメージを与えるおそれがある。
T.　Ueda　et.Al.,　"A　Novel　Cu　Electrical　Fuse　Structure　and　Blowing　Scheme　utilizing　Crack-assisted　Mode　for　90-45nm-node　and　beyond,　VLSI　symp.2006,pp.174-175.
　本発明が解決しようとする課題は、上述した電気ヒューズ構造において、電気ヒューズを切断した場合に、電気ヒューズ周辺にダメージを与える点にある。したがって、本発明は、上述の問題に鑑みなされたものであり、その目的は、電流印加によって高抵抗化する電気ヒューズに対し、電気ヒューズ周辺にダメージを与えることなく、しかも、短時間かつ確実に電気ヒューズを高抵抗にすることができる電気ヒューズ構造を備える、半導体装置および半導体装置の製造方法に関する発明を提供することにある。
　本発明の一実施の形態によれば、導電材料で構成された電気ヒューズと、この電気ヒューズに接するように配設される酸化絶縁層と、を備え、電気ヒューズは、少なくともその一部に、酸化絶縁層から酸素を取り入れることにより、酸化される前よりも高抵抗化された領域を有している。
　この実施の形態によれば、物理的に電気ヒューズを高抵抗化するのではなく、電気ヒューズの加熱に伴って絶縁膜部材である酸化絶縁層から分解放出される酸素（Ｏ）と、バリアメタル等の電気ヒューズ材料とを化学結合させることで、電気ヒューズを高抵抗化する。これにより、電気ヒューズの周囲部材をほとんど変形させることがなく、しかも、他の領域に損傷を与えることもない。その結果、電気ヒューズの上下層に他の電気ヒューズの配線を配置すること、および、電気ヒューズの配置間隔を縮小することもできる。
　また、酸素放出が可能な絶縁膜部材とバリアメタルとで構成されるものであれば、配線の主部材が銅、アルミニウムであっても電気ヒューズが構成できることから、半導体装置に対しての適用範囲を拡げることが可能となる。
この発明に基づいた実施の形態１の電気ヒューズが設けられた電子回路の構成を説明するための図である。 この発明に基づいた実施の形態１の電気ヒューズの全体構成を示す斜視図である。 図２中のＩＩＩ－ＩＩＩ線矢視断面図である。 図２中のＩＶ－ＩＶ線矢視断面図である。 ＳｉＯＣ膜における酸素放出温度と時間との関係を示す図である。 （Ａ）は背景技術における電気ヒューズの高抵抗化された状態を示す斜視図であり、（Ｂ）は、この発明に基づいた実施の形態１の電気ヒューズの高抵抗化された状態を示す斜視図である。 各材質の融点温度と沸点温度を示す図である。 （Ａ）～（Ｅ）は、シミュレーションより求めた電気ヒューズへの電流の印加時間と周辺温度上昇との関係を示す図である。 バリアメタル（本実施の形態）と銅（背景技術）との比較における印加電流と温度上昇との関係を示す図である。 この発明に基づいた実施の形態２の電気ヒューズの構造を示す断面図である。 この発明に基づいた実施の形態２の他の電気ヒューズの構造を示す断面図である。 この発明に基づいた実施の形態２の他の電気ヒューズの構造を示す断面図である。 この発明に基づいた実施の形態３の磁気抵抗ランダムアクセスメモリのメモリセル部および電気ヒューズの平面構造を示す平面図である。 （Ａ）は、図１３中のＡ－Ａ断面、（Ｂ）は、図１３中のＢ－Ｂ断面を示す断面図である。 この発明に基づいた実施の形態３の磁気抵抗ランダムアクセスメモリの全層における断面構造を示す断面図であり、（Ａ）は図１３中のＡ－Ａ断面、（Ｂ）は図１３中のＢ－Ｂ断面に相当する図である。 この発明に基づいた実施の形態３の磁気抵抗ランダムアクセスメモリの第１製造工程を示す断面図である。 この発明に基づいた実施の形態３の磁気抵抗ランダムアクセスメモリの第２製造工程を示す断面図である。 この発明に基づいた実施の形態３の磁気抵抗ランダムアクセスメモリの第３製造工程を示す断面図である。 この発明に基づいた実施の形態３の磁気抵抗ランダムアクセスメモリの第４製造工程を示す断面図である。 この発明に基づいた実施の形態３の磁気抵抗ランダムアクセスメモリの第５製造工程を示す断面図である。 この発明に基づいた実施の形態３の磁気抵抗ランダムアクセスメモリの第６製造工程を示す断面図である。 この発明に基づいた実施の形態３の磁気抵抗ランダムアクセスメモリの第７製造工程を示す断面図である。 この発明に基づいた実施の形態３の磁気抵抗ランダムアクセスメモリの第８製造工程を示す断面図である。 この発明に基づいた実施の形態３の磁気抵抗ランダムアクセスメモリの第９製造工程を示す断面図である。 この発明に基づいた実施の形態３の磁気抵抗ランダムアクセスメモリの第１０製造工程を示す断面図である。 この発明に基づいた実施の形態３の磁気抵抗ランダムアクセスメモリの第１１製造工程を示す断面図である。 この発明に基づいた実施の形態３の磁気抵抗ランダムアクセスメモリの第１２製造工程を示す断面図である。 この発明に基づいた実施の形態３の磁気抵抗ランダムアクセスメモリの第１３製造工程を示す断面図である。 この発明に基づいた実施の形態３の磁気抵抗ランダムアクセスメモリの第１４製造工程を示す断面図である。 この発明に基づいた実施の形態３の磁気抵抗ランダムアクセスメモリの第１５製造工程を示す断面図である。 この発明に基づいた実施の形態３の磁気抵抗ランダムアクセスメモリの第１６製造工程を示す断面図である。 この発明に基づいた実施の形態３の磁気抵抗ランダムアクセスメモリの第１７製造工程を示す断面図である。 この発明に基づいた実施の形態３の磁気抵抗ランダムアクセスメモリの第１８製造工程を示す断面図である。 この発明に基づいた実施の形態３の磁気抵抗ランダムアクセスメモリの第１９製造工程を示す断面図である。 この発明に基づいた実施の形態３の磁気抵抗ランダムアクセスメモリの第２０製造工程を示す断面図である。 この発明に基づいた実施の形態３の磁気抵抗ランダムアクセスメモリの第２１製造工程を示す断面図である。 この発明に基づいた実施の形態４の電気ヒューズを有する回路が含まれた半導体ウエハの構造を示す斜視図である。 電気ヒューズに電流が流れたときに電気ヒューズに作用する力の向きを説明するための図である。 電気ヒューズが膨張した状態を説明するための図である。 主配線（ヒューズ）に生じる応力解析結果を模式的に示す図である。 電気ヒューズ構造体が切断されるときの第１状態を示す上面図である。 図４１中のＸＬＩＩ－ＸＬＩＩ線矢視断面図である。 電気ヒューズ構造体が切断されるときの第２状態を示す上面図である。 図４３中のＸＬＩＶ－ＸＬＩＶ線矢視断面図である。 電気ヒューズ構造体が切断されるときの第３状態を示す上面図である。 図４５中のＸＬＶＩ－ＸＬＶＩ線矢視断面図である。 電気ヒューズ構造体が切断されるときの第４状態を示す上面図である。 図４７中のＸＬＶＩＩＩ－ＸＬＶＩＩＩ線矢視断面図である。 電気ヒューズ構造体が切断されるときの第５状態を示す上面図である。 図４９中のＬ－Ｌ線矢視断面図である。 電気ヒューズ構造体の絶縁層に形成されたクラックに電気ヒューズが吸い込まれた状態を示す写真（上面）である。 電気ヒューズ構造体の絶縁層に形成されたクラックに電気ヒューズが吸い込まれた状態を示す写真（断面）である。 隣接する電気ヒューズのクラックとの短絡や、上方に位置する電気ヒューズとの短絡を示す断面図である。
符号の説明
　ＡＧ　エアギャップ、ＢＨ　ビアホール、ＣＨ１，ＣＨ３　微細孔、ＣＨ２，ＣＨ４　配線孔、ＣＰ１　コンタクトプラグ、ＣＰ２，ＣＰ３，ＣＰ４，ＣＰ５　銅配線、ＣＰ４１　リード線、ＣＰ４２　デジット線、ＣＲ　チャネル領域、ＣＳ　コバルトシリサイド領域、ＤＣ１　判定回路、ＤＥ１　下部電極、ＤＩＬ１　下部絶縁層、ＥＦ１，ＥＦ２　電気ヒューズ、ＥＦ１ａ，ＥＦ１ｂ　端子、ＧＥ　ゲート電極、ＧＩ　ゲート絶縁膜、ＬＦ１　ライナー膜、ＩＬ１，ＩＬ２，ＩＬ３，ＩＬ４，ＩＬ５，ＩＬ６，ＩＬ７，ＩＬ８，ＩＬ９　層間絶縁膜、ＩＲ　素子分離領域、ＩＶＣ１　インバータ回路、ＭＬ１，ＭＬ２　主配線、ＮＦ１，ＮＦ２，ＮＦ３　窒化膜、ＮＦ４　層間絶縁膜、ＰＢ１　パッシベーション膜、ＰＴ１，ＰＴ２　パット、Ｑ１　ＭＯＳトランジスタ、ＲＴ１，ＲＴ２　抵抗器、Ｓ　半導体基板、ＳＤＲ　ソース・ドレイン領域、ＳＷ　サイドウォール、ＴＨ１　トレンチ、ＴＭＲ１　トンネル磁気抵抗膜、ＴＭＲＥ　トンネル磁気抵抗素子、ＴＲ１　トランジスタ、ＵＥ１　上部電極、ＵＩＬ１，ＵＩＬ２　上部絶縁層、ＶＤＤ　電源電極、ＶＳＳ　接地電極、ＷＬ　ウエル領域。
　以下、図面を参照しながら、本発明に基づいた実施の形態の半導体装置およびその製造方法を説明する。
　（実施の形態１）
　まず、本実施の形態の電気ヒューズ構造体を具体的に説明する。まず、図１を参照して、本実施の形態の電気ヒューズＥＦ１が設けられた電子回路の構成について説明する。なお、図１は、本実施の電気ヒューズＥＦ１が設けられた電子回路の構成を示す回路図である。
　本実施の形態の電気ヒューズＥＦ１は、半導体装置内に設けられ、電源電極ＶＤＤと接地電極ＶＳＳとの間に接続されている。なお、電気ヒューズＥＦ１の端子ＥＦ１ａと電源電極ＶＤＤとの間には抵抗器ＲＴ１が設けられており、電気ヒューズＥＦ１の端子ＥＦ１ｂと接地電極ＶＳＳとの間には抵抗器ＲＴ２が設けられている。
　抵抗器ＲＴ２と端子ＥＦ１ｂとの間の配線には、トランジスタＴＲ１のソース電極および判定回路ＤＣ１が接続されている。判定回路ＤＣ１は、電気ヒューズＥＦ１の抵抗値が所定値以上になっているか否かを検出し得るものである。トランジスタＴＲ１のゲート電極には、インバータ回路ＩＶＣ１が接続されている。インバータ回路ＩＶＣ１からトランジスタＴＲ１へ与えられる電気信号によって、電流が電源電極ＶＤＤから電気ヒューズＥＦ１０を通じて接地電極ＶＳＳへ流れる。
　したがって、本実施の形態の電気ヒューズＥＦ１の抵抗値の増加方法においては、外部からトランジスタＴＲ１へ与えられる電気信号によって、電気ヒューズＥＦ１の抵抗値を増加させるか否かを制御することができる。また、電気ヒューズＥＦ１の抵抗値が所望の値を超えているか否かは、判定回路ＤＣ１によって判定される。
　図２から図５を参照して、本実施の形態の電気ヒューズＥＦ１の具体的構造について説明する。図２は、本実施の形態の電気ヒューズＥＦ１の具体的構造を示す斜視図であり、図３は図２中ＩＩＩ－ＩＩＩ線矢視断面図であり、図４は、図２中ＩＶ－ＩＶ線矢視断面図であり、図５は、Ｌｏｗ－ｋ部材の酸素放出温度を示す図である。
　図２から図４を参照して、本実施の形態の電気ヒューズＥＦ１自体は、通常の電気ヒューズと同じ構造を有し、主配線ＭＬ１と、この主配線ＭＬ１の両端部に、パットＰＴ１，ＰＴ２が設けられている。主配線ＭＬ１の下面側には、下部絶縁層ＤＩＬ１が設けられている。主配線ＭＬ１の上面側には、ライナー膜ＬＦ１が設けられている。主配線ＭＬ１およびライナー膜ＬＦ１を覆うように、主配線ＭＬ１の上方には、上部絶縁層ＵＩＬ１が設けられている。なお、ライナー膜ＬＦ１は、電子回路の製造プロセスに基づき、主配線ＭＬ１の上に設けられる場合と、設けられない場合とがある。
　本実施の形態の電気ヒューズＥＦ１の材料には、銅配線などでバリアメタルとして良く用いられるタンタルが採用されている。なお、主配線ＭＬ１の材料は、タンタルと同様に、酸素と反応し絶縁物となる、チタン、タングステン等の金属材料、あるいは，上記金属材料であるタンタル、チタン、タングステン等が主たる材料となる窒化物（その割合は，金属割合に対して窒素３０％以下）などであってもかまわない。下部絶縁層ＤＩＬ１には、３以下の誘電率を有するＬｏｗ－ｋ部材であるＳｉＯＣ膜が採用されている。ライナー膜ＬＦ１の材料には、ＬＴ－ＳｉＮが採用され、上部絶縁層ＵＩＬ１の材料には、ＳｉＯ２が採用されている。
　ここで、Ｌｏｗ－ｋ部材であるＳｉＯＣ膜からの酸素の離脱について、図５を参照して説明する。ＳｉＯＣ膜のＬｏｗ－ｋ部材は、比較的低温（＜５００℃）ではＨ２、Ｈ２Ｏ、ＣＯ２などが脱離する。また、約５００°Ｃ以上では、Ｓｉ－ＣＨ３結合が分解することにより、ＣＨ３など炭化水素の脱離が見られる。約８００°Ｃ以上では、Ｓｉ－Ｏ結合が分解することによりＳｉ、Ｏの脱離が起こる。なお、Ｌｏｗ－ｋ部材を採用した理由は、１０００°Ｃ以下で酸素を十分に脱離するからである。したがって、同等の機能を有する材用であれば、Ｌｏｗ－ｋ部材に限定されるものではない。
　次に、Ｌｏｗ－ｋ部材を採用した下部絶縁層ＤＩＬ１から分解放出される酸素（Ｏ）と、タンタル材料を採用した主配線ＭＬ１との化学結合について説明する。主配線ＭＬ１に約６ｍＡの電流を印加した場合、主配線ＭＬ１の温度分布は、図４（Ａ）に示すように、主配線ＭＬ１の中央部分で最高温度に達する山形の温度分布となる。最高温度は、約８００°Ｃ～約１０００°Ｃとなる。
　主配線ＭＬ１の温度上昇にともない、主配線ＭＬ１の中央領域に接する下部絶縁層ＤＩＬ１（ＳｉＯＣ膜）は、図５に示すように、最高温度到達域まで急激に温度上昇し、数１００ｎｓの時間経過の間に８００°Ｃ以上となる。この温度以上では、上述したようにＳｉＯＣ膜から安定して酸素が脱離する。また、主配線ＭＬ１の中央領域も、約８００°Ｃ～約１０００°Ｃに達していることから、主配線ＭＬ１のタンタルと、ＳｉＯＣ膜から供給される酸素とが激しく反応し、主配線ＭＬ１の中央領域が酸化タンタルに変性する。
　ただし、主配線ＭＬ１（タンタル）の膜厚が厚いと酸化が表面だけ完結してしまい、主配線ＭＬ１（タンタル）の中心まで酸化されないおそれがある。したがって、主配線ＭＬ１（タンタル）の膜厚さは、主配線ＭＬ１の酸化が十分行なわれるように、約２ｎｍ～約１００ｎｍであることが好ましい。
　以上、本実施の形態における電気ヒューズＥＦ１の構造によれば、電流の印加による電気ヒューズＥＦ１の加熱に伴って、電気ヒューズＥＦ１に接する絶縁膜部材から分解放出される酸素（Ｏ）と電気ヒューズ材料とを化学結合させることで、電気ヒューズＥＦ１の高抵抗化が可能となる。これにより、図６（Ａ）に示すように、従来の物理的に高抵抗化される電気ヒューズＥＦ１０では、高抵抗化された部分に初期のヒューズ部材の組成は存在しない（Ｘ１で示す領域）。しかし、本実施の形態によって絶縁化され高抵抗となる電気ヒューズＥＦ１では，高抵抗化された部分は当初の電気ヒューズＥＦ１と同様の部材が残存しているという構造的特徴を有する（Ｘ２で示す領域）。
　また、バリアメタルと酸素放出が可能な絶縁膜部材で構成されるものであれば、配線の主部材が銅、アルミ等であっても電気ヒューズが構成できることから、半導体装置に対しての適用範囲を拡げることが可能となる。
　また、主配線ＭＬ１の材料として、タンタル、チタン、タングステン等の金属材料を用いる場合について説明した上述の非特許文献１においては、主配線を溶融させる必要から融点の低い銅が用いられていたが、本実施の形態では、主配線を溶融させる必要はなく、また、酸素と反応し絶縁物となれば良いことから、銅よりも融点の高いタンタル、チタン、タングステン等の金属材料を用いることができる（図７参照）。
　また、電気ヒューズＥＦ１の周囲部材をほとんど変形させることがなく、しかも、他の領域に損傷を与えることもない。その結果、電気ヒューズＥＦ１の上下層に他の電気ヒューズの配線を配置すること、および、電気ヒューズのＥＦ１の配置間隔を縮小させることもできる。
　図８（Ａ）～（Ｅ）に、シミュレーションより求めた、電気ヒューズとその周辺の温度分布との関係を示す。酸素を放出する温度８００°Ｃを目安に、その半分以下となる温度である約３００°Ｃまでに到達する温度領域の外縁から、電気ヒューズまでの距離を測定する。印加時間を１μｓ～５μｓの間において、５段階に変化させた場合、印加時間が最も長い５μｓの場合でも、約０．６μｍの距離までは、隣接する位置に他の電気ヒューズを配置することが可能であることが確認できる（図８（Ｅ）参照）。
　また、電気ヒューズの高抵抗化は、電気ヒューズの主配線が、バリアメタルとして採用される部材（たとえば、本実施の形態ではタンタル）のみで構成されることから、半導体装置の構成において、１０００°Ｃ以下で酸素を十分に脱離する材料を用いている場合には、半導体装置の配線の主材料となる銅、アルミといった材料に依存することがなくなり、従来では困難であった、アルミ配線デバイスへの適用が可能となる。
　なお、電気ヒューズの主配線に銅を用いた場合、図９に示すように、約３０ｍＡの電流を印加しても（印加時間：１μｓ）、電気ヒューズ最高温度は約１１００°Ｃ程度であったものが、バリアメタルといった、半導体装置の配線と比較すると非常に薄い部材を電気ヒューズとして採用した場合には、同様の温度まで到達させるのに６ｍＡと、印加電流を１／５まで低くすることができ、低消費電力対応の半導体装置にも十分対応することが可能となる。
　（実施の形態２）
　次に、図１０を参照して、本実施の形態の電気ヒューズ構造体を具体的に説明する。なお、図１０は、上記図２中のＩＩＩ－ＩＩＩ線矢視断面に相当する断面図である。上記実施の形態１において示した電気ヒューズ構造体は、電気ヒューズＥＦ１が、Ｌｏｗ－ｋ部材の下部絶縁層ＤＩＬ１およびＳｉＯ２部材の上部絶縁層ＵＩＬ１により完全に覆われた状態となっている。
　この構造の場合には、Ｌｏｗ－ｋ部材が高温の状態となって酸素の離脱を行なう場合に、開放された状態でないことから、酸素の離脱が効率的に行なわれない場合が考えられる。そこで、図１０に示す本実施の形態の電気ヒューズＥＦ２においては、主配線ＭＬ２の形状を、上向きに開口を有する凹部形状とし、この凹部形状部分の内部にＬｏｗ－ｋ部材からなる上部絶縁層ＵＩＬ２を堆積させることで、凹部形状部分の内部にエアギャップＡＧを設けるようにしている。
　具体的には、上部絶縁層ＵＩＬ１にトレンチＴＨ１を設け、このトレンチＴＨ１の側壁に沿って主配線ＭＬ２を形成することで、主配線ＭＬ２の形状を上向きに開口を有する凹部形状とし、この凹部形状部分の内部にＬｏｗ－ｋ部材からなる上部絶縁層ＵＩＬ２を堆積させている。
　このように、エアギャップＡＧを主配線ＭＬ２上に設けることで、Ｌｏｗ－ｋ部材が高温の状態となった場合にも、酸素の離脱を効率良く行なうことが可能となるため、主配線ＭＬ２のタンタルと、Ｌｏｗ－ｋ部材であるＳｉＯＣ膜から供給される酸素との反応が効率良く行なわれ、主配線ＭＬ２の中央領域の高抵抗化を効率良く進めることが可能となる。
　なお、図１０においては、エアギャップＡＧを形成する方法として、電気ヒューズＥＦ２の主配線ＭＬ２の形状を、上向きに開口を有する凹部形状とした場合について説明しているが、図１１および図１２に示すように、電気ヒューズの形状としては、実施の形態１に示す電気ヒューズＥＦ１と同じ形状の主配線ＭＬ１を採用し、この主配線ＭＬ１の近傍に、エアギャップＡＧを設ける構成の採用も可能である。
　図１１に示す構造は、実施の形態１に示す電気ヒューズＥＦ１と同じ形状の主配線ＭＬ１の上に、エアギャップＡＧが設けられている。具体的には、主配線ＭＬ１の上に位置する上部絶縁層ＵＩＬ１にトレンチＴＨ１を設け、このトレンチＴＨ１の内部にＬｏｗ－ｋ部材からなる上部絶縁層ＵＩＬ２を堆積させることにより、エアギャップＡＧを形成している。
　また、図１２に示す構造は、実施の形態１に示す電気ヒューズＥＦ１と同じ形状の主配線ＭＬ１の両側に、主配線ＭＬ１を挟むようにエアギャップＡＧが設けられている。具体的には、主配線ＭＬ１を覆う上部絶縁層ＵＩＬ１において、主配線ＭＬ１を挟む位置にトレンチＴＨ１を設け、このトレンチＴＨ１の内部にＬｏｗ－ｋ部材からなる上部絶縁層ＵＩＬ２を堆積させることにより、エアギャップＡＧを形成している。なお、この構成の場合、主配線ＭＬ１からエアギャップＡＧまでの距離（Ｌ）は、Ｌｏｗ－ｋ部材であるＳｉＯＣ膜から供給される酸素との反応を効率良く行なうためには、主配線ＭＬ１の最少ピッチの２倍以下の距離が好ましい。
　上記したように、主配線ＭＬ１，ＭＬ２の近傍にエアギャップＡＧを設けることで、より効率良くＬｏｗ－ｋ部材であるＳｉＯＣ膜から酸素が放出され、その酸素と主配線ＭＬ１の金属材料とが結合することで、電気ヒューズＥＦ１の高抵抗化を図ることが可能となる。また、予めエアギャップＡＧを設けておくことで、主配線ＭＬ１，ＭＬ２にクラックが発生した場合であっても、エアギャップＡＧによりクラックの進展が阻止させることができる。
　また、エアギャップＡＧを設けたことによって、電気ヒューズより発せられ周囲に伝達される熱を、エアギャップＡＧにより遮断できることから、さらに少ない電流でより効率良く電気ヒューズＥＦ１を加熱することが可能となる。
　（実施の形態３）
　次に、図１３から図３６を参照して、本実施の形態の電気ヒューズ構造体を採用した半導体装置であるＭＲＡＭ（磁気抵抗ランダムアクセスメモリ：Magneto　resistive　Random　Access　Memory）について説明する。なお、図１３は、ＭＲＡＭのメモリセル部および電気ヒューズＦＥ１の平面構造を示す平面図であり、図１４の（Ａ）は、図１３中のＡ－Ａ断面、図１４の（Ｂ）は、図１３中のＢ－Ｂ断面を示す図である。
　図１３に示すように、トンネル磁気抵抗膜ＴＭＲ１は平面視して縦長の形状を呈している。図１４に示すように、トンネル磁気抵抗膜ＴＭＲ１下に下部電極ＤＥ１が形成され、トンネル磁気抵抗膜ＴＭＲ１上に上部電極ＵＥ１が形成される。これら下部電極ＤＥ１、トンネル磁気抵抗膜ＴＭＲ１および上部電極ＵＥ１によりメモリセルＭＣが構成される。　
　なお、本明細書中において、説明の都合上、トンネル磁気抵抗膜ＴＭＲ１および上部電極ＵＥ１を併せてトンネル磁気抵抗素子ＴＭＲＥと表現する場合がある。なお、トンネル磁気抵抗膜ＴＭＲ１は、たとえば上から強磁性層、非磁性層および強磁性層の積層構造によりなる。強磁性層は、たとえばＮｉＦｅ、ＣｏＦｅＢ、ＣｏＦｅを含む磁性膜より形成され、非磁性層は、たとえばアルミナ膜や酸化マグネシウムより形成される。電気ヒューズＥＦ１の構造は、上記実施の形態１において示した構造と同じである。
　図１５は、本実施の形態のＭＲＡＭの全層における断面構造を示す断面図であり、図１５（Ａ）は図１３中のＡ－Ａ断面、図１５（Ｂ）は図１３中のＢ－Ｂ断面に相当する。以下、図１３～図１５を参照して本実施の形態のＭＲＡＭの構造を説明する。
　半導体基板Ｓの上層部に素子分離領域ＩＲが選択的に形成され、素子分離領域ＩＲ間のウエル領域ＷＬがトランジスタ形成領域として機能する。上記トランジスタ形成領域において、チャネル領域ＣＲを挟んで一対のソース・ドレイン領域ＳＤＲが形成され、チャネル領域ＣＲ上にゲート絶縁膜ＧＩ、ゲート電極ＧＥが積層され、ゲート電極ＧＥの側面に２層構造のサイドウォールＳＷが形成される。また、ソース・ドレイン領域ＳＤＲおよびゲート電極ＧＥ上にそれぞれコバルトシリサイド領域ＣＳが形成される。
　これらチャネル領域ＣＲ、ゲート絶縁膜ＧＩ、ゲート電極ＧＥ、サイドウォールＳＷおよびソース・ドレイン領域ＳＤＲにより、読み出し時選択用のＭＯＳトランジスタＱ１が構成される。
　ＭＯＳトランジスタＱ１を含む半導体基板Ｓ上全面を覆ってＳｉＯ２等の酸化膜からなる層間絶縁膜ＩＬ１が形成され、層間絶縁膜ＩＬ１を貫通してコンタクトプラグＣＰ１が形成され、一対のソース・ドレイン領域ＳＤＲの一方のコバルトシリサイド領域ＣＳと電気的に接続される。
　層間絶縁膜ＩＬ１上に窒化膜ＮＦ１、酸化膜からなる層間絶縁膜ＩＬ２が積層され、窒化膜ＮＦ１および層間絶縁膜ＩＬ２を貫通して銅配線ＣＰ２が選択的に形成され、一の銅配線ＣＰ２がコンタクトプラグＣＰ１と電気的に接続される。
　銅配線ＣＰ２を含む層間絶縁膜ＩＬ２上に、窒化膜ＮＦ２、酸化膜からなる層間絶縁膜ＩＬ３および層間絶縁膜ＩＬ４が積層され、窒化膜ＮＦ２および層間絶縁膜ＩＬ３を貫通して設けられた微細孔ＣＨ１、層間絶縁膜ＩＬ４を貫通して設けられた配線孔ＣＨ２が形成され、微細孔ＣＨ１および配線孔ＣＨ２に埋め込まれて銅配線ＣＰ３が形成される。銅配線ＣＰ３は銅配線ＣＰ２（コンタクトプラグＣＰ１と電気的に接続される上記一の銅配線ＣＰ２）と電気的に接続される。
　銅配線ＣＰ３を含む層間絶縁膜ＩＬ４上に、窒化膜ＮＦ３、酸化膜からなる層間絶縁膜ＩＬ５および層間絶縁膜ＩＬ６が積層され、窒化膜ＮＦ３および層間絶縁膜ＩＬ５を貫通して微細孔ＣＨ３が形成され、層間絶縁膜ＩＬ６を貫通して配線孔ＣＨ４が形成され、微細孔ＣＨ３および配線孔ＣＨ４に埋め込まれて銅配線ＣＰ４（リード線ＣＰ４１，デジット線ＣＰ４２）が形成される。リード線ＣＰ４１は銅配線ＣＰ３（コンタクトプラグＣＰ１上に位置する銅配線ＣＰ３）と電気的に接続される。
　銅配線ＣＰ４を含む層間絶縁膜ＩＬ６上に窒化膜からなる層間絶縁膜ＮＦ４およびＬｏｗ－ｋ部材であるＳｉＯＣ膜からなる層間絶縁膜ＩＬ７が積層され、平面視してリード線ＣＰ４１の形成領域の一部に該当する層間絶縁膜ＮＦ４およびＩＬ７にビアホールＢＨが設けられる。銅プラグＣＰ６がビアホールＢＨを埋め込むように設けられる。層間絶縁膜ＩＬ７および銅プラグＣＰ６上に下部電極ＤＥ１が選択的に形成されることにより、下部電極ＤＥ１はリード線ＣＰ４１と電気的に接続される。なお、下部電極ＤＥ１は、トンネル磁気抵抗膜ＴＭＲ１と結晶格子の格子間隔が近い、たとえばタンタルにより形成されるため、トンネル磁気抵抗膜ＴＭＲ１に生じる歪を低減することができる。また、下部電極ＤＥ１は、リード線ＣＰ４１とトンネル磁気抵抗膜ＴＭＲ１とを電気的に接続する引き出し配線（ＬＳ（Local　Strap））と呼ぶ場合もある。
　下部電極ＤＥ１上において、平面視してデジット線ＣＰ４２の形成領域の一部に該当する領域にトンネル磁気抵抗素子ＴＭＲＥ（トンネル磁気抵抗膜ＴＭＲ１，上部電極ＵＥ１）が選択的に形成される。上部電極ＵＥ１はタンタルにより３０～１００ｎｍの膜厚で形成され、製造工程時においてハードマスクとしても機能する。
　トンネル磁気抵抗素子ＴＭＲＥの全面および下部電極ＤＥ１の上面上にＬＴ（Lｏ　Temperature）－ＳｉＮより形成される層間絶縁膜ＩＬ８が形成される。さらに、全面を覆ってＳｉＯ２からなる層間絶縁膜ＩＬ９が形成される。
　層間絶縁膜ＩＬ９の上層部にビット線となる銅配線ＣＰ５が選択的に形成され、平面視してトンネル磁気抵抗素子ＴＭＲＥが形成される領域の一部において、層間絶縁膜ＩＬ８、および層間絶縁膜ＩＬ９を貫通してビアホールＢＨが形成され、このビアホールＢＨにも銅配線ＣＰ５が埋め込まれることにより、銅配線ＣＰ５と上部電極ＵＥ１とが電気的に接続される。そして、銅配線ＣＰ５を含む層間絶縁膜ＩＬ９上の全面にパッシベーション膜ＰＢ１が設けられる。
　一方、電気ヒューズＥＦ１が設けられる領域においては、Ｌｏｗ－ｋ部材であるＳｉＯＣ膜からなる層間絶縁膜ＩＬ７の上に、下部電極ＤＥ１と同一材料（タンタル）よりなる電気ヒューズＥＦ１が設けられ、この電気ヒューズＥＦ１の上に、層間絶縁膜ＩＬ８が設けられる。電気ヒューズＥＦ１および層間絶縁膜ＩＬ８は、ＳｉＯ２からなる層間絶縁膜ＩＬ９により覆われる。層間絶縁膜ＩＬ９の上には、銅配線ＣＰ５およびパッシベーション膜ＰＢ１が設けられる。
　（製造方法）
　次に、図１６～図３６を参照して、上記ＭＲＡＭの製造方法を説明する。これらの図において、（Ａ）は図１３中のＡ－Ａ断面、（Ｂ）は図１３中のＢ－Ｂ断面に相当する。以下、これらの図を参照して、本実施の形態のＭＲＡＭの製造方法を説明する。
　まず、図１６に示すように、半導体基板Ｓの上層部に選択的に素子分離領域ＩＲを形成する。素子分離領域ＩＲ，ＩＲ間の半導体基板Ｓの上層部がトランジスタ等が形成される活性領域となる。次に、第１の導電型の不純物を導入することにより、半導体基板Ｓの上層部にウエル領域ＷＬを形成する。
　次に、図１７を参照して、ウエル領域ＷＬ上にゲート絶縁膜ＧＩを形成し、ゲート絶縁膜ＧＩ上に選択的にゲート電極ＧＥを形成する。ゲート電極ＧＥ下のウエル領域ＷＬの表面がチャネル領域ＣＲとして規定される。
　その後、図１８を参照して、ゲート電極ＧＥに対して自己整合的に第２の導電型（第１の導電型と反対の導電型）の不純物を注入、拡散し、ゲート電極ＧＥの側面に２層構造のサイドウォールＳＷを形成した後、ゲート電極ＧＥおよびサイドウォールＳＷに対して自己整合的に第２の導電型の不純物を注入，拡散することによりチャネル領域ＣＲ近傍にエクステンション領域を有する一対のソース・ドレイン領域ＳＤＲ，ＳＤＲを形成する。その結果、チャネル領域ＣＲ、ゲート絶縁膜ＧＩ、ゲート電極ＧＥ、ソース・ドレイン領域ＳＤＲよりなるＭＯＳトランジスタＱ１が形成される。
　次に、図１９を参照して、ソース・ドレイン領域ＳＤＲ，ＳＤＲおよびゲート電極ＧＥの表面上にそれぞれコバルトシリサイド領域ＣＳを形成する。続いて、図２０を参照して、全面に層間絶縁膜ＩＬ１を形成し、層間絶縁膜ＩＬ１を貫通してコンタクトプラグＣＰ１を選択的に形成する。このコンタクトプラグＣＰ１は一対のソース・ドレイン領域ＳＤＲ，ＳＤＲのうちの一方のコバルトシリサイド領域ＣＳと電気的に接続される。
　次に、図２１を参照して、全面に窒化膜ＮＦ１および（酸化膜である）層間絶縁膜ＩＬ２を積層し、窒化膜ＮＦ１および層間絶縁膜ＩＬ２を貫通して銅配線ＣＰ２を選択的に形成する。その結果、銅配線ＣＰ２の一部がコンタクトプラグＣＰ１と電気的に接続される。このようにして、第１層メタル配線である銅配線ＣＰ２が形成される。
　次に、図２２を参照して、全面に窒化膜ＮＦ２、（酸化膜である）層間絶縁膜ＩＬ３および層間絶縁膜ＩＬ４が積層される。次に、窒化膜ＮＦ２および層間絶縁膜ＩＬ３を貫通して微細孔ＣＨ１が選択的に形成される。次に、微細孔ＣＨ１を含む領域上における層間絶縁膜ＩＬ４を貫通して配線孔ＣＨ２が選択的に形成される。その後、微細孔ＣＨ１および配線孔ＣＨ２を埋め込んで銅配線ＣＰ３が形成される。銅配線ＣＰ３は銅配線ＣＰ２（コンタクトプラグＣＰ１と電気的に接続される銅配線ＣＰ２）と電気的に接続される。このようにして、ダマシン技術を用いて第２層メタル配線である銅配線ＣＰ３が形成される。
　次に、図２３を参照して、全面に、窒化膜ＮＦ３、（酸化膜からなる）層間絶縁膜ＩＬ５およびＩＬ６が形成される。次に、窒化膜ＮＦ３および層間絶縁膜ＩＬ５を貫通して微細孔ＣＨ３が選択的に形成される。次に、微細孔ＣＨ３を含む領域上における層間絶縁膜ＩＬ６を貫通して配線孔ＣＨ４が選択的に形成される。その後、微細孔ＣＨ３および配線孔ＣＨ４を埋め込んで銅配線２５（リード線ＣＰ４１，デジット線ＣＰ４２）が形成される。そして、リード線ＣＰ４１が銅配線ＣＰ３と電気的に接続される。このようにして、ダマシン技術を用いて第３層メタル配線である銅配線ＣＰ４が形成される。
　次に、図２４を参照して、全面に層間絶縁膜ＮＦ４，ＩＬ７を形成し、メモリセル部におけるリード線ＣＰ４１の領域上の一部を貫通してビアホールＢＨ１を選択的に形成する。次に、図２５に示すように、ダマシン技術を用いてビアホールＢＨ１を埋めて銅プラグＣＰ６を形成する。
　次に、図２６に示すように、メモリセルＭＣの形成領域および電気ヒューズの形成領域に、下部電極ＤＥ１及び電気ヒューズＥＦ１（図２６においては電気ヒューズとなるべき部分もＤＥ１と表示されている）となるべき層を形成する。次に、トンネル磁気抵抗膜ＴＭＲ１および上部電極ＵＥ１となるべき層をメモリセルＭＣの形成領域に積層する。また、電気ヒューズの形成領域には、下部電極ＤＥ１となるべき層を選択的に積層する。この際、下部電極ＤＥ１は銅プラグＣＰ６を介してリード線ＣＰ４１と電気的に接続される。このように下部電極ＤＥ１および電気ヒューズＥＦ１となるべき層を同時に形成してプロセスコストを削減している。
　上部電極ＵＥ１の膜厚を比較的薄い３０～１００ｎｍの膜厚で形成することにより、上部電極ＵＥ１の形成時にトンネル磁気抵抗膜ＴＭＲ１にかかるストレスの軽減が図れ、トンネル磁気抵抗膜ＴＭＲ１の磁気特性を劣化させることはない。なお、下部電極ＤＥ１および上部電極ＵＥ１は前述したようにタンタルを構成材料としており、たとえば、スパッタ法により形成される。前述したように、下部電極ＤＥ１はビアホールＢＨ内には形成されないため、下部電極ＤＥ１を層間絶縁膜ＩＬ７および銅プラグ１０上に平坦性良く形成することができる。
　次に、図２７に示すように、上部電極ＵＥ１をパターニングした後、パターニングされた上部電極ＵＥ１をハードマスクとして、トンネル磁気抵抗膜ＴＭＲ１に対しエッチングして、トンネル磁気抵抗素子ＴＭＲＥを完成する。エッチングの際、上部電極ＵＥ１と同じタンタルにより構成される下部電極ＤＥ１がエッチングストッパとして機能する。このように、上部電極ＵＥ１をハードマスクとして用いることにより、別途ハードマスクを設ける工程が不要になる分、製造工程の簡略化を図ることができる。
　また、レジストマスクでエッチングを行った場合のように、トンネル磁気抵抗膜ＴＭＲ１の側壁に、素子特性を悪化させる有機物系のデポジション物が付着することもなく、トンネル磁気抵抗膜ＴＭＲ１のレジスト除去のためのアッシングや洗浄処理による磁性膜の劣化もない。
　次に、図２８に示すように、全面にＬＴ－ＳｉＮからなる層間絶縁膜ＩＬ８を形成し、図２９に示すように、メモリセルＭＣの形成領域を覆うようにパターニングされたレジストＲＥ１、および、電気ヒューズ形成領域を覆うようにパターニングされたレジストＲＥ２を形成する。次に、図３０に示すように、レジストＲＥ１，ＲＥ２をマスクとして下部電極ＤＥ１および層間絶縁膜ＩＬ８をエッチングすることにより、下部電極ＤＥ１および電気ヒューズＥＦ１をパターニングし、図３１に示すように、レジストＲＥ１，ＲＥ２を除去する。このようにレジストＲＥ１，ＲＥ２を同時にパターニングして下部電極ＤＥ１および層間絶縁膜ＩＬ８をエッチングすることにより、下部電極ＤＥ１および電気ヒューズＥＦ１をパターニングしているため、下部電極ＤＥ１および電気ヒューズＥＦ１を同時に形成することができ、プロセスコストを削減できる。
　次に、図３２に示すように、ＳｉＯ２からなる層間絶縁膜ＩＬ９を全面に形成する。この際、トンネル磁気抵抗膜ＴＭＲ１の側面領域は層間絶縁膜ＩＬ８によって覆われるため、層間絶縁膜ＩＬ９の形成時に酸化防止機能を十分に発揮することができる。したがって、層間絶縁膜ＩＬ９の形成時にトンネル磁気抵抗膜ＴＭＲ１が悪影響を受けることはない。また、電気ヒューズＥＦ１も層間絶縁膜ＩＬ９に覆われる。
　加えて、下部電極ＤＥ１の加工時において、層間絶縁膜ＩＬ８がトンネル磁気抵抗素子ＴＭＲＥの側面を全て覆っているため、メモリセルＭＣ、特にトンネル磁気抵抗膜ＴＭＲ１の側面を確実に保護することにより、エッチング・デポジション材による異物が付着してリーク電流が生じることを防ぐことができる。
　次に、図３３に示すように、層間絶縁膜ＩＬ９に対しＣＭＰ処理を施すことにより、層間絶縁膜ＩＬ９を平坦化する。その後、図３４に示すように、トンネル磁気抵抗素子ＴＭＲＥの上方において、層間絶縁膜ＩＬ９を貫通するビアホールＢＨ２を形成する。次に、図３５に示すように、ビット線形成用に層間絶縁膜ＩＬ８を選択的にエッチング除去する。
　次に、図３６に示すように、ビアホールＢＨ２を含む層間絶縁膜ＩＬ９をエッチング除去した領域に銅配線ＣＰ５を埋め込むことによりビット線を形成する。その結果、メモリ回路領域において、銅配線ＣＰ５はビアホールＢＨを介してトンネル磁気抵抗素子ＴＭＲＥ（上部電極ＵＥ１）と電気的に接続される。最後に、全面にパッシベーション膜ＰＢ１を形成することにより、図１５に示したＭＲＡＭおよび電気ヒューズが完成する。
　以上、本実施の形態における半導体装置においては、ＭＲＡＭのメモリセルＭＣの形成工程において、トンネル磁気抵抗膜ＴＭＲ１と同じ材料を用いて電気ヒューズＥＦ１を周辺領域に形成することができる。また、電気ヒューズＥＦ１の下層には、Ｌｏｗ－ｋ部材であるＳｉＯＣ膜からなる層間絶縁膜ＩＬ７が積層され、電気ヒューズＥＦ１の上層には、ＳｉＯ２からなる層間絶縁膜ＩＬ９が積層されていることから、上記実施の形態１の場合と同様に、電流の印加による電気ヒューズの加熱に伴って、電気ヒューズＥＦ１に接する層間絶縁膜ＩＬ７から分解放出される酸素（Ｏ）と電気ヒューズ材料とを化学結合させることで、電気ヒューズの高抵抗化を実現させることが可能となる。
　（実施の形態４）
　本実施の形態においては、上記実施の形態１から３に示した電気ヒューズを有する回路を含む半導体装置の半導体ウエハから樹脂封止までの工程を、図３７を参照しながら説明する。
　本実施の形態においては、まず、上記実施の形態１から３に示したのと同様に、導電材料で構成された複数の電気ヒューズと、この電気ヒューズの一方端に接続される第一電極と、この電気ヒューズの他方端側に接続される第二電極と、電気ヒューズに接するように配設される酸化絶縁層と、を有する回路が複数形成されたチップ領域ＣＰＲが複数形成された半導体ウエハＳＷを準備する。
　次に、上記回路によりトリミングされる第一回路（この第一回路は複数のメモリセルを有するメモリ回路、アナログデジタル変換やデジタルアナログ変換や電源供給や基準電圧発生等を行うアナログ回路、プロセスやテスト結果などのデータを記録する履歴用タグとして用いられる回路が当てはまる）の第一検査を行ない（第一検査工程）、その後、この第一検査の結果に基づき、少なくとも１つの電気ヒューズに対して電流を印加することにより、電気ヒューズが高温状態となり、加熱された酸化絶縁層から酸素が放出され、酸素が電気ヒューズと結合し、酸化される前よりも高抵抗化された領域を形成することにより、第一電極と第二電極との電気的絶縁を行なう（第一トリミング工程）。
　さらに、上記第一トリミング工程の後、半導体ウエハＳＷを、ダイシングラインＤＬに沿って、個別のチップ領域ＣＰＲに切り分け、半導体チップＳＣを形成する（ダイシング工程）。その後、半導体チップＳＣをモールド樹脂封止する（パッケージング工程）。
　モールド樹脂封止によりパッケージングされた半導体チップに対して、上記第一回路の第二検査を行なう（第二検査工程）。この第二検査の結果に基づき、少なくとも１つの電気ヒューズに対して電流を印加することにより、電気ヒューズが高温状態となり、加熱された酸化絶縁層から酸素が放出され、酸素が電気ヒューズと結合し、酸化される前よりも高抵抗化された領域を形成することにより、第一電極と第二電極との電気的絶縁を行なう（第二トリミング工程）。なお、一連の工程の第一トリミングおよび第二トリミング工程において、第一回路がメモリアレイ（列アレイ、行アレイ）を有するメモリ回路であるときは電気的絶縁にて、不良メモリセルを有するメモリアレイを予備のメモリアレイと置換するための冗長回路と置換を行うことにより、不良メモリセルを有するメモリアレイを選択不能とし、予備のメモリアレイを選択可能とする。第一回路がアナログ回路であるときは電気的絶縁にてアナログ回路の電源電圧の調整を行う。第一回路が履歴用タグとして用いられる回路であるときは電気的絶縁にてプロセスやテスト結果などのデータを履歴用タグとして用いられる回路に書き込むような工程となる。また、第一回路はチップ領域ＣＰＲそれぞれの内部に複数設けられる。
　このように、本実施の形態における半導体装置の製造方法によれば、本実施の形態における電気ヒューズを用いることにより、電気ヒューズが設けられる領域の周辺部材へのダメージを与えることなく、モールド樹脂封止前だけでなく、モールド樹脂封止後にも半導体装置の救済が可能となる。
　なお、今回開示された上記各実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

Claims (8)

  1. 　導電材料で構成された電気ヒューズ(EF1,EF2)と、
    　前記電気ヒューズ(EF1,EF2)に接するように配設される酸化絶縁層(DIL1)と、を備え、
    　前記電気ヒューズ(EF1,EF2)は、少なくともその一部に、前記酸化絶縁層(DIL1)から酸素を取り入れることにより、酸化される前よりも高抵抗化された領域(X2)を有する、半導体装置。
  2. 　前記電気ヒューズ(EF1,EF2)の前記高抵抗化された領域(X2)は、前記電気ヒューズ(EF1,EF2)に電流を印加することにより、前記電気ヒューズ(EF1,EF2)が高温状態となり、加熱された前記酸化絶縁層(DIL1)から酸素が放出され、前記酸素が前記電気ヒューズ(EF1,EF2)と結合した領域である、請求の範囲第１項に記載の半導体装置。
  3. 　前記電気ヒューズ(EF1,EF2)に接続され、前記電気ヒューズ(EF1,EF2)に高抵抗化された領域(X2)を形成するため、前記電気ヒューズ(EF1,EF2)に電流を流すための制御回路をさらに含む、請求の範囲第１項に記載の半導体装置。
  4. 　前記導電材料は、タンタル、チタン、および、タングステンの中から１または複数選ばれた材料であり、
    　前記酸化絶縁層(DIL1)はＬｏｗ－ｋ材料である、請求の範囲第１項に記載の半導体装置。
  5. 　前記電気ヒューズ(EF1,EF2)の近傍領域には、エアギャップ(AG)を有する前記酸化絶縁層(DIL1)が配設される、請求の範囲第１項に記載の半導体装置。
  6. 　当該半導体装置は、
    　下部層間絶縁膜(IL7)、この下部層間絶縁膜(IL7)の上に設けられる下部電極(DE1)、この下部電極(DE1)の上の一部に設けられるトンネル磁気抵抗膜(TMR1)、および、このトンネル磁気抵抗膜(TMR1)の上に設けられる上部電極(UE1)の積層構造からなるメモリセル(TMRE)と、
    　前記メモリセル(TMRE)を覆うように設けられる上部層間絶縁膜(IL8)と、を有し、
    　前記上部層間絶縁膜(IL8)および前記下部層間絶縁膜(IL7)は、酸化絶縁層(DIL1)からなり、
    　前記電気ヒューズ(EF1,EF2)は、前記下部電極(DE1)と同一材料からなる、請求の範囲第１項に記載の半導体装置。
  7. 　導電材料で構成された複数の電気ヒューズ(EF1,EF2)と、前記電気ヒューズ(EF1,EF2)の一方端に接続される第一電極と、前記電気ヒューズ(EF1,EF2)の他方端側に接続される第二電極と、前記電気ヒューズ(EF1,EF2)に接するように配設される酸化絶縁層(DIL1)と、を有する回路と前記回路によってトリミングされる第一回路とが複数形成されたチップ領域が複数形成された半導体ウエハを準備する工程と、
    　前記第一回路の第一検査を行なう第一検査工程と、
    　前記第一検査の結果に基づき、少なくとも１つの前記電気ヒューズ(EF1,EF2)に対して電流を印加することにより、前記電気ヒューズ(EF1,EF2)が高温状態となり、加熱された前記酸化絶縁層(DIL1)から酸素が放出され、前記酸素が前記電気ヒューズ(EF1,EF2)と結合し、酸化される前よりも高抵抗化された領域を形成することにより、前記第一電極と前記第二電極との電気的絶縁を行なう第一トリミング工程と、を備える半導体装置の製造方法。
  8. 　前記第一トリミング工程の後、前記半導体ウエハを個別の前記チップ領域に切り分け、半導体チップを形成するトリミング工程と、
    　前記半導体チップを封止するパッケージング工程と、
    　パッケージングされた前記半導体チップに対して、前記第一回路の第二検査を行なう第二検査工程と、
    　前記第二検査の結果に基づき、少なくとも１つの前記電気ヒューズ(EF1,EF2)に対して電流を印加することにより、前記電気ヒューズ(EF1,EF2)が高温状態となり、加熱された前記酸化絶縁層(DIL1)から酸素が放出され、前記酸素が前記電気ヒューズ(EF1,EF2)と結合し、酸化される前よりも高抵抗化された領域を形成することにより、前記第一電極と前記第二電極との電気的絶縁を行なう第二トリミング工程と、をさらに備える請求の範囲第７項に記載の半導体装置の製造方法。
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