KR20090105231A - 반도체 장치의 퓨즈부 및 그 형성 방법 - Google Patents

반도체 장치의 퓨즈부 및 그 형성 방법 Download PDF

Info

Publication number
KR20090105231A
KR20090105231A KR1020080030561A KR20080030561A KR20090105231A KR 20090105231 A KR20090105231 A KR 20090105231A KR 1020080030561 A KR1020080030561 A KR 1020080030561A KR 20080030561 A KR20080030561 A KR 20080030561A KR 20090105231 A KR20090105231 A KR 20090105231A
Authority
KR
South Korea
Prior art keywords
fuse
forming
blowing
semiconductor device
pads
Prior art date
Application number
KR1020080030561A
Other languages
English (en)
Other versions
KR100979116B1 (ko
Inventor
남상윤
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020080030561A priority Critical patent/KR100979116B1/ko
Priority to US12/344,178 priority patent/US8552427B2/en
Priority to TW098100806A priority patent/TWI384607B/zh
Priority to CN2009100076809A priority patent/CN101552258B/zh
Publication of KR20090105231A publication Critical patent/KR20090105231A/ko
Application granted granted Critical
Publication of KR100979116B1 publication Critical patent/KR100979116B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
    • H01L23/5258—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive the change of state resulting from the use of an external beam, e.g. laser beam or ion beam
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Abstract

본 발명은 반도체 장치 제조 기술에 관한 것으로, 보다 상세하게는 반도체 장치의 퓨즈부 및 그 형성 방법에 관한 것이다. 본 발명의 반도체 장치의 퓨즈부는 기판 상에 형성된 절연막; 및 상기 절연막의 상부에 형성되고, 레이저 조사를 위한 복수의 블로잉 패드를 구비하며, 상기 복수의 블로잉 패드는 각각의 레이저 좌표를 갖는 퓨즈를 포함하는 반도체 장치의 퓨즈부를 포함한다. 따라서, 본 발명에 따르면 결함이 발생한 셀에 대하여 복수회의 레이저 리페어(laser repair)를 수행할 수 있다. 특히, 복수의 블로잉 패드 간에 단차를 형성하여 각 블로잉 패드 상부의 잔류 절연막의 두께를 각각 다르게 형성함으로써, 복수회의 레이저 리페어를 더욱 효율적으로 수행할 수 있도록 한다.
레이저 리페어, 블로잉 패드

Description

반도체 장치의 퓨즈부 및 그 형성 방법{FUSE PART OF SEMICONDUCTOR DEVICE AND METHOD FOR FORMING THE SAME}
본 발명은 반도체 장치 제조 기술에 관한 것으로, 보다 상세하게는 반도체 장치의 퓨즈부 및 그 형성 방법에 관한 것이다.
반도체 장치의 집적도가 향상됨에 따라, 반도체 장치는 수많은 미세 메모리 셀을 포함하게 된다. 따라서, 반도체 장치의 제조 공정에서 일부 메모리 셀에 결함이 발생할 가능성이 증가하고 있으며, 단 하나의 메모리 셀에서라도 결함이 발생하는 경우, 해당 반도체 장치는 불량품으로 폐기된다.
그러나, 전체 메모리 셀 중 극히 일부의 메모리 셀에서만 결함이 발생하였음에도 불구하고, 반도체 장치 전체를 불량품으로 폐기하는 것은 제품 생산의 수율(yield) 저하를 초래한다.
따라서, 종래기술은 결함이 발생한 메모리 셀을 대체하기 위한 예비 메모리 셀(redundancy cell)을 반도체 장치 내에 설치한다. 통상적으로, 예비 메모리 셀은 일정 셀 어레이(cell array)마다 스페어 로우(spare row)와 스페어 컬럼(spare column)으로 형성된다.
결함이 발생한 메모리 셀의 대체 과정을 자세히 살펴보면 다음과 같다. 먼저, 웨이퍼 가공 완료된 반도체 장치의 전기적 특성 테스트를 통해 결함이 발생한 메모리 셀을 선별한다.
이어서, 반도체 장치의 주변 회로 영역에 위치하는 퓨즈 박스 내의 해당 퓨즈를 레이저 조사에 의해 컷팅한다. 즉, 해당 퓨즈의 블로잉 패드(blowing pad)에 레이저를 조사하여 배선을 태움으로써, 결함이 발생한 메모리 셀을 예비 메모리 셀로 대체한다. 이로써, 결함이 발생한 메모리 셀의 어드레스(address)가 입력되는 경우 본래의 셀이 아닌 예비 메모리 셀을 억세스한다.
이와 같이 결함이 발생한 셀을 예비 메모리 셀로 교체하는 과정을 레이저 리페어(laser repair)라 한다. 이로써, 일부 메모리 셀에 결함이 발생하더라도 반도체 장치를 폐기할 필요가 없으며, 반도체 장치 생산 수율을 향상시킬 수 있다.
도 1은 종래기술에 따른 반도체 장치의 퓨즈부를 나타내는 평면도이다.
도시된 바와 같이, 퓨즈부(100)에는 동일한 방향으로 연장되는 라인형의 퓨즈(102)가 복수개 형성되고, 각각의 퓨즈(102)는 레이저 조사를 위한 블로잉 패드(102a)를 한 개씩 구비한다.
따라서, 각 퓨즈에 대한 레이저 리페어는 일 회에 한하여 실시 가능하다. 결국, 배선이 다 타지 않거나, 기판 상에 퓨즈의 잔류물이 남는 등으로 인해 단 하나 의 셀에 대하여 레이저 리페어가 실패하는 경우에도 해당 반도체 장치는 폐기되어야 한다.
특히, 공정상의 변수로 인해 웨이퍼의 영역별, 로트(lot) 별로 블로잉 패드(102a) 상부의 잔류 산화막(remain oxide:ROX)의 두께가 상이하게 형성되는 경우, 레이저 리페어가 실패할 확률이 더욱 높아져서 반도체 장치 제조 공정의 수율을 더욱 저하시킨다.
본 발명은 상기와 같은 문제점을 해결하기 위해 제안된 것으로서, 복수의 블로잉 패드를 구비하는 퓨즈를 포함하는 반도체 장치의 퓨즈부 및 그 형성 방법을 제공하는 것을 목적으로 한다.
본 발명이 속한 기술 분야에서 통상의 지식을 가진 자는 본 명세서의 도면, 발명의 상세한 설명 및 특허청구범위로부터 본 발명의 다른 목적 및 장점을 쉽게 인식할 수 있다.
이러한 목적을 달성하기 위해 제안된 본 발명은 반도체 장치의 퓨즈부에 있어서, 기판 상에 형성된 절연막; 및 상기 절연막의 상부에 형성되고, 레이저 조사를 위한 복수의 블로잉 패드를 구비하며, 상기 복수의 블로잉 패드는 각각의 레이저 좌표를 갖는 퓨즈를 포함하는 것을 일 특징으로 한다.
또한, 본 발명은 반도체 장치의 퓨즈부에 있어서, 기판 상에 형성된 절연막; 및 상기 절연막의 상부에 형성되고, 레이저 조사를 위한 복수의 블로잉 패드를 구비하되, 상기 복수의 블로잉 패드 간에는 적어도 하나의 단차가 존재하는 퓨즈를 포함하는 것을 다른 특징으로 한다.
또한, 본 발명은 반도체 장치의 퓨즈 형성 방법에 있어서, 기판 상에 절연막을 형성하는 단계; 및 상기 절연막의 상부에, 레이저 조사를 위한 복수의 블로잉 패드를 구비하는 퓨즈를 형성하는 단계를 포함하고, 상기 복수의 블로잉 패드는 각각의 레이저 좌표를 갖는 것을 다른 특징으로 한다.
또한, 본 발명은 반도체 장치의 퓨즈 형성 방법에 있어서, 기판 상에 제1절연막을 형성하는 단계; 및 상기 제1절연막의 상부에 레이저 조사를 위한 복수의 블로잉 패드를 구비하는 퓨즈를 형성하되, 상기 복수의 블로잉 패드 간에 단차가 존재하도록 형성하는 단계를 포함하는 것을 다른 특징으로 한다.
또한, 본 발명은 반도체 장치의 퓨즈 형성 방법에 있어서, 반도체 기판상에 절연막을 형성하는 단계; 상기 절연막 중 복수의 블로잉 패드가 형성될 영역 중 적어도 하나를 소정 두께 식각하여 적어도 하나의 단차를 형성하는 단계; 및 상기 단차가 형성된 절연막의 상부에, 상기 절연막의 단차를 따라 상기 복수의 블로잉 패드를 구비하는 퓨즈를 형성하는 단계를 포함하는 것을 다른 특징으로 한다.
본 발명에 의하면 복수의 블로잉 패드를 구비한 퓨즈를 포함하는 반도체 장치의 퓨즈부를 형성한다. 따라서, 하나의 셀에 대하여 복수회의 레이저 리페어(laser repair)를 수행할 수 있다.
특히, 복수의 블로잉 패드 간에 단차를 형성하여 각 블로잉 패드 상부의 잔류 절연막의 두께를 각각 다르게 형성함으로써, 복수회의 레이저 리페어를 더욱 효율적으로 수행할 수 있도록 한다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 과장될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
본 명세서에서는 복수의 블로잉 패드를 구비하는 반도체 장치의 퓨즈부 및 그 형성 방법을 설명함에 있어서, 퓨즈가 3개의 블로잉 패드를 구비하는 경우에 대하여 설명한다. 그러나, 이는 설명의 편의를 위한 것일 뿐 본 발명이 이에 한정되는 것은 아니다.
도 2는 본 발명의 일 실시예에 따른 반도체 장치의 퓨즈부를 나타내는 평면도이다.
도시된 바와 같이, 퓨즈부(200)에는 제1방향(A-A')으로 연장되는 라인형의 복수의 퓨즈(202)가 소정 간격으로 형성된다. 이때, 퓨즈(202)는 금속 배선을 이용하여 형성될 수 있다.
여기서, 퓨즈(202)는 레이저 조사를 위한 블로잉 영역을 구비하며, 블로잉 영역은 소정 간격으로 배열되는 복수의 블로잉 패드(202a,202b,202c)를 구비한다. 이때, 각각의 블로잉 패드는 서로 다른 레이저 좌표를 갖는다.
따라서, 하나의 퓨즈(202)에 대하여 레이저 리페어가 성공할 때까지 복수의 블로잉 패드(202a,202b,202c) 각각에 대하여 레이저를 조사할 수 있다. 예를 들어, 제1블로잉 패드(202a)에 대한 1차레이저 리페어를 실패한 경우, 제2블로잉 패드(202b)에 대해 2차레이저 리페어를 수행할 수 있다. 이와 같이, 복수 회의 레이저 리페어를 실시함으로써, 레이저 리페어의 성공 확률을 향상시킬 수 있다.
이때, 복수의 블로잉 패드(202a,202b,202c)는 동일한 면적을 갖는 것이 바람직하다. 복수의 블로잉 패드(202a,202b,202c)를 동일한 면적으로 형성함으로써, 복수의 레이저 리페어시 동일한 레이저 스팟 사이즈(laser spot size)를 이용하더라도 레이저 리페어의 성공 확률을 향상시킬 수 있다.
뿐만 아니라, 퓨즈 박스 형성을 위한 리페어 식각 공정 및 퓨즈 박스 에지부의 크랙 발생 방지를 위한 SWP(Side Wall Polyimide) 식각 공정 등을 용이하게 수행할 수 있도록 한다.
특히, 복수의 블로잉 패드(202a,202b,202c) 간에는 적어도 하나의 단차가 존재하는 것이 바람직하다. 더욱 바람직하게는 복수의 블로잉 패드(202a,202b,202c) 간에 모두 단차가 존재한다.
이와 같은, 복수의 블로잉 패드(202a,202b,202c) 간의 단차는, 후속 퓨즈 박 스 형성 공정시 각각의 블로잉 패드(202a,202b,202c) 상의 잔류 절연막(미도시) 두께를 서로 다르게 한다.
이를 구체적으로 살펴보면 다음과 같다. 상호 단차가 존재하는 복수의 블로잉 패드(202a,202b,202c)를 구비하는 퓨즈(202)의 상부에 절연막(미도시)을 형성하고, 이 절연막을 선택적으로 식각하여 퓨즈 박스를 형성함으로써, 각 블로잉 패드(202a,202b,202c)의 상부에 상이한 두께로 절연막이 잔류하게 한다.
여기서, 절연막은 산화막으로 형성될 수 있으며, 각 블로잉 패드(202a,202b,202c) 상부에 잔류하는 산화막을 잔류 산화막이라 한다.
이와 같이, 복수의 블로잉 패드(202a,202b,202c) 상의 잔류 산화막 두께가 서로 다른 값을 갖도록 함으로써, 복수회의 레이저 리페어 수행시 동일한 레이저 스팟 사이즈(laser spot size)를 이용하더라도 성공 확률을 더욱 향상시킬 수 있다.
도 3a 내지 도 3d는 본 발명의 제1 실시예에 따른 퓨즈 형성 방법을 설명하기 위한 공정 단면도이다.
도 3a에 도시된 바와 같이, 소자분리막, 트랜지스터 등의 요구되는 하부 구조물(미도시)이 형성된 기판(300) 상에 제1절연막(310)을 형성한다.
이어서, 제1절연막(310)의 상부에 퓨즈 형성을 위한 도전막을 증착한다. 이때, 도전막은 금속 배선을 이루는 물질로 형성될 수 있다. 여기서, 금속 배선은 알루미늄(Al)으로 이루어질 수 있으며, 그 상부에는 반사방지막을, 하부에는 베리어 메탈(barrier metal)을 더 포함할 수 있다.
이어서, 상기 퓨즈막형성을 위한 도전막을 선택적으로 식각함으로써, 제1방향으로 연장되는 라인형의 퓨즈(320)를 형성한다. 여기서, 퓨즈(320)는 레이저 리페어 수행시 레이저가 조사되는 블로잉 영역(R)을 구비한다. 특히, 블로잉 영역(R)은 소정 간격(l1,l2)으로 배열되는 복수의 블로잉 패드 영역(r1,r2,r3)을 구비한다. 이와 같이, 블로잉 패드 영역(r1,r2,r3)이 3개인 경우, 총 3회의 레이저 리페어 수행이 가능하므로 레이저 리페어의 성공 확률이 향상된다.
도 3b 및 도 3c에 도시된 바와 같이, 퓨즈(320)의 블로잉 패드 영역(r1,r2,r3) 중 적어도 하나를 소정 두께로 식각하여 블로잉 영역(R) 표면에 단차를 형성함으로써, 복수의 블로잉 패드를 형성한다. 이때, 복수의 블로잉 패드는 적어도 하나의 단차를 갖도록 형성되며, 바람직하게는 복수의 블로잉 패드가 모두 단차를 갖도록 즉, 복수의 블로잉 패드 전부가 서로 다른 두께를 갖도록 형성된다.
이를 좀 더 상세히 설명하면, 먼저, 도 3b에 도시된 바와 같이, 제1블로잉 패드 영역(r1)을 덮는 마스크(미도시)를 식각 베리어로 하여 퓨즈(320)를 1차식각함으로써, 제1블로잉 패드(302a)를 형성한다. 이때, 식각 깊이(d1)는 500 내지 700Å인 것이 바람직하다.
이어서, 도 3c에 도시된 바와 같이, 제1블로잉 패드 영역(r1) 및 제2블로잉 패드 영역(r2)을 덮는 마스크(미도시)를 식각 베리어로 하여 퓨즈(320)를 2차식각함으로써, 제2블로잉 패드(302b) 및 제3블로잉 패드(302c)를 형성한다. 이때, 식각 깊이(d2)는 500 내지 700Å인 것이 바람직하다.
이로써, 블로잉 영역(R)의 표면 단차에 의해 구별되는 복수의 블로잉 패드(302a,302b,302c)를 구비하는 퓨즈(320A)가 형성된다. 단, 본 명세서에서 설명하는 마스크의 패턴은 일 실시예에 불과하며, 이 밖에도 다양한 패턴의 마스크를 사용하여 다양한 형태로 단차를 형성할 수 있다.
이때, 1차 식각 깊이(d1)와 2차식각의 식각 깊이(d2)는 동일하게 설정하는 것이 바람직하다. 이를 통해, 수차례 반복되는 식각 공정을 용이하게 수행할 수 있다. 또한, 복수의 블로잉 패드(302a,302b,302c)가 동일한 면적을 갖도록 형성함으로써, 후속 리페어 식각 및 SWP 식각 공정을 용이하게 수행할 수 있다.
도 3d에 도시된 바와 같이, 복수의 블로잉 패드(302a,302b,302c)를 구비하는 퓨즈(320A)가 형성된 결과물 전체구조의 상부에 제2절연막(330)을 형성한다. 이때, 제2절연막(330)은 산화막으로 형성되는 것이 바람직하다.
이어서, 퓨즈(320A) 상부에 형성된 제2절연막(330)을 선택적으로 식각하여 퓨즈 박스(340)를 형성한다. 이때, 퓨즈 박스(340) 형성에 의해, 퓨즈(320A) 상부에는 소정 두께의 제2절연막(330)이 잔류하게 되며, 이를 잔류 절연막이라 한다.
여기서, 복수의 블로잉 패드(302a,302b,302c) 상부에 잔류하는 제2절연막(330)의 두께(d3,d4,d5)는, 제2절연막(330) 하부에 형성된 복수의 블로잉 패드(302a,302b,302c) 간의 단차에 의해 서로 다른 값을 갖는다.
따라서, 복수의 블로잉 패드(302a,302b,302c) 각각에 대하여 레이저 리페어를 수행함에 있어서, 동일한 레이저 스팟 사이즈를 이용하더라도 레이저 리페어의 성공 확률을 더욱 향상시킬 수 있다.
예를 들어, 퓨즈(320A)의 상부에 3000Å 두께의 제2절연막이 잔류할 때 레이저 리페어의 수율이 가장 높은 경우, 제1블로잉 패드(302a), 제2블로잉 패드(302b) 및 제3블로잉 패드(302c)의 상부에 각각 4000Å, 3000Å, 2000Å 두께의 제2절연막(330)을 잔류시킨다.
이러한 경우, 공정 변수에 의해 잔류하는 제2절연막의 두께가 일정치 못하더라도, 3개의 블로잉 패드(302a,302b,302c)의 상부에 잔류하는 제2절연막(330)의 두께가 각각 상이하게 설정되기 때문에, 타깃인 3000Å 두께의 제2절연막(330)이 잔류할 확률이 높아진다. 따라서, 복수회의 레이저 리페어시, 동일한 레이저 스팟 사이즈를 이용하더라도 레이저 리페어의 수율을 더욱 향상시킬 수 있다.
도 4는 본 발명의 일 실시예에 따른 반도체 장치의 퓨즈 형성 방법을 설명하기 위한 공정 단면도이다. 여기서는, 복수의 블로잉 패드가 적어도 하나의 단차를 갖도록 형성하되, 일부의 블로잉 패드 상부에 동일한 두께로 제2절연막이 잔류하는 경우를 설명한다.
도시된 바와 같이, 소자분리막, 트랜지스터 등의 요구되는 하부 구조물(미도시)이 형성된 기판(400) 상에 제1절연막(410)을 형성한다.
이어서, 제1절연막(410)의 상부에 퓨즈 형성을 위한 도전막을 증착한다. 이때, 도전막은 금속 배선을 이루는 물질로 형성될 수 있다. 여기서, 금속 배선은 알루미늄(Al)으로 이루어질 수 있으며, 그 상부에는 반사방지막을, 하부에는 베리어 매탈을 더 포함할 수 있다.
이어서, 도전막을 선택적으로 식각함으로써, 제1방향으로 연장되는 라인형의 복수의 퓨즈(420)를 형성한다. 여기서, 퓨즈(420)는 레이저 리페어시 레이저가 조사되는 블로잉 영역(R)을 구비한다. 특히, 블로잉 영역(R)은 소정 간격으로 배열되는 복수의 블로잉 패드 영역(r4,r5,r6)을 구비한다.
이어서, 제4블로잉 패드 영역(r4) 및 제6블로잉 패드 영역(r6)을 덮는 마스크를 식각 베리어로 퓨즈(420)를 식각함으로써, 제4블로잉 패드(402a), 제5블로잉 패드(402b) 및 제6블로잉 패드(402c)를 구비하는 퓨즈(420A)를 형성한다. 이때, 식각 깊이는 500 내지 700Å인 것이 바람직하다.
이어서, 퓨즈(420A)가 형성된 결과물의 상부에, 제2절연막(430)을 형성하고, 퓨즈(420A) 상부에 형성된 제2절연막(430)을 선택적으로 식각하여 퓨즈 박스(440)를 형성한다.
이때, 퓨즈(420A) 상부에는 퓨즈(420A)의 단차가 반영된 소정 두께(d6,d7,d8)의 제2절연막(430)이 잔류하게 된다. 즉, 복수의 블로잉 패드(402a,402b,402c) 중 제4블로잉 패드(402a)와 제6블로잉 패드(402c)는 상부에 동일한 두께의 제2절연막(430)이 잔류하게 된다.
도 5a 내지 도 5d는 본 발명의 제2 실시예에 따른 퓨즈 형성 방법을 설명하기 위한 공정 단면도이다.
도 5a에 도시된 바와 같이, 소자분리막, 트랜지스터 등의 요구되는 하부 구조물(미도시)이 형성된 기판(500) 상에 제1절연막(510)을 형성한다.
도 5b에 도시된 바와 같이, 제1절연막(510) 중 후속 공정에 의해 복수의 블로잉 패드가 형성될 영역(r7,r8,r9) 중 적어도 하나를 소정 두께로 식각하여 표면에 적어도 하나의 단차를 형성한다.
좀 더 구체적으로 살펴보면, 먼저 제7블로잉 패드 영역이 형성될 영역(r7)을 덮는 마스크를 식각 베리어로 제1절연막(510)을 1차식각하여 단차를 형성한다. 이때, 식각 깊이는 500 내지 700Å인 것이 바람직하다.
이어서, 제7블로잉 패드 영역 및 제8블로잉 패드 영역이 형성될 영역(r7,r8)을 덮는 마스크를 식각 베리어로 제1절연막(510)을 2차식각하여 단차를 형성한다. 이때, 식각 깊이는 500 내지 700Å인 것이 바람직하다.
이로써, 표면의 단차에 의해 구별되는 복수의 블로잉 패드 예정 영역(r7,r8,r9)이 형성된다. 이때, 1차식각 및 2차식각의 식각 깊이를 동일하게 형성함으로써, 반복하여 수행되는 식각 공정을 용이하게 수행할 수 있다.
도 5c에 도시된 바와 같이, 단차가 형성된 제1절연막(510)의 전면에, 퓨즈 형성을 위한 도전막을 증착한다. 즉, 제1절연막(510)의 단차를 따라 도전막을 형성한다. 여기서, 도전막은 알루미늄(Al)으로 이루어질 수 있으며, 그 상부에는 반사방지막을, 하부에는 베리어 메탈을 더 포함할 수 있다.
이어서, 도전막을 선택적으로 식각함으로써, 제1방향으로 연장되는 라인형의 복수의 퓨즈(520)를 형성한다. 이로써, 블로잉 영역(R)의 표면 단차에 의해 구별되는 복수의 블로잉 패드(502a,502b,502c)를 구비하는 퓨즈(520)가 형성된다.
여기서, 복수의 블로잉 패드(502a,502b,502c)는 적어도 하나의 단차를 갖도 록 형성되며, 바람직하게는 복수의 블로잉 패드(502a,502b,502c)가 모두 단차를 갖도록 형성된다.
도 5d에 도시된 바와 같이, 퓨즈(520)가 형성된 결과물의 전체 구조상에 제2절연막(530)을 형성하고, 퓨즈(520) 상부에 형성된 제2절연막(330)을 선택적으로 식각하여 퓨즈 박스(540)를 형성한다. 이때, 퓨즈 박스(540) 형성에 의해, 퓨즈(520) 상부에는 소정 두께의 제2절연막(530)이 잔류하게 되며, 이를 잔류 절연막이라 한다.
이때, 제2절연막(530) 하부에 형성된 복수의 블로잉 패드(502a,502b,502c) 간의 단차에 의해, 복수의 블로잉 패드(502a,502b,502c) 상부에 잔류하는 제2절연막(530)은 각각 상이한 두께(d12,d13,d14)를 갖게 된다.
따라서, 복수의 블로잉 패드(502a,502b,502c) 각각에 대하여 레이저 리페어를 수행함에 있어서, 동일한 레이저 스팟 사이즈를 이용하더라도 레이저 리페어의 성공 확률을 더욱 향상시킬 수 있다.
도 6은 본 발명의 일 실시예에 의한 반도체 장치의 퓨즈 형성 방법을 설명하기 위한 공정 단면도이다. 여기서는, 복수의 블로잉 패드가 적어도 하나의 단차를 갖도록 형성하되, 일부의 블로잉 패드 상부에 동일한 두께로 제2절연막이 잔류하는 경우를 설명한다.
도시된 바와 같이, 소자분리막, 트랜지스터 등의 요구되는 하부 구조물(미도시)이 형성된 기판(600) 상에 제1절연막(610)을 형성한다.
이어서, 제1절연막(610) 중 후속 공정에 의해 퓨즈의 복수의 블로잉 패드가 형성될 영역 중 적어도 하나를 식각하여 표면에 적어도 하나의 단차를 형성한다.
좀 더 구체적으로 살펴보면, 제10블로잉 패드 영역 및 제12블로잉 패드 영역이 형성될 영역(r10,r12)을 덮는 마스크를 식각 베리어로 제1절연막(610)을 1차식각함으로써 제1절연막(610)의 표면에 단차를 형성한다.
이어서, 단차가 형성된 제1절연막(610)의 전면에 퓨즈 형성을 위한 도전막을 증착한다. 즉, 제1절연막(610) 표면의 단차를 따라 도전막을 형성한다. 이때, 도전막은 금속 배선을 이루는 물질로 형성될 수 있는데, 금속 배선은 알루미늄(Al)으로 이루어질 수 있으며, 그 상부에는 반사방지막을, 하부에는 베리어 메탈을 더 포함할 수 있다.
이어서, 도전막을 선택적으로 식각함으로써, 제1방향으로 연장되는 라인형의 복수의 퓨즈(620)를 형성한다. 이로써, 적어도 하나의 단차를 갖는 복수의 블로잉 패드(602a,602b,602c)를 구비하는 퓨즈(620)가 형성된다.
이어서, 퓨즈(620)가 형성된 결과물의 전체 구조상에 제2절연막(630)을 형성하고, 퓨즈(620) 상부에 형성된 제2절연막(630)을 선택적으로 식각하여 퓨즈 박스(640)를 형성한다. 이때, 퓨즈 박스(640)의 형성에 의해 퓨즈(620) 상부에는 소정 두께의 제2절연막(630)이 잔류한다.
이때, 퓨즈(620) 상부에는 퓨즈(620)의 단차가 반영된 소정 두께(d15,d16,d17)의 제2절연막(630)이 잔류하게 된다. 즉, 복수의 블로잉 패드(602a,602b,602c) 중 일부(602a,602c)의 상부에는 동일한 두께로 제2절연막(630) 이 잔류하게 된다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 종래기술에 따른 반도체 장치의 퓨즈부를 나타내는 평면도.
도 2는 본 발명의 일 실시예에 따른 반도체 장치의 퓨즈부를 나타내는 평면도.
도 3a 내지 도 3d는 본 발명의 제1 실시예에 따른 퓨즈 형성 방법을 설명하기 위한 공정 단면도.
도 4는 본 발명의 일 실시예에 따른 퓨즈 형성 방법을 설명하기 위한 공정 단면도.
도 5a 내지 도 5d는 본 발명의 제2 실시예에 따른 퓨즈 형성 방법을 설명하기 위한 공정 단면도.
도 6은 본 발명의 일 실시예에 따른 반도체 장치의 퓨즈 형성 방법을 설명하기 위한 공정 단면도.

Claims (29)

  1. 기판 상에 형성된 절연막; 및
    상기 절연막의 상부에 형성되고, 레이저 조사를 위한 복수의 블로잉 패드를 구비하며, 상기 복수의 블로잉 패드는 각각의 레이저 좌표를 갖는 퓨즈
    를 포함하는 반도체 장치의 퓨즈부.
  2. 제 1 항에 있어서,
    상기 복수의 블로잉 패드는,
    소정 간격으로 배열되는
    반도체 장치의 퓨즈부.
  3. 제 1 항에 있어서,
    상기 복수의 블로잉 패드는,
    동일한 면적을 갖는
    반도체 장치의 퓨즈부.
  4. 제 1 항에 있어서,
    상기 퓨즈의 레이저 리페어가 성공할 때까지, 상기 복수의 블로잉 패드 각각에 대해 레이저가 조사되는
    반도체 장치의 퓨즈부.
  5. 제 1 항에 있어서,
    상기 복수의 블로잉 패드 각각에 조사되는 레이저 빔은,
    동일한 레이저 스팟 사이즈(laser spot size)를 갖는
    반도체 장치의 퓨즈부.
  6. 제 1 항에 있어서,
    상기 퓨즈는,
    금속배선을 이용하여 형성되는
    반도체 장치의 퓨즈부.
  7. 기판 상에 형성된 절연막; 및
    상기 절연막의 상부에 형성되고, 레이저 조사를 위한 복수의 블로잉 패드를 구비하되, 상기 복수의 블로잉 패드 간에는 적어도 하나의 단차가 존재하는 퓨즈
    를 포함하는 반도체 장치의 퓨즈부.
  8. 제 7 항에 있어서,
    상기 복수의 블로잉 패드는,
    표면이 평탄한 절연막의 상부에 형성되며, 서로 다른 두께를 갖는
    반도체 장치의 퓨즈부.
  9. 제 7 항에 있어서,
    상기 절연막은 적어도 하나의 단차를 갖고,
    상기 복수의 블로잉 패드는,
    상기 절연막의 단차를 따라 형성되는
    반도체 장치의 퓨즈부.
  10. 제 7 항에 있어서,
    상기 복수의 블로잉 패드 간의 단차는,
    500 내지 700Å인
    반도체 장치의 퓨즈부.
  11. 제 7 항에 있어서,
    상기 복수의 블로잉 패드는,
    동일한 면적을 갖는
    반도체 장치의 퓨즈부.
  12. 제 7 항에 있어서,
    상기 퓨즈의 레이저 리페어가 성공할 때까지, 상기 복수의 블로잉 패드 각각에 대해 레이저가 조사되는
    반도체 장치의 퓨즈부.
  13. 제 7 항에 있어서,
    상기 복수의 블로잉 패드 각각에 조사되는 레이저 빔은,
    동일한 레이저 스팟 사이즈(laser spot size)를 갖는
    반도체 장치의 퓨즈부.
  14. 제 7 항에 있어서,
    상기 퓨즈는,
    금속배선을 이용하여 형성되는
    반도체 장치의 퓨즈부.
  15. 기판 상에 절연막을 형성하는 단계; 및
    상기 절연막의 상부에, 레이저 조사를 위한 복수의 블로잉 패드를 구비하는 퓨즈를 형성하는 단계를 포함하고,
    상기 복수의 블로잉 패드는 각각의 레이저 좌표를 갖는
    반도체 장치의 퓨즈 형성 방법.
  16. 제 15 항에 있어서,
    상기 퓨즈 형성 단계는,
    상기 복수의 블로잉 패드가 소정 간격으로 배열되도록 수행되는
    반도체 장치의 퓨즈 형성 방법.
  17. 제 16 항에 있어서,
    상기 퓨즈 형성 단계는,
    상기 복수의 블로잉 패드가 동일한 면적을 갖도록 수행되는
    반도체 장치의 퓨즈 형성 방법.
  18. 제 15 항에 있어서,
    상기 퓨즈는,
    금속 배선을 이용하여 형성되는
    반도체 장치의 퓨즈 형성 방법.
  19. 기판 상에 절연막을 형성하는 단계; 및
    상기 절연막의 상부에 레이저 조사를 위한 복수의 블로잉 패드를 구비하는 퓨즈를 형성하되, 상기 복수의 블로잉 패드 간에 적어도 하나의 단차가 존재하도록 형성하는 단계
    를 포함하는 반도체 장치의 퓨즈 형성 방법.
  20. 제 19 항에 있어서,
    상기 퓨즈 형성 단계는,
    상기 퓨즈의 상기 블로잉 패드 영역 중 적어도 하나를 소정 두께 식각하여 상기 블로잉 패드 간에 적어도 하나의 단차를 형성하는
    반도체 장치의 퓨즈 형성 방법.
  21. 제 19 항에 있어서,
    상기 퓨즈 형성 단계는,
    상기 복수의 블로잉 패드는 모두 상이한 단차를 갖는
    반도체 장치의 퓨즈 형성 방법.
  22. 제 19 항에 있어서,
    상기 복수의 블로잉 패드 간의 단차는,
    500 내지 700Å인
    반도체 장치의 퓨즈 형성 방법.
  23. 제 19 항에 있어서,
    상기 복수의 블로잉 패드는,
    동일한 면적을 갖는
    반도체 장치의 퓨즈 형성 방법.
  24. 제 19 항에 있어서,
    상기 퓨즈는,
    금속 배선을 이용하여 형성되는
    반도체 장치의 퓨즈 형성 방법.
  25. 반도체 기판상에 절연막을 형성하는 단계;
    상기 절연막 중 복수의 블로잉 패드가 형성될 영역 중 적어도 하나를 소정 두께 식각하여 적어도 하나의 단차를 형성하는 단계; 및
    상기 단차가 형성된 절연막의 상부에, 상기 절연막의 단차를 따라 상기 복수의 블로잉 패드를 구비하는 퓨즈를 형성하는 단계
    를 포함하는 반도체 장치의 퓨즈 형성 방법.
  26. 제 25 항에 있어서,
    상기 복수의 블로잉 패드는,
    모두 상이한 단차를 갖는
    반도체 소자의 퓨즈 형성 방법.
  27. 제 25 항에 있어서,
    상기 단차는
    500 내지 700Å인
    반도체 소자의 퓨즈 형성 방법.
  28. 제 25 항에 있어서,
    상기 단차 형성 단계는,
    상기 복수의 블로잉 패드가 동일한 면적을 갖도록 상기 절연막을 식각하는
    반도체 장치의 퓨즈 형성 방법.
  29. 제 25 항에 있어서,
    상기 퓨즈는,
    금속 배선을 이용하여 형성되는
    반도체 장치의 퓨즈 형성 방법.
KR1020080030561A 2008-04-02 2008-04-02 반도체 장치의 퓨즈부 및 그 형성 방법 KR100979116B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020080030561A KR100979116B1 (ko) 2008-04-02 2008-04-02 반도체 장치의 퓨즈부 및 그 형성 방법
US12/344,178 US8552427B2 (en) 2008-04-02 2008-12-24 Fuse part of semiconductor device and method of fabricating the same
TW098100806A TWI384607B (zh) 2008-04-02 2009-01-10 半導體裝置之保險絲部及其製造方法、以及半導體結構
CN2009100076809A CN101552258B (zh) 2008-04-02 2009-02-20 半导体器件的熔丝部以及制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080030561A KR100979116B1 (ko) 2008-04-02 2008-04-02 반도체 장치의 퓨즈부 및 그 형성 방법

Publications (2)

Publication Number Publication Date
KR20090105231A true KR20090105231A (ko) 2009-10-07
KR100979116B1 KR100979116B1 (ko) 2010-08-31

Family

ID=41132485

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080030561A KR100979116B1 (ko) 2008-04-02 2008-04-02 반도체 장치의 퓨즈부 및 그 형성 방법

Country Status (4)

Country Link
US (1) US8552427B2 (ko)
KR (1) KR100979116B1 (ko)
CN (1) CN101552258B (ko)
TW (1) TWI384607B (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102054816B (zh) * 2009-11-03 2012-05-30 中芯国际集成电路制造(上海)有限公司 熔丝的熔断方法
US8912626B2 (en) * 2011-01-25 2014-12-16 International Business Machines Corporation eFuse and method of fabrication
CN103165521B (zh) * 2011-12-13 2015-06-03 上海华虹宏力半导体制造有限公司 用于激光修复芯片的方法
US9646929B2 (en) * 2013-06-13 2017-05-09 GlobalFoundries, Inc. Making an efuse

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5360988A (en) * 1991-06-27 1994-11-01 Hitachi, Ltd. Semiconductor integrated circuit device and methods for production thereof
JPH06104338A (ja) 1992-09-21 1994-04-15 Kawasaki Steel Corp メモリセルリペア用ヒューズ素子
US5608257A (en) 1995-06-07 1997-03-04 International Business Machines Corporation Fuse element for effective laser blow in an integrated circuit device
CN1214549A (zh) 1997-09-12 1999-04-21 西门子公司 改进的激光熔丝连接及其制造方法
US6259146B1 (en) 1998-07-17 2001-07-10 Lsi Logic Corporation Self-aligned fuse structure and method with heat sink
KR20000037990A (ko) * 1998-12-03 2000-07-05 김영환 반도체 메모리의 퓨즈 제조방법
US6753210B2 (en) * 2002-09-17 2004-06-22 Taiwan Semiconductor Manufacturing Company Metal fuse for semiconductor devices
JP3881660B2 (ja) 2004-02-12 2007-02-14 株式会社東芝 半導体装置及びその製造方法
KR100680414B1 (ko) * 2005-02-16 2007-02-08 주식회사 하이닉스반도체 반도체소자의 퓨즈
KR20070036463A (ko) 2005-09-29 2007-04-03 삼성전자주식회사 퓨즈 영역을 갖는 반도체 기억소자들의 제조방법
KR20070079804A (ko) 2006-02-03 2007-08-08 주식회사 하이닉스반도체 반도체 소자의 제조방법

Also Published As

Publication number Publication date
US8552427B2 (en) 2013-10-08
US20090250786A1 (en) 2009-10-08
CN101552258B (zh) 2011-12-07
TWI384607B (zh) 2013-02-01
TW201003878A (en) 2010-01-16
KR100979116B1 (ko) 2010-08-31
CN101552258A (zh) 2009-10-07

Similar Documents

Publication Publication Date Title
KR20090070095A (ko) 반도체 소자 및 그 형성방법
KR100979116B1 (ko) 반도체 장치의 퓨즈부 및 그 형성 방법
KR100967020B1 (ko) 반도체 소자 및 그 형성 방법
KR100578224B1 (ko) 반도체 메모리 장치의 제조방법
KR100909755B1 (ko) 반도체소자의 퓨즈 및 그 형성방법
KR20100081545A (ko) 반도체소자의 퓨즈 및 그 형성방법
KR100557958B1 (ko) 반도체 장치의 퓨즈 박스 형성 방법
KR20060011634A (ko) 효율적으로 결함셀을 리페어할 수 있는 반도체 메모리장치 및 그 제조방법
KR100792442B1 (ko) 퓨즈 패턴을 구비하는 반도체 소자 및 그의 제조방법
KR20090088678A (ko) 퓨즈 및 그 제조 방법
KR100865710B1 (ko) 퓨즈 박스를 구비한 반도체 소자 및 그 제조 방법
US20090174028A1 (en) Fuse in a Semiconductor Device and Method for Forming the Same
KR20080005720A (ko) 반도체 소자의 퓨즈박스 형성 방법
KR20080022975A (ko) 반도체 소자의 퓨즈 및 그 형성 방법
KR100909753B1 (ko) 반도체소자의 퓨즈 및 그 형성방법
KR100583144B1 (ko) 반도체 메모리 장치의 제조방법
KR100833588B1 (ko) 반도체 소자의 제조방법
KR20070100496A (ko) 반도체 소자의 퓨즈 및 그 형성 방법
KR20040001877A (ko) 반도체 소자의 퓨즈박스 형성방법
KR20070076913A (ko) 반도체 소자의 퓨즈 형성 방법
KR20100074991A (ko) 반도체소자의 퓨즈 및 그 형성방법
KR20040059778A (ko) 반도체 장치의 제조방법
KR20100074992A (ko) 반도체소자의 퓨즈 및 그 형성방법
KR20030059446A (ko) 반도체 소자의 퓨즈박스 형성방법
KR20070064898A (ko) 반도체 장치의 금속 퓨즈 형성 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee