KR20070076913A - 반도체 소자의 퓨즈 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 퓨즈 형성 방법에 관한 것으로서, 특히, 콘택홀을 이용하여 커팅되는 퓨즈라인에 인접한 퓨즈라인이 불필요하게 커팅 되지 않도록 하는 기술을 개시한다. 이러한 본 발명은 절연층의 상부에 일정간격을 갖는 복수개의 퓨즈라인을 형성하는 단계와, 복수개의 퓨즈라인을 포함하여 절연층의 상부에 층간절연막을 형성하는 단계와, 층간절연막의 상부에 패시베이션층을 형성하는 단계, 및 퓨즈 마스크를 식각 마스크로 하여 층간절연막과 패시베이션층을 일정 깊이로 식각하여 퓨즈 절단 부분을 노출시키는 복수개의 콘택홀을 형성하는 단계를 포함한다.
Description
도 1a 및 도 1b는 종래의 반도체 소자의 퓨즈 형성 방법에 따른 공정 평면도 및 단면도.
도 2a,2b 내지 도 4a,4b는 본 발명에 따른 반도체 소자의 퓨즈 형성 방법의 공정 평면도 및 단면도.
본 발명은 반도체 소자의 퓨즈 형성 방법에 관한 것으로서, 특히, 콘택홀을 이용한 베리어를 형성하여 커팅되는 퓨즈라인에 인접한 퓨즈라인이 불필요하게 커팅 되지 않도록 하는 기술이다.
일반적으로 반도체 소자의 제조시 수많은 미세 셀 중에서 한 개라도 결함이 있으면 메모리로서의 기능을 수행하지 못하므로 불량품으로 처리된다. 그러나, 메모리 내의 일부 셀에만 결함이 발생하였는데도 불구하고 소자 전체를 불량품으로 폐기하는 것은 수율(Yield) 측면에서 비효율적인 처리 방법이다.
따라서, 현재는 메모리 내에 미리 설치해둔 예비(Redundancy) 메모리 셀을 이용하여 불량 셀을 대체함으로써, 전체 메모리를 되살려 주는 방식으로 수율 향상을 이루고 있다.
리던던시 셀을 이용한 리페어 공정은 통상적으로, 일정 셀 어레이마다 스페어 로오(Spare Row)와 스페어 컬럼(Spare Column)을 미리 설치해 두어 결함이 발생된 불량 메모리 셀을 로오/컬럼 단위로 스페어 메모리 셀로 대체해주는 방식으로 진행되는데, 이를 구체적으로 기술하면 다음과 같다.
즉, 웨이퍼 가공 완료 후 테스트를 통해 불량 메모리 셀을 골라내면 그에 해당하는 어드레스를 스페어 셀의 어드레스 신호로 바꾸어 주는 프로그램을 내부회로에 행하게 된다.
따라서, 실제 사용시에 불량 라인에 해당하는 어드레스 신호가 입력되면 이 대신 예비 라인으로 선택이 바뀌게 되는 것이다. 이 프로그램 방식 중의 하나가 바로 레이저 빔으로 퓨즈를 태워서 끊어버리는 방식이다. 이렇게 레이저의 조사에 의해 끊어지는 배선을 퓨즈라인이라 하고, 그 끊어지는 부위와 이를 둘러싸는 영역을 퓨즈박스라 한다.
도 1a 및 도 1b는 종래의 반도체 소자의 퓨즈 형성 방법에 따른 공정 평면도 및 단면도이다.
도 1a 및 도 1b를 참조하면, 퓨즈라인 FL1을 레이저 빔으로 커팅할 경우 (A)에서와 같이 정상적인 경우에는 원하는 퓨즈라인 FL1을 커팅할 수 있게 된다. 여기서, 복수개의 퓨즈라인 FL은 절연층에 의해 각각 분리된다. 하지만, (B)에서와 같이 퓨즈라인 FL2을 커팅하고자할 경우 퓨즈라인 FL2과 인접한 퓨즈라인 FL3이 레 이저 빔의 에러에 의해 같이 커팅된다.
이러한 경우 쉬링크(Shirink) 현상이 발생하게 되고, 퓨즈라인이 작아지게 된다. 또한, 이러한 문제를 해결하기 위해 레이저 빔의 사이즈를 일정 사이즈 이하로 줄인다 하더라도, 레이저 빔의 사이즈를 줄이는데 한계가 있다. 이에 따라, 레이저 빔 에러에 의해 원하지 않는 퓨즈라인이 커팅될 경우 리던던시 패일이 발생하게 되는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로서, 특히, 콘택홀을 이용한 베리어를 형성하여 커팅되는 퓨즈라인에 인접한 퓨즈라인이 불필요하게 커팅 되지 않도록 하여 리던던시 패일을 방지할 수 있도록 하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 반도체 소자의 퓨즈 형성 방법은, 절연층의 상부에 일정간격을 갖는 복수개의 퓨즈라인을 형성하는 단계와, 복수개의 퓨즈라인을 포함하여 절연층의 상부에 층간절연막을 형성하는 단계와, 층간절연막의 상부에 패시베이션층을 형성하는 단계, 및 퓨즈 마스크를 식각 마스크로 하여 층간절연막과 패시베이션층을 일정 깊이로 식각하여 퓨즈 절단 부분을 노출시키는 복수개의 콘택홀을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 2a,도 2b 내지 도 4a,4b는 본 발명에 따른 반도체 소자의 퓨즈 형성 방법의 공정 평면도 및 단면도이다.
먼저, 도 2a 및 도 2b에 도시된 바와 같이, 절연층(100)의 상부에 일정 간격을 갖는 복수개의 퓨즈 라인 FL을 형성한다.
이후에, 도 3a에 도시된 바와 같이 퓨즈박스 영역에 지그재그 형태의 퓨즈라인 FL이 각각 서로 엇갈리게 형성된다. 그리고, 각각의 퓨즈라인 FL의 양측으로 레이저 빔에 대응하여 베리어로 작용하게 되는 콘택홀(108)이 형성된다. 이에 따라, 퓨즈라인 FL의 양측에 형성된 콘택홀(108)이 지그재그 형태로 서로 엇갈리게 배치된다.
도 3b는 도 3a의 평면도에서 퓨즈박스 영역을 E-E' 방향에서 절단한 단면도이다.
도 3b에 도시된 바와 같이, 각각의 퓨즈 라인 FL을 포함하는 절연층(100)의 상부에 층간절연막(102)을 형성한다. 여기서, 각각의 퓨즈라인 FL은 층간절연막(102)을 통해 서로 분리된다.
그리고, 절단되지 않는 퓨즈라인 FL에 베리어를 형성하기 위해 층간절연막(102)의 상부에 패시베이션층(104)을 형성한다. 그리고, 퓨즈 마스크(106)를 식각 마스크로 하여 층간절연막(102)과 패시베이션층(104)을 일정 깊이로 식각한다. 이에 따라, 퓨즈라인 FL의 상부 영역에서 일정 간격으로 복수개의 콘택홀(108)이 형성되어 퓨즈라인 FL의 절단 부분을 노출시킨다.
여기서, 각각의 콘택홀(108)은 층간절연막(102)에 의해 서로 분리되며, 레이 저 빔을 이용한 리페어 공정시 블로킹(Blocking) 레이어로 작용하게 된다.
도 4a 및 도 4b는 도 3a 및 도 3b의 도면에서 퓨즈 마스크(106) 층을 제거한 도면이다.
도 4a 및 도 4b에 도시된 바와 같이, 절단하려고 하는 퓨즈라인 FL의 영역 (C),(D)라고 한다면, 영역 (C),(D)의 상부 영역에 콘택홀(108)이 형성되기 때문에 원하는 퓨즈라인 FL을 레이저 빔을 이용하여 커팅할 수 있게 된다.
이때, 영역 (C),(D)의 퓨즈라인 FL을 커팅할 경우, 영역 (D)에 인접하여 형성된 퓨즈라인 FL4이 레이저 빔 에러에 의해 커팅될 수 있다. 하지만, 본 발명은 영역(D)에 인접한 퓨즈라인 FL4의 상측에 층간절연막(102)과 패시베이션층(104)이 형성되어 레이저 빔이 인가되는 것을 방지하는 베리어 층으로 작용하게 된다. 이에 따라, 절단되는 퓨즈라인의 영역 (D)와 인접한 퓨즈라인 FL4이 불필요하게 커팅되지 않도록 한다.
여기서 콘택홀(108)은 2개의 퓨즈 라인 FL 당 하나가 형성된다. 즉, 인접한 두 개의 퓨즈라인 FL5,FL6 중 하나의 퓨즈라인 FL6 상부에 층간절연막(102)과 패시베이션층(1040)이 베리어 층으로 형성되어 레이저 빔의 에러로부터 불필요한 퓨즈라인 FL6이 성성되는 것을 방지하며, 다른 하나의 퓨즈라인 FL5은 상부에 콘택홀(108)이 형성되어 콘택홀(108)을 통해 조사되는 레이저 빔에 의해 커팅되도록 한다.
이상에서 설명한 바와 같이, 본 발명은 콘택홀을 이용한 베리어를 형성하여 커팅되는 퓨즈라인에 인접한 퓨즈라인이 불필요하게 커팅 되지 않도록 하여 리던던시 패일을 방지할 수 있게 된다.
결국, 본 발명은 퓨즈라인의 수를 감소시켜 퓨즈 영역의 사이즈를 줄이고 칩 밀도를 향상시켜 더 많은 퓨즈라인을 배치할 수 있도록 하여 반도체 소자의 수율을 향상시킬 수 있도록 하는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
Claims (4)
- 절연층의 상부에 일정간격을 갖는 복수개의 퓨즈라인을 형성하는 단계;상기 복수개의 퓨즈라인을 포함하여 상기 절연층의 상부에 층간절연막을 형성하는 단계;상기 층간절연막의 상부에 패시베이션층을 형성하는 단계; 및퓨즈 마스크를 식각 마스크로 하여 상기 층간절연막과 상기 패시베이션층을 일정 깊이로 식각하여 퓨즈 절단 부분을 노출시키는 복수개의 콘택홀을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
- 제 1항에 있어서, 상기 복수개의 퓨즈라인은 평면 구조상에서 지그재그 패턴으로 형성됨을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
- 제 2항에 있어서, 상기 복수개의 퓨즈라인 각각은 하나의 퓨즈라인의 양측에 2개의 콘택홀이 형성됨을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
- 제 1항에 있어서, 상기 복수개의 퓨즈라인은 인접한 퓨즈라인 2개당 하나의 콘택홀이 형성됨을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
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2006
- 2006-01-20 KR KR1020060006397A patent/KR20070076913A/ko not_active Application Discontinuation
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