CN114747007A - 具有分别驱动的源极区以改善性能的存储器块 - Google Patents

Abstract

本发明描述了用于在存储器单元块下方的基板中提供分离的源极区的装置和技术。该源极区可由相应的电压驱动器分别驱动，以提供诸如更均匀的编程和擦除速度以及更窄的阈值电压分布的益处。在一种方法中，提供单个源极区并且通过蚀刻沟槽以及用绝缘材料填充该沟槽来将该源极区分成多个源极区。到该源极区的触点可包括柱形触点，该柱形触点对于每个源极区延伸穿过该块。在另一种方法中，一个或多个平面触点对于每个源极区延伸穿过该块。在另一方面，编程操作在编程操作的验证测试期间向相应源极区施加不同电压。

Description

具有分别驱动的源极区以改善性能的存储器块

背景技术

本技术涉及存储器设备的操作。

半导体存储器设备已经变得越来越普遍用于各种电子设备。例如，非易失性半导体存储器用于蜂窝电话、数字相机、个人数字助理、移动计算设备、非移动计算设备以及其他设备。

电荷存储材料(诸如浮栅)或电荷俘获材料可以用于此类存储器设备中以存储表示数据状态的电荷。例如，电荷俘获材料可以垂直地布置在三维(3D)堆叠存储器结构中。3D存储器结构的一个示例是位成本可扩展(BiCS)体系结构，该体系结构包括交替的导电层和介电层的堆叠。

存储器设备包括存储器单元，这些存储器单元可被串联布置成NAND串，例如，其中选择栅极晶体管设置在NAND串的末端处以选择性地将NAND串的沟道连接到源极线或位线。然而，在操作此类存储器设备时存在各种挑战。

附图说明

图1A是示例存储器设备的框图。

图1B是图1A的存储器设备100的布置的框图，其中第一管芯130a上的控制电路130与单独的第二管芯126b上的存储器结构126通信。

图2是示出图1A的感测块51的一个实施方案的框图。

图3示出了图1A的用于将电压提供给平面中的存储器单元块的功率控制电路115的示例性具体实施。

图4A是示例性存储器管芯400的透视图，其中块设置在相应的平面P0和P1中，与图1A一致。

图4B示出了图1A的存储器结构126中的示例性晶体管450。

图5A示出了图4A的块B0-0中的NAND串的示例性视图。

图5B示出了图5A的块B0-0以及相应的NAND串、位线和感测电路的示例性顶视图。

图5C示出了图5A和图5B的NAND串700n的剖视图。

图6A示出了图4A的块B0-0的示例性构型，其中示出位于基板404中的分离的源极区SRC1、SRC2和SRC3。

图6B示出了图4A的块B0-0和B1-0的示例性构型，其中示出了分离的源极区SRC1、SRC2和SRC3。

图7A示出了图6A的块中的NAND串的平均编程阈值电压(Vth)与到字线(WL)驱动器的距离的关系的曲线。

图7B示出了图6A的块中的NAND串的阈值电压(Vth)与到字线(WL)驱动器的距离的关系的曲线图，其中示出了在G状态存储器单元的验证操作中源极区SRC1-SRC3处不同电压的影响。

图8A示出了实施例I(A)中图6A的块的顶视图，在该实施例中，到源极区的柱形触点位于该块内。

图8B示出了图8A的块沿着线A-A的剖视图。

图8C示出了图8A的块沿着线B-B的剖视图。

图9A示出了实施例I(B)中图6A的块的顶视图，在该实施例中，到源极区的柱形触点位于该块外部。

图9B示出了图9A的块沿着线B-B的剖视图。

图10示出了实施例I(C)中图6A的块的顶视图，在该实施例I(C)中，到源极区的触点位于该块内和位于该块外部，并且源极区包括不同的源极线。

图11A示出了具有单个源极区SRC的块的顶视图，其中到源极区的触点在该块的边缘处包括平面触点。

图11B示出了图11A的块沿着线A-A的剖视图。

图11C示出了图11A的块沿着线B-B的剖视图。

图12A示出了图8A的块的区沿着路径820的细节，与实施例I(A)-I(C)一致。

图12B示出了图12A的该块区沿着路径820的剖视图。

图12C示出了与图12B一致的块区的初始构型，其中形成基板404。

图12D示出了遵循图12C的构型的块区的构型，其中在基板中形成绝缘区。

图12E示出了遵循图12D的构型的块区的构型，其中在基板上形成层的堆叠。

图12F示出了遵循图12E的构型的块区的构型，其中在该堆叠中形成存储器孔和NAND串。

图12G示出了遵循图12F的构型的块区的构型，其中在该堆叠中形成沟槽。

图12H示出了遵循图12G的构型的块区的构型，其中金属经由该沟槽沉积在堆叠的层中。

图12I示出了遵循图12H的构型的块区的构型，其中从沟槽移除了金属。

图13A示出了实施例II中图6A的块的顶视图，在该实施例中，到源极区的不同平面触点在该块的边缘处提供。

图13B示出了图13A的块沿着线A-A的剖视图。

图13C示出了图13A的块沿着线B-B的剖视图。

图13D示出了图13A的块的区沿着路径1320的细节。

图13E示出了图13D的块区沿着实施例II(A)中的路径1320的剖视图。

图13F示出了与图12B一致的块区的初始构型，其中形成晶体硅基板。

图13G示出了遵循图13F的构型的块区的构型，其中在基板中形成绝缘区。

图13H示出了遵循图13G的构型的块区的构型，其中在基板上形成层的堆叠并且在该堆叠中形成存储器孔。

图13I示出了遵循图13H的构型的块区的构型，其中在存储器孔的底部形成外延区。

图13J1示出了遵循图13I的构型的块区的构型，其中在该堆叠中形成沟槽。

图13J2示出了图13J1的块区的顶视图。

图13J3示出了遵循图13J1的构型的块区的构型，其中形成外部柱形空隙以提供沟槽的加宽部分。

图13J4示出了图13J3的块区的顶视图。

图13K示出了遵循图13J3的构型的块区的构型，其中金属经由沟槽1330和外部柱形空隙1331沉积在堆叠的层中。

图13K1示出了图13K的块区的顶视图。

图13L示出了遵循图13K的构型的块区的构型，其中从沟槽移除了金属。

图13M示出了遵循图13L的构型的块区的构型，其中在沟槽中沉积绝缘层。

图13M1示出了图13M的块区的顶视图。

图13N示出了遵循图13M的构型的块区的构型，其中在沟槽中沉积导电材料。

图13N1示出了图13N的块区的顶视图。

图13O示出了遵循图13N的构型的块区的构型，其中形成内部柱形空隙以移除沟槽的加宽区中的导电材料的一部分，从而为该块的每个源极区形成分离的平面触点。

图13O1示出了图13O的块区的顶视图。

图14A示出了实施例II(B)中图13D的块区的剖视图，在该实施例中，在包括多层的基板中形成绝缘区，并且在该基板上形成堆叠。

图14B示出了用于形成图14A的构型的块区的构型，其中形成了在堆叠中垂直地延伸的沟槽和外部柱形空隙，并且外部柱形空隙在源极区之间形成。

图14C示出了遵循图14B的构型的块区的构型，其中绝缘层沉积在沟槽中并且蚀刻穿过底部。

图14D示出了遵循图14C的构型的块区的构型，其中在沟槽中沉积导电材料。

图14E示出了遵循图14D的构型的块区的构型，其中形成内部柱形空隙以移除外部柱形空隙中的导电材料的一部分，从而为该块的每个源极区形成分离的平面触点。

图15A示出了用于在包括分离的源极区的基板上制造交替层的堆叠的过程。

图15B示出了用于在图15A的过程中制造到源极区的柱形触点的过程。

图15C示出了用于在图15A的过程中制造到源极区平面触点的过程。

图16示出了用于对块进行编程的过程。

图17示出了八状态存储器设备的阈值电压(Vth)分布。

图18示出了用于使用不同的源极区电压执行编程操作的示例性电压信号，与图16一致。

具体实施方式

描述了用于提供具有分别驱动的源极区的存储器块的装置和技术。可诸如通过提供更窄的阈值电压分布来改善性能。

在一些存储器设备中，存储器单元彼此接合，诸如在块或子块中的NAND串中。每个NAND串包括：一个或多个漏极端选择栅极晶体管(称为SGD晶体管)之间串联连接的多个存储器单元，其位于NAND串的连接到位线的漏极端上；以及一个或多个源极端选择栅极晶体管(称为SGS晶体管)，其位于NAND串或其他存储器串或连接的存储器单元组的连接到源极线的源极端上。选择栅极晶体管也称为选择栅极。此外，存储器单元可以布置有用作控制栅极的公共控制栅极线(例如，字线)。存储器单元可以其他类型的串连接，并且也可以其他方式连接。

在3D存储器结构中，存储器单元可被布置在基板中的堆叠的垂直NAND串中，其中堆叠包括交替的导电层和介电层。导电层用作连接到存储器单元的字线。每个NAND串可具有与字线相交以形成存储器单元的直立圆柱体的形状。另外，每个NAND串包括在堆叠中垂直延伸的各种层。NAND串的源极端连接到基板中的源极区，并且NAND串的漏极端连接到位线。例如，参见图5A-5C。

在2D存储器结构中，存储器单元可布置在基板上的水平NAND串中。

持续期望缩小此类存储器设备以改善性能、增大容量并降低成本。然而，难以维持一致的性能。例如，基于NAND串到提供驱动电压的行解码器的距离，在存储器单元块上会发生编程和擦除速度的变化。一个潜在解决办法是将页面大小降低到标准的16kB页面大小以下。在这种情况下，存储器单元块可被分成分离的较小块，不过这会增大芯片大小并降低可定制性。另一种潜在解决办法是开发减小块的字线之间电阻和电容变化的工艺改进。在块的相对侧上使用行解码器也可能是有帮助的。

本文提供的技术解决了上述及其他问题。在一个方面，在块下方的基板中提供分离的源极区。该源极区可由相应的电压驱动器分别驱动，以提供诸如更均匀的编程和擦除速度以及更窄的阈值电压分布的益处。在一种方法中，提供单个源极区，并且通过蚀刻沟槽以及用绝缘材料填充该沟槽以提供绝缘区604和605(图6A)，从而将该单个源极区分成多个源极区SRC1-SRC3。可采用不同的方式提供到源极区的触点。触点从该块上方延伸到基板，以提供到源极区的用于承载电压信号的导电路径。例如，一个或多个柱形触点801-806(图8A)可对于每个源极区延伸穿过该块。柱形触点900、905和910也可在块的侧向区域920中延伸穿过该块。在另一种方法中，一个或多个平面触点602b1-602b3和603b1-603b3(图13A)对于每个源极区延伸穿过该块。单个平面触点可在沿着该块的相对的长边缘的沟槽中形成，并且通过蚀刻穿过该沟槽的柱形空隙1332(图13O1)以及利用绝缘件1302(图13D)填充柱形空隙将该触点分成分离的触点。

在另一方面，编程操作在编程操作的验证测试期间向相应源极区施加不同电压Vsrcl-Vsrc3(图18)。

这些和其他特征将在下文进一步讨论。

图1A是示例性存储设备的框图。存储器设备100，诸如非易失性存储系统，可包括一个或多个存储器管芯108。存储器管芯108或芯片包括存储器单元的存储器结构126，诸如存储器单元的阵列、控制电路110和读/写电路128。存储器结构126能够经由行解码器124通过字线寻址，并且能够经由列解码器132通过位线寻址。读/写电路128包括多个感测块51、52、......、53(感测电路)并允许并行读取或编程存储器单元的页。通常，控制器122包括在与一个或多个存储器管芯108相同的存储器设备100(例如，可移动存储卡)中。控制器可位于与存储器管芯108分开的管芯127上。命令和数据经由数据总线120在主机140和控制器122之间传输，并且经由线118在控制器和一个或多个存储器管芯108之间传输。

存储器结构可以为2D存储器结构或3D存储器结构。存储器结构可包括一个或多个存储器单元阵列，该一个或多个存储器单元阵列包括3D阵列。存储器结构可包括单体3D存储器结构，其中多个存储器级形成在单个基板(诸如晶圆)上方(而不是在其中)，没有中间基板。存储器结构可包括任何类型的非易失性存储器，该非易失性存储器在具有设置在硅基板上方的有源区域的存储器单元阵列的一个或多个物理级中单片地形成。存储器结构可在非易失性存储器设备中，该非易失性存储器设备具有与存储器单元的操作相关联的电路，无论相关联的电路是在基板上方还是在基板内。

控制电路110与读/写电路128协作以在存储器结构126上执行存储器操作，并且包括状态机、片上地址解码器114和功率控制电路115。可提供存储区113，例如，用于操作参数和软件/代码。在一个实施方案中，状态机由软件编程。在其他实施方案中，状态机不使用软件并且完全以硬件(例如，电气电路)实现。

片上地址解码器114提供主机或存储器控制器所使用的硬件地址与解码器124和132所使用的硬件地址之间的地址接口。功率控制电路115控制在存储器操作期间提供给字线、选择栅极线、位线和源极线的功率和电压。该功率控制模块可包括用于字线、SGS和SGD晶体管和源极线的驱动器。还参见图3。在一种方法中，感测块可包括位线驱动器。

在一些具体实施中，可组合部件中的一些部件。在各种设计中，除存储器结构126之外的部件中的一个或多个部件(单独或组合)可被认为是至少一个控制电路，该至少一个控制电路被配置为执行本文所述的技术，包括本文所述的过程的步骤。例如，控制电路可包括控制电路110、状态机112、解码器114和132、功率控制电路115、感测块51、52...53、读/写电路128、控制器122等中的任何一者或者其组合。状态机是可对控制电路110的操作进行控制的电路。在一些实施方案中，状态机由微处理器、微控制器和/或RISC处理器实现或替换。

片外控制器122(在一个实施方案中是电路)可包括处理器122e、存储器诸如ROM122a和RAM 122b以及纠错码(ECC)引擎245。ECC引擎可以纠正许多读取错误。RAM 122b可以是例如存储未提交数据的DRAM。在编程期间，待编程的数据的副本被存储在RAM 122b中，直到编程成功完成。响应于成功完成，数据从RAM 122b中被擦除并且被提交或释放到存储器单元块。RAM 122b可存储一个或多条字线的数据。

还可以提供存储器接口122d。与ROM、RAM和处理器通信的存储器接口是提供控制器与存储器管芯之间的电接口的电路。例如，存储器接口可以改变信号的格式或定时、提供缓冲区、隔离电涌，锁存I/O等。处理器可以经由存储器接口122d向控制电路110(或存储器管芯的任何其他部件)发出命令。

控制器122中的存储器诸如ROM 122a和RAM 122b包括代码诸如一组指令，并且处理器可操作为执行该组指令以提供本文所述的功能。另选地或除此之外，处理器可从存储器结构的子集126a访问代码，诸如一个或多条字线中的存储器单元的保留区域。

例如，控制器可使用代码来访问存储器结构，诸如用于编程操作、读取操作和擦除操作。代码可包括引导代码和控制代码(例如，一组指令)。引导代码是在引导或启动过程中初始化控制器并使控制器能够访问存储器结构的软件。控制器可使用代码来控制一个或多个存储器结构。在上电时，处理器122e从ROM 122a或子集126a取出引导代码以供执行，并且引导代码初始化系统部件并将控制代码加载到RAM 122b中。一旦控制代码被加载到RAM中，便由处理器执行。控制代码包括执行基本任务的驱动器，基本任务为诸如控制和分配存储器、对指令的处理区分优先次序，以及控制输入和输出端口。

一般来讲，控制代码可包括执行本文所述功能的指令，包括下文进一步讨论的流程图的步骤，并且提供电压波形，包括下文进一步讨论的那些。控制电路可以被配置为执行用于执行本文所述的功能的指令。

在一个实施方案中，主机是计算设备(例如，膝上型计算机、台式计算机、智能电话、平板电脑、数字相机)，其包括一个或多个处理器、一个或多个处理器可读存储器设备(RAM、ROM、闪存存储器、硬盘驱动器、固态存储器)，该一个或多个处理器可读存储器设备存储用于对一个或多个处理器进行编程以执行本文所述方法的处理器可读代码(例如，软件)。主机还可包括附加系统存储器、一个或多个输入/输出接口和/或与一个或多个处理器通信的一个或多个输入/输出设备。

除NAND闪存存储器之外，还可以使用其他类型的非易失性存储器。

半导体存储器设备包括易失性存储器设备，诸如动态随机存取存储器(DRAM)或静态随机存取存储器(SRAM)设备，非易失性存储器设备，诸如电阻式随机存取存储器(ReRAM)、电可擦除可编程只读存储器(EEPROM)、闪存存储器(也可以被认为是EEPROM的子集)、铁电随机存取存储器(FRAM)和磁阻随机存取存储器(MRAM)，以及能够存储信息的其他半导体元件。每种类型的存储器设备可具有不同的配置。例如，闪存存储器设备可以NAND配置或NOR配置进行配置。

该存储器设备可由无源元件和/或有源元件以任何组合形成。以非限制性示例的方式，无源半导体存储器元件包括ReRAM设备元件，在一些实施方案中，ReRAM设备元件包括电阻率切换存储元件，诸如反熔丝或相变材料，以及可选的转向元件，诸如二极管或晶体管。此外，以非限制性示例的方式，有源半导体存储器元件包括EEPROM和闪存存储器设备元件，在一些实施方案中，该闪存存储器设备元件包括包含电荷存储区的元件，诸如浮栅、导电性纳米颗粒或电荷存储介电材料。

多个存储器元件可被配置为使得它们串联连接或者使得每个元件可被单独访问。以非限制性示例的方式，NAND配置中的闪存存储器设备(NAND存储器)通常包含串联连接的存储器元件。NAND串是包括存储器单元和SG晶体管的一组串联连接的晶体管的示例。

NAND存储器阵列可被配置为使得该阵列由存储器的多个串构成，其中串由共享单个位线并作为组被访问的多个存储器元件构成。另选地，可配置存储器元件，使得每个元件可被单独访问，例如NOR存储器阵列。NAND存储器配置和NOR存储器配置为示例，并且可以其他方式配置存储器元件。

位于基板之内以及/或者之上的半导体存储器元件可被布置成二维或三维，诸如2D存储器结构或3D存储器结构。

在2D存储器结构中，半导体存储器元件被布置在单个平面或单个存储器设备级中。通常，在2D存储器结构中，存储器元件被布置在平面中(例如，在x-y方向平面中)，该平面基本上平行于支承存储器元件的基板的主表面延伸。基板可以是存储器元件的层在其之上或之中形成的晶圆，或者其可以是在存储器元件形成后附接到其的承载基板。作为非限制性示例，基板可包括半导体，诸如硅。

存储器元件可被布置在处于有序阵列中(诸如在多个行和/或列中)的单个存储器设备级中。然而，存储器元件可以非常规配置或非正交配置排列。存储器元件可各自具有两个或更多个电极或接触线，诸如位线和字线。

布置3D存储器阵列，使得存储器元件占据多个平面或多个存储器设备级，从而形成三维结构(即，在x、y和z方向上，其中z方向基本上垂直于基板的主表面，并且x和y方向基本上平行于基板的主表面)。

作为非限制性示例，3D存储器结构可被垂直地布置为多个2D存储器设备级的堆叠。作为另一个非限制性示例，3D存储器阵列可被布置为多个垂直的列(例如，基本上垂直于基板的主表面即在y方向上延伸的列)，其中每列具有多个存储器元件。这些列可以例如在x-y平面中以2D配置布置，从而导致存储器元件的3D布置，其中元件位于多个垂直堆叠的存储器平面上。三维存储器元件的其他配置也可以构成3D存储器阵列。

以非限制性示例的方式，在3D NAND存储器阵列中，存储器元件可耦合在一起以在单个水平(例如，x-y)存储器设备级内形成NAND串。另选地，存储器元件可耦接在一起以形成横贯多个水平存储器设备级的垂直NAND串。可以设想其他3D配置，其中一些NAND串包含单个存储器级中的存储器元件，而其他串则包含跨越多个存储器级的存储器元件。3D存储器阵列还可以被设计为处于NOR配置和处于ReRAM配置。

通常，在单体3D存储器阵列中，在单个基板上方形成一个或多个存储器设备级。可选地，单体3D存储器阵列还可以具有至少部分地位于单个基板内的一个或多个存储器层。作为非限制性示例，基板可包括半导体，诸如硅。在单体3D阵列中，构成阵列的每个存储器设备级的层通常形成在阵列的下层存储器设备级的层上。然而，单体3D存储器阵列的相邻存储器设备级的层可以在存储器设备级之间共享或者在存储器设备级之间具有中间层。

2D阵列可以单独形成，并且然后封装在一起以形成具有多层存储器的非单体存储器设备。例如，非单片的堆叠存储器可通过在单独的基板上形成存储器级并且然后将存储器级堆叠在彼此之上而构造。在堆叠之前可以将基板减薄或从存储器设备级移除，但由于存储器设备级最初形成在单独的基板之上，因此所得的存储器阵列不是单体3D存储器阵列。此外，多个2D存储器阵列或3D存储器阵列(单体或非单体)可以形成在单独的芯片上，并且然后封装在一起以形成堆叠芯片存储器设备。

通常需要相关联的电路来操作存储器元件并与存储器元件通信。作为非限制性示例，存储器设备可具有用于控制并驱动存储器元件以实现诸如编程和读取的功能的电路。该相关联的电路可与存储器元件位于同一基板上和/或位于单独的基板上。例如，用于存储器读取-写入操作的控制器可定位在单独的控制器芯片上和/或定位在与存储器元件相同的基板上。

本领域的技术人员将认识到，该技术不限于所描述的2D示例性结构和3D示例性结构，而是涵盖如本文所述并且如本领域的技术人员所理解的技术的实质和范围内的所有相关存储器结构。

图1B是图1A的存储器设备100的布置的框图，其中第一管芯130a上的控制电路130与单独的第二管芯126b上的存储器结构126通信。控制电路可经由存储器接口131(例如，类似于存储器接口122d)与存储器结构和管芯126b通信。存储器接口(I/F)的示例包括JEDEC的公共闪存存储器接口。本文所述的技术可用结合到一个或多个存储器管芯126b的控制管芯130a来实现，其中存储器管芯包括存储器结构126，并且控制管芯包括表示存储器结构的外围电路的全部或子集的控制电路130。控制电路可位于与多个存储器单元相同的管芯上，或者位于与多个存储器单元不同的管芯上。

例如，存储器结构可包含非易失性存储器单元。在一些实施方案中，存储器管芯和控制管芯结合在一起。控制电路130可包括在存储器结构上执行存储器操作(例如，写入、读取、擦除等)的一组电路。控制电路可包括状态机112、存储区113、片上地址解码器114和功率控制电路115。在另一个实施方案中，读/写电路128的一部分位于控制管芯130a上，而读/写电路的另一部分位于存储器管芯126b上。例如，读/写电路可包含感测放大器。该感测放大器可位于控制管芯和/或存储器管芯上。

术语“存储器管芯”可以指包含用于存储数据的非易失性存储器单元的半导体管芯。术语“控制电路管芯”可以指包含用于在存储器管芯上的非易失性存储器单元上执行存储器操作的控制电路的半导体管芯。通常，许多半导体管芯由单个半导体晶圆形成。

图2是示出图1A的感测块51的一个实施方案的框图。单独感测块51被划分为称为感测电路60-63或感测放大器的一个或多个核心部分以及称为管理电路190的公共部分。在一个实施方案中，每个感测电路连接到相应的位线和NAND串，并且公共管理电路190连接到一组多个(例如，四个或八个)感测电路。组中的每个感测电路经由数据总线176与相关联的管理电路通信。因此，存在与一组存储元件(存储器单元)的感测电路通信的一个或多个管理电路。

作为示例，感测电路60在编程循环期间操作以向未选定位线提供预充电/编程-抑制电压或向选定位线提供编程-使能电压。未选定位线连接到未选定NAND串以及其中的未选定存储器单元。未选定存储器单元可以是未选定NAND串中的存储器单元，其中存储器单元连接到所选择的或未选定字线。未选定存储器单元也可以是所选择的NAND串中的存储器单元，其中存储器单元连接到未选定字线。所选择的位线连接到所选择的NAND串以及其中的所选择的存储器单元。

感测电路60还在编程循环中的验证测试期间操作，以感测存储器单元，从而通过达到分配的数据状态(例如，如其超过分配的数据状态的验证电压的Vth所指示)来确定其是否已完成编程。感测电路60还在读取操作期间操作以确定存储器单元已被编程到的数据状态。感测电路60还在验证测试期间在擦除操作中操作，以确定多个存储器单元是否具有低于验证电压的Vth。感测电路通过确定已连接位线中的传导电流是高于还是低于预先确定的阈值电平来执行感测。这指示存储器单元的Vth是分别低于还是高于字线电压。

感测电路60还在如一开始所述的禁用操作中操作，用于永久性地增大选择栅极晶体管的阈值电压以防止存取存储器单元。感测电路确定选择栅极晶体管的Vth是否高于施加到选择栅极晶体管的控制栅极的验证电压Vverify。

感测电路可包括连接到晶体管55(例如，nMOS)的选择器56或开关。基于晶体管55的控制栅极58和漏极57处的电压，晶体管可以作为传输门或位线钳位操作。当控制栅极处的电压充分高于漏极上的电压时，晶体管作为传输门操作以将漏极处的电压传递到晶体管的源极59处的位线(BL)。例如，当对未选定NAND串进行预充电和抑制时，可以传递编程-抑制电压诸如1V至2V。或者，可以传递编程-使能电压诸如0V以允许在选定NAND串中进行编程。选择器56可以将电源电压Vdd(例如3V至4V)传输到晶体管55的控制栅极，以使其作为传输门操作。

当控制栅极处的电压低于漏极上的电压时，晶体管55作为源极跟随器操作以将位线电压设置或钳位在Vcg-Vth处，其中Vcg为控制栅极58上的电压，并且Vth(例如，1V)为晶体管55的阈值电压。这假设源极线处于0V。该模式可以在感测操作诸如读取操作和验证操作期间使用。因此，由晶体管55基于由选择器56输出的电压来设置位线电压。例如，选择器56可以将Vbl_sense+Vth(例如，1.5V)传递到晶体管55，以在位线上提供Vbl_sense(例如，0.5V)。Vbl选择器173可以将相对高的电压诸如Vdd传递到漏极57，该电压高于晶体管55上的控制栅极电压以在感测操作期间提供源极跟随器模式。

Vbl选择器173可传递多个电压信号中的一个电压信号。例如，Vbl选择器可以传递编程-抑制电压信号，该编程-抑制电压信号从初始电压(例如，0V)增大到编程抑制电压(例如，在编程循环期间针对未选定NAND串的相应的位线的电压Vbl_inh)。Vbl选择器173可以在编程循环期间针对选定NAND串的相应的位线传递编程-使能电压信号诸如0V。例如，Vbl选择器可以基于来自处理器192的命令来选择来自图3中的BL电压驱动器340的电压信号。

在一种方法中，每个感测电路的选择器56可以与其他感测电路的选择器分开控制。每个感测电路的Vbl选择器173也可以与其他感测电路的Vbl选择器分开控制。

在感测期间，感测节点171被充电直到初始电压Vsense_init诸如3V。然后，感测节点经由晶体管55传递到位线，并且感测节点的衰减量用于确定存储器单元是处于导电状态还是非导电状态。具体地讲，比较电路175通过在感测时将感测节点电压与跳闸电压进行比较来确定衰减量。如果感测节点电压衰减到低于跳闸电压Vtrip，则存储器单元处于导电状态并且其Vth等于或低于验证电压。如果感测节点电压未衰减到低于Vtrip，则存储器单元处于非导电状态并且其Vth高于验证电压。例如，由比较电路175基于存储器单元分别是处于导电状态还是非导电状态而将感测节点锁存器172设置为0或1。感测节点锁存器中的数据可以是由处理器192读取并用于更新跳闸锁存器174的位。随后，对于下一个编程循环，处理器可以使用跳闸锁存器中的位以及锁存器194-197中的分配的数据状态来确定存储器单元和NAND串是被选择用于还是未被选择用于编程循环中的编程，从而将适当的使能或抑制位线电压分别传递到位线。锁存器194-197可被视为数据锁存器或用户数据锁存器，因为它们将待编程的数据存储到存储器单元中。

管理电路190包括处理器192、分别用于感测电路60-63的四组示例性数据锁存器194-197、以及耦接在数据锁存器组与数据总线120之间的I/O接口196。可以为每个感测电路提供一组三个数据锁存器，例如，包括单独锁存器LDL、MDL和UDL。在一些情况下，可以使用不同数量的数据锁存器。在每单元三位的实施方案中，LDL存储用于下页数据的位，MDL存储用于中间页数据的位，并且UDL存储用于上页数据的位。

处理器192执行计算，以便确定存储在被感测的存储器单元中的数据并将所确定的数据存储在该组数据锁存器中。每组数据锁存器194-197用于在读取操作期间存储由处理器192确定的数据位并在编程操作期间存储从数据总线120导入的数据位，这些数据位表示要编程到存储器中的写入数据。I/O接口196在数据锁存器194-197和数据总线120之间提供接口。

在读取期间，系统的操作处于状态机112的控制之下，该状态机控制向寻址的存储器单元提供不同的控制栅极电压。当它逐步通过与存储器支持的各种存储器状态相对应的各种预定义控制栅极电压时，感测电路可以在这些电压中的一个电压处跳闸，并且对应输出将经由数据总线176从感测电路提供给处理器192。此时，处理器192通过考虑感测电路的跳闸事件和关于来自状态机的经由输入线193施加的控制栅极电压的信息来确定所得的存储器状态。然后，它计算存储器状态的二进制编码，并将得到的数据位存储到数据锁存器194-197中。

一些具体实施可包括多个处理器192。在一个实施方案中，每个处理器192将包括输出线(未示出)，使得每个输出线被线或在一起。在一些实施方案中，输出线在连接到线或线之前被反转。该配置使得能够在编程验证测试期间快速确定编程过程何时完成，因为接收线或的状态机可以确定何时所有被编程的位达到了期望的水平。例如，当每个位达到其所需电平时，该位的逻辑零将被发送到线或线(或数据一被反转)。当所有位输出数据0(或数据一被反转)时，状态机知道终止编程过程。因为每个处理器与八个感测电路通信，所以状态机需要读取线或线八次，或者将逻辑添加到处理器192以累积相关位线的结果，使得状态机只需要读取一次线或线。类似地，通过正确选择逻辑电平，全局状态机可以检测第一位何时改变其状态并相应地改变算法。

在存储器单元的编程或验证操作期间，要编程的数据(写入数据)存储在来自数据总线120的数据锁存器组194-197中。在重新编程期间，存储器单元的相应的一组数据锁存器可基于编程脉冲量值存储指示何时使存储器单元能够重新编程的数据。

在状态机的控制下，编程操作将一系列编程电压脉冲施加到所寻址的存储器单元的控制栅极。每个电压脉冲的幅值可以在处理中从先前编程脉冲逐步增加一个步长，该处理被称为增量步进脉冲编程。每个编程电压之后是验证操作以确定存储器单元是否已被编程到所需的存储器状态。在一些情况下，处理器192监控相对于所需存储器状态的读回存储器状态。当两者一致时，处理器192将位线设置为编程禁止模式，诸如通过更新其锁存器。即使将附加的编程脉冲施加到其控制栅极，这也禁止耦接到位线的存储器单元进一步编程。

每组数据锁存器194-197可被实现为每个感测电路的数据锁存器的堆叠。在一个实施方案中，每个感测电路60有三个数据锁存器。在一些具体实施中，数据锁存器被实现为移位寄存器，以便存储在其中的并行数据被转换为用于数据总线120的串行数据，反之亦然。对应于存储器单元的读/写块的所有数据锁存器可以连接在一起以形成块移位寄存器，从而可以通过串行传输输入或输出数据块。具体地讲，读/写电路模块组被调整，使得其数据锁存器组将数据按顺序移入或移出数据总线，就如它们是整个读/写块的移位寄存器的一部分一样。

数据锁存器指示相关存储器单元何时达到编程操作的某些里程碑。例如，锁存器可识别存储器单元的Vth低于特定验证电压。数据锁存器指示存储器单元当前是否存储来自一页数据的一个或多个位。例如，LDL锁存器可以用于存储下页数据。当下页位存储在相关联的存储器单元中时，LDL锁存器被翻转(例如，从0到1)。对于每单元三位，当分别将中间或上页位存储在相关联的存储器单元中时，翻转MDL或UDL锁存器。这在相关联的存储器单元完成编程时发生。

图3示出了图1A的用于将电压提供给平面中的存储器单元块的功率控制电路115的示例性具体实施。在一种方法中，可针对管芯的每个平面重复所示的电路。在该示例中，存储器结构126包括一组四个相关块B0-0至B0-3，以及另一组四个相关块B0-4至B0-7。还参见图4A。块可以在一个或多个平面中。图1A的行解码器124经由传输晶体管322向字线和每个块的选择栅极控制线提供电压。在一种方法中，为每个块提供单独的行解码器。行解码器可在块的一侧提供，如图6A中那样，或者在块的相对端提供。行解码器也可由两个块共享，每个块位于诸如图4A中的P0和P1两个平面中的一个中。

行解码器向传输晶体管提供控制信号，该传输晶体管将块连接到行解码器。在一种方法中，每组块的传输晶体管由公共控制栅极电压控制。因此，一组块的传输晶体管在给定时间全部导通或截止。如果传输晶体管导通，则来自行解码器的电压被提供给相应控制栅极线或字线。如果传输晶体管截止，则行解码器与相应的控制栅极线或字线断开，使得电压在相应的控制栅极线或字线上浮动。

例如，控制栅极线312连接到传输晶体管组313-316，其继而分别连接到控制栅极线B0-4至B0-7。控制栅极线317连接到传输晶体管组318-321，其继而分别连接到控制栅极线B0-0至B0-3。

通常，在块中一次在一个选定块上执行编程或读取操作。可以在选定块或子块上执行擦除操作。行解码器可将全局控制线302连接到本地控制线303。控制线表示导电路径。在许多电压驱动器的全局控制线上提供电压。一些电压驱动器可以向连接到全局控制线的开关350提供电压。控制传输晶体管324以将电压从电压驱动器传输到开关350。

电压驱动器可包括选定数据字线(WL)驱动器347，该选定数据字线驱动器在编程或读取操作期间在选定数据字线上提供电压。驱动器347可以在编程操作的编程循环期间在WLn上提供预充电电压和编程电压。驱动器348可用于未选定数据字线。如果使用虚设字线，也可提供虚设字线驱动器。

电压驱动器还可包括用于每个子块的单独SGD驱动器。例如，诸如在图5A中，可分别为SB0、SB1、SB2和SB3提供SGD驱动器346、346a、346b和346c。SGD驱动器向连接到SGD晶体管(漏极侧选择栅极晶体管)的控制栅极的控制线提供电压。在一个选项中，SGS驱动器345对于块中的不同子块是共同的，并且向连接到SGS晶体管(源极侧选择栅极晶体管)的控制栅极的控制线提供电压。

包括行解码器的各种部件可以从控制器诸如状态机112或控制器122处接收命令，以执行本文描述的功能。

基板(例如，p阱)电压驱动器330向基板提供电压Vsub。源极区电压驱动器331a、331b和331c分别向基板中的三个源极区SRC1、SRC2和SRC3提供电压信号。

位线电压驱动器340包括向一组位线342提供电压的电压源。这组位线也可由多个块共享。

在诸如图4A至图6中描绘的堆叠存储器设备中，多组已连接存储器单元可布置在NAND串中，该NAND串从基板垂直向上延伸。在一种方法中，每个NAND串的底部(或源极端)与基板例如阱区接触，并且每个NAND串的顶端(或漏极端)连接到相应的位线。

图4A是示例性存储器管芯400的透视图，其中多个块设置在相应的平面P0和P1中，与图1A一致。存储器管芯包括基板404、其中形成存储器单元块的中间区402，以及其中一个或多个上部金属层被图案化以形成位线和其他导电路径的上部区403。平面P0和P1表示形成在基板404中的相应隔离区。另外，在P0中形成n个块的第一块序列405(标记为B0-0至B0-n-1)，并且在P1中形成n个块的第二块序列415(标记为B1-0至B1-n-1)。每个平面可具有相关联的行和列控制电路，诸如图1A的行解码器124、读/写电路128和列解码器132。

在一种方法中，可在平面之间共享可位于管芯的外围区域中的控制电路110。每个平面可具有一组单独的位线。

通过在多个平面中提供存储器单元块，可以在平面中执行并行操作。例如，可同时擦除不同平面中的块。

基板404还可以承载块下方的电路，以及一个或多个下部金属层，该一个或多个下部金属层在导电路径中被图案化以承载电路的信号。

在该示例中，存储器单元形成在块中的垂直NAND串中。每个块包括存储器单元的堆叠区域，其中堆叠的交替层表示字线。在一种可能的方法中，每个块具有相对的分层侧，垂直触点从该分层侧向上延伸至上部金属层，以形成与导电路径的连接。虽然示出了两个平面作为示例，但其他示例可使用四个或更多个平面。每个管芯一个平面也是可能的。

虽然以上示例涉及具有垂直延伸的NAND串的3D存储器设备，但是本文提供的技术也适用于其中NAND串在基板上水平延伸的2D存储器设备。

图4B示出了图1A的存储器结构126中的示例性晶体管450。晶体管包括控制栅极CG、漏极D、源极S和沟道CH，并且例如可以表示存储器单元或选择栅极晶体管。晶体管的漏极端任选地经由NAND串中的一个或多个其他晶体管连接到位线BL，并且晶体管的源极端任选地经由NAND串中的一个或多个其他晶体管连接到源极线SL。晶体管可表示例如存储器单元或选择栅极晶体管。

图5A示出了图4A的块B0-0中的NAND串的示例性视图。NAND串以3D配置布置在块的子块中。每个子块包括多个NAND串，其中描绘了一个示例NAND串。例如，SB0、SB1、SB2和SB3分别包括示例NAND串500n、510n、520n和530n。NAND串具有数据字线、虚设字线和选择栅极线。每个子块包括一组NAND串，该组NAND串在x方向上延伸并且具有公共SGD线或控制栅极层。NAND串500n、510n、520n和530n分别位于子块SB0、SB1、SB2和SB3中。可以基于字线编程顺序来进行块的编程。一个选项是在对下一字线的存储器单元编程之前，对位于不同子块中的不同字线部分中的存储器单元进行编程，一次一个子块。例如，这可以涉及在SB0、SB1、SB2和SB3中对WL0编程，然后在SB0、SB1、SB2和SB3中对WL1编程，依此类推。例如，字线编程顺序可从WL0(源极端字线)开始，并且在WL7(漏极端字线)结束。为简单起见，此示例包括八个数据字线。实际上会使用多得多的字线，诸如64、96或更多个字线。

在擦除操作中，通常擦除整个块，但部分块擦除也是可能的，诸如通过擦除块的选定子块和/或通过擦除连接到字线的子集的存储器单元，该子集少于字线的全部。

B0-0的多个存储器单元被布置在NAND串中，其中每个NAND串包括沿着NAND串的长度的连续电荷俘获层。NAND串500n、510n、520n和530n分别具有沟道500a、510a、520a和530a。附加地，NAND串500n包括SGS晶体管501、虚设存储器单元502、数据存储器单元503-514、虚设存储器单元515和SGD晶体管516。NAND串510n包括SGS晶体管521、虚设存储器单元522、数据存储器单元523-534、虚设存储器单元535和SGD晶体管536。NAND串520n包括SGS晶体管541、虚设存储器单元542、数据存储器单元543-554、虚设存储器单元555和sGD晶体管556。NAND串530n包括SGs晶体管561、虚设存储器单元562、数据存储器单元563-574、虚设存储器单元575和SGD晶体管576。

该示例示出了每个NAND串的漏极端处的一个SGD晶体管，以及每个NAND串的源极端处的一个SGS晶体管。在一种方法中，SB0、SB1、sB2和sB3中的SGD晶体管可以分别由单独的控制线sGD(0)、SGD(1)、SGD(2)和SGD(3)驱动。在另一种方法中，可以在NAND串中提供多个SGD和/或SGS晶体管。

图5B示出了图5A的块B0-0以及相应的NAND串、位线和感测电路的示例性顶视图。该视图位于x-y平面中。每个圆表示NAND串。在该示例中，该块被分成三个子集580-582，这些子集分别对应于三个分离的源极区SRC1-SRC3，与图6A一致。第一子集580包括位线BL0至BLa以及相关联的NAND串和感测电路。第二子集581包括位线BLa+1到BLb以及相关联的NAND串和感测电路。第三子集582包括位线BLb+1到BLc以及相关联的NAND串和感测电路。每个子集表示该块中与相应源极区接触的NAND串子集。不同的NAND串子集分别与不同的源极区SRC1-SRC3接触。而且，这组NAND串的这些不同子集与这组位线的不同子集接触，例如，BLa+1到BLb、BLa+1到BLb，和BLb+1到BLc。

此外，该块被分成子块SB0-SB3，与图5A一致。SB0包括图5A的NAND串500n和附加NAND串。SB1包括图5A的NAND串510n和附加NAND串。SB2包括图5A的NAND串520n和附加NAND串。SB3包括图5A的NAND串530n和附加NAND串。

每个位线连接到相应的一组NAND串，包括每个子块中的一个NAND串。例如，BL0连接到一组NAND串599中的NAND串500n、510n、520n和530n。每个位线还连接到相应的感测电路，与图2的感测电路60-63一致。例如，BL0连接到感测电路SC0。

在一种方法中，可一次针对一个子块发生编程操作，编程操作包括验证测试。在编程操作中，将编程脉冲施加到选定字线。然后针对连接到选定子块中的选定字线的存储器单元执行验证测试。可针对每个编程的数据状态执行分离的验证测试。参见图18中的示例性验证电压。在验证测试期间，将验证电压施加到存储器单元，同时感测电路感测相应位线上的电流。例如，SC0可基于NAND串500n、510n、520n和530n中的任一者中的电流来感测BL0上的电流。如果该电流低于用于选定子块中的所有或几乎所有选定NAND串的指定水平，则该子块通过验证测试。例如，如果子块中的NAND串有不超过1-5％未通过验证测试，则表示通过验证测试。当该电流低于用于NAND串的指定水平时，这意味着NAND串中的选定存储器单元的阈值电压高于验证电压。

图5C示出了图5A和图5B的NAND串500n的剖视图。NAND串通过在堆叠中蚀刻存储器孔，然后沿着存储器孔的侧壁沉积多个材料薄层来形成。存储器单元形成在其中字线与多个薄层相交的区域中，并且选择栅极晶体管形成在SGS和SGD控制线与多个薄层相交的区域中。

多个薄层可形成环形层并且可例如使用原子层沉积进行沉积。例如，这些层可包括阻挡氧化物层663、电荷俘获层664或膜(诸如氮化硅(Si3N4)或其他氮化物)、隧道层665(例如，栅极氧化物诸如氧化铝)和沟道660(例如，包括多晶硅)。还可提供介电芯666(例如，包含二氧化硅)。这些层可提供MANOS或金属(W)-氧化铝(Al2O3)-氮化物(Si3N4)-氧化物(SiO2)-硅(Si)结构。字线或控制线可包含金属，诸如钨。在该示例中，所有层设置在存储器孔中。在其他方法中，层中的一些层可设置在字线或控制线层中。多个薄层形成NAND串的柱状有源区域。

图6A示出了图4A的块B0-0的示例性构型，其中示出位于基板404中的分离的源极区SRC1、SRC2和SRC3。如在一开始所提及的，可通过用分离的电压驱动器在基板中提供分离的源极区来改善块的性能。在该示例中，在基板404中提供三个源极区SRC1-SRC3。根据NAND串和/或位线的相关数量，这些不同的源极区可具有相同的大小或不同的大小。通常，可以通过提供两个或更多个源极区来改善块的性能。

该基板中的绝缘区604和605将这些源极区分离。在该基板中形成的每个绝缘区位于多个分离的源极区中的相邻源极区之间。例如，绝缘区604位于SRC1和SRC2之间，并且绝缘区605位于SRC2和SRC3之间。

该块包括堆叠区601，其中形成NAND串。区601由该块的相对边缘处的沟槽602和603界定。可形成沟槽以允许移除块的牺牲层，如下文进一步讨论的。然后，可仅用绝缘材料填充沟槽，或者用绝缘材料和导电材料填充沟槽。在沟槽中使用导电材料可提供与源极区的电接触，如下文进一步描述。通常，可在块中、在块的边缘或块内的另一位置提供一个或多个沟槽。

绝缘材料606-608可在块的顶部蚀刻的浅沟槽中提供。绝缘材料可在块的顶部分离一个或多个选择栅极层以形成块的不同子块。该示例包括子块SB0-SB3，与图5A一致。每个子块的一个或多个选择栅极层连接到相应的电压驱动器。

块的区域601包括分别对应于不同源极区SRC1-SRC3的不同部分B0-0a、B0-0b和B0-0c。每个部分中的NAND串在其源极端处连接到对应的源极区。

与图5B一致的位线BL0至BLa、BLa+1至BLb和BLb+1至BLc分别连接到块部分B0-0a、B0-0b和B0-0c中的NAND串的漏极端。这些位线在y方向上延伸，垂直于在x方向上延伸的沟槽602和603以及绝缘材料606-608。这些位线平行于绝缘区604和605延伸。

图3的字线驱动器347和348连接到区域601中的字线，例如，在块的一端620处。轴610示出了从字线驱动器到块中的不同NAND串的距离，包括近距离D0和远距离D3。在该示例中，块区B0-0c从D0-D1延伸并且是离字线驱动器最近的块区。块区B0-0b从D1-D2延伸并且是离字线驱动器第二近的块区。块区B0-0a从D2-D3延伸并且是离字线驱动器的最远的块区。

块的宽度为bw，并且沿着块的长边的长度为D3-D0。

图6B示出了图4A的块B0-0和B1-0的示例性构型，其中示出了分离的源极区SRC1、SRC2和SRC3。例如，每个源极区可在一个或多个块下方延伸，其中每个块处于分离的平面中。在该示例中，源极区SRC1-SRC3中的每一者在P0中在B0-0下方并且在P1中在B1-0下方延伸。该方法可促进制造过程，因为基板上的分离的源极区的数量小于在为每个块提供分离的源极区的情况下的数量。在这种情况下，每个源极区包括位于基板中的扩散区，该扩散区延伸多个块的宽度(在y方向上)并且至少延伸一个块的宽度。

图7A示出了图6A的块中的NAND串的平均编程阈值电压(Vth)与到字线(WL)驱动器的距离的关系的曲线。该距离对应于NAND串的列地址。NAND串可布置成列或组，诸如16个NAND串组成的组。为了获得该数据，使用固定数量的编程脉冲对存储器单元进行编程。Vth会变化，因为字线电压信号的RC时间常数基于离WL驱动器的距离而变化。具体地，曲线700指示离WL驱动器更近的NAND串具有更低的RC时间常数和更快的编程速度，并且因此响应于固定数量的编程脉冲而达到更高的Vth。ΔVth表示Vth差额，它是离WL驱动器最远的存储器单元的Vth与离WL驱动器最近的存储器单元的Vth之差。已经观察到超过0.3V的Vth差额。对于从相同晶片制造的不同存储器芯片，也可存在变化。

图7B示出了图6A的块中的NAND串的阈值电压(Vth)与到字线(WL)驱动器的距离的关系的曲线图，其中示出了在G状态存储器单元的验证操作中源极区SRC1-SRC3处不同电压的影响。纵轴示出了在G状态是最高数据状态的示例中G状态存储器单元的Vth，与图17一致。曲线700和701表示当源极电压Vsrc1相对低时的Vth。曲线705和706表示当源极电压Vsrc3相对高时的Vth。曲线702-704表示当源极电压Vsrc2处于中间水平时的Vth。

在感测操作(诸如验证测试或读取操作)期间，NAND串中的电流是NAND串的漏极端的位线电压和NAND串的源极端的源极区电压的函数。被读取的特定存储器单元的Vth取决于在该单元的控制栅极处施加的电压(经由相应字线施加)和源极区电压之间的差异。对于块的区中相对远离WL驱动器的特定存储器单元，控制栅极电阻将相对高。因此，对于给定的源极区电压，与更靠近WL驱动器的存储器单元相比，该特定存储器单元的Vth将似乎更高。

例如，考虑靠近WL驱动器的存储器单元和远离WL驱动器的存储器单元，这两个存储器单元都存储相同量的电荷。假设在读取操作中由WL驱动器输出VrB(图17)，使得近处存储器单元接收VrB并且远处存储器单元接收VrB-0.2V。在这种情况下，近处存储器单元可被感测为处于导电状态(例如，作为A状态单元)，因为局部WL电压超过该单元的Vth，而远处存储器单元可被感测为处于非导电状态(例如，作为B状态单元)，因为局部WL电压未超过该单元的Vth。这导致读取错误。

一种允许沿着离WL驱动器不同距离处的字线读取一致的单元Vth的解决办法是：随着离WL驱动器的距离增加，针对块的不同区来校准源极区电压。也就是说，源极区电压可以是离WL驱动器的距离的递增函数，例如，当离WL驱动器的距离变大时，源极区电压可变大。利用该方法，在涉及VrB的上述示例中，对于远处存储器单元，栅极到源极电压和Vth减小，使得局部WL电压超过该单元的Vth。因此，远处存储器单元将被感测为处于导电状态(例如，作为A状态单元)，与近处存储器单元相同。

该解决办法通过选择由虚线曲线示出的源极区电压来证明，该虚线曲线包括针对块区B0-0a、B0-0b和B0-0c的曲线700、703和706。与曲线700、703和706相关联的电压分别是Vsrc＝低、Vsrc＝中和Vsrc＝高。示例性值分别是1.5V、1V和0.5V。该方法将Vth变化从ΔVth1减小到ΔVth2。随着Vth变化减小，该块上的存储器单元的Vth分布变窄并且读取错误减少。

在一个可能的具体实施中，在针对与源极区中的一个源极区相关联的存储器单元的感测操作期间，控制电路被配置为指示相应源极区电压驱动器将相应电压信号的电压设置为这些存储器单元中的一个存储器单元离字线驱动器的距离的函数。换句话说，可将该电压设置为源极区中的一个源极区离字线驱动器的距离的函数，或者设置为该源极区在分离的源极区中的位置的函数。

控制分离的源极区的电压的能力也可有助于诸如感测具有负阈值电压的存储器单元的情况。分离的源极区的电压可基于诸如块中的选定字线位置的其他因素来优化。

可基于任何期望的标准来设置源极电压。基于离WL驱动器的距离来设置源极电压仅是一个示例。

图8A示出了实施例I(A)中图6A的块的顶视图，在该实施例中，到源极区的柱形触点位于该块内。通常，可在基板中的源极区与堆叠上方的金属层之间提供一个或多个导电路径或触点，诸如在图4A所示的上部区403中。在该示例中，导电路径包括用于源极区SRC1-SRC3中的每一者的多个柱形触点。例如，分别在SB0-SB3中提供用于SRC1的柱形触点801-804。柱形触点801位于柱形空隙801v(诸如圆柱形孔)中。在SB3中为SRC2和SRC3提供类似的柱形触点，分别包括柱形触点805和806。柱形触点被示出为阴影圆，可在源极区上方、存储器孔(MH)之间的各个位置(描绘为空心圆)处提供。在该简化示例中，存在连接到每个源极区的32个NAND串。此外，每个子块中存在24个NAND串，每源极区八个NAND串。

较大数量的触点减小了电阻，但在块中占用空间。该示例在每个子块中为每个源极区提供一个触点，但是其他选项是可能的。

在该示例中，位于块的相对边缘处的沟槽602和603包括绝缘件，并且不用作到源极区的触点。

还示出了基板中的绝缘区604和605，这些绝缘区将源极区分离。这些绝缘区位于块中的字线层下方，不过这是为了例示的目的而示出的。示出了单个位线BL以示出位线方向。该位线连接到每个子块中的一个NAND串/存储器孔，例如，分别在SB0-SB3中连接到MH0-MH3。

下面进一步讨论该块的沿着路径820的一部分的剖视图。路径820跨沟槽603延伸到存储器孔811，然后延伸到绝缘区604，然后跨沟槽603返回。

每个源极区可在基板中包括扩散区，该扩散区例如在位线方向(y方向)上延伸该块的宽度(bw)。

图8B示出了图8A的块沿着线A-A的剖视图。该块具有八个字线层、一个SGS层和一个SGD层，与图5A一致。SB3中的柱形触点804-806被描绘为直立圆柱体，它们从基板404中位于堆叠底部的相应源极区SRC1-SRC3延伸到堆叠顶部或堆叠顶部上方(如图8C所示)。例如，每个源极区SRC1-SRC3经由相应触点804-806接收相应电压Vsrc1-Vsrc3。

图8C示出了图8A的块沿着线B-B的剖视图。该视图示出柱形触点801-804在堆叠上方延伸到水平延伸导电路径810(图8A或图8B中未示出)。可为每个源极区提供不同的水平延伸导电路径以承载不同的电压信号。

图9A示出了实施例I(B)中图6A的块的顶视图，在该实施例中，到源极区的柱形触点位于该块外部。L形触点900、905和910分别连接到SRC1、SRC2和SRC3，以向源极区提供相应电压信号。每个L形触点包括在块B0-0的侧向区域920中的柱形触点和在柱形部分的底部的水平延伸部分。例如，L形触点900、905和910分别包括柱形触点902、904和909，以及水平延伸部分901、903和908。

图9B示出了图9A的块沿着线B-B的剖视图。该视图示出了L形触点900，该L形触点包括柱形触点902和水平延伸部分901，该水平延伸部分连接到SRC1。该方法的优点在于，块的用于存储器孔的区域不会被柱形触点占据。不过，水平延伸部分涉及额外的处理。具体地，可在基板中形成沟槽，并且用导电材料填充该沟槽以提供水平延伸部分。随后，在堆叠中蚀刻孔，并用导电材料填充该孔以提供柱形触点。

图10示出了实施例I(C)中图6A的块的顶视图，在该实施例I(C)中，到源极区的触点位于该块内和位于该块外部，并且源极区包括不同的源极线。图9A的L形触点900、905和910重复。还分别为SRC1-SRC3提供了柱形触点1001-1003。该方法在块内为每个源极区提供单个柱形触点，但是也可为每个源极区提供多个柱形触点。每个源极区包括在一端连接的多个平行的行。例如，SRC1包括示例性行1004和连接部件1005。

可在基板中形成沟槽，并且用导电材料诸如金属填充该沟槽，以提供平行的行和连接部件。可在块外部和/或内部提供触点。

图11A示出了具有单个源极区SRC的块的顶视图，其中到源极区的触点在该块的边缘处包括平面触点。平面触点可具有大致平坦的相对的壁，该壁在x-z平面中从基板垂直向上延伸。平面触点可具有大致矩形的剖面，如图11C所示。平面触点可以是连续的壁形触点。具体地，沟槽602包括平面触点602b和绝缘材料602a，并且沟槽603包括平面触点603b和绝缘材料603a。每个平面触点接触源极区SRC以将公共电压信号承载到SRC。平面触点包括导电材料，诸如金属。

图11B示出了图11A的块沿着线A-A的剖视图。平面触点603b在x方向上延伸该块的长度，并且在z方向上延伸该块的高度。由于单个平面触点603b延伸该块的长度，因此它无法用于向基板中的不同源极区提供不同的电压信号。下文进一步描述的技术修改该构型来为不同源极区提供分离的平面触点。

图11C示出了图11A的块沿着线B-B的剖视图。平面触点602b和603b延伸该块的高度并且在其侧面分别由绝缘材料602a和603a围绕。

图12A示出了图8A的块的区沿着路径820的细节，与实施例I(A)-I(C)一致。沿着该路径标识位置“1”到“6”。路径820跨沟槽603(从位置“1”处该沟槽的外壁690到位置“2”处该沟槽的内壁691)延伸到存储器孔811(位置“3”)，在到绝缘区604的边缘(位置“4”)，穿过绝缘区604中间到沟槽603的内壁(位置“5”)和沟槽603的外壁(位置“6”)。沟槽603填充有绝缘材料603i。

图12B示出了图12A的该块区沿着路径820的剖视图。该块包括形成在基板404上的堆叠1200。该堆叠包括导电层，该导电层被示出为由介电层分开的阴影矩形(用作字线和选择栅极线)，介电层被示出为开放矩形。填充有绝缘件603i的沟槽603和存储器孔811填充有层和介电芯(与图5C一致)。绝缘区604在基板的一部分中从位置“4”到“6”形成。该基板的剩余部分包括金属层1201以减小源极区SRC2的电阻。SRC2可包括掺杂多晶硅区(诸如n型多晶硅)、绝缘层1202(诸如SiN)、n型多晶硅覆盖层1203和绝缘层1204(诸如氧化物，例如SiO)。该n型多晶硅可包括例如掺杂有磷或砷的多晶硅。

存储器孔中的材料形成NAND串NS，其中该NAND串的底部811b或源极端与SRC1接触。

绝缘区604在该基板中延伸以将SRC2区与SRC1区隔离(图8A)。如所讨论的，沟槽603填充有绝缘材料603i。

图12C至12I描述了用于制造图12B的块区的序列。沿着路径820的位置“1”到“6”与图12A和图12B一致。

图12C示出了与图12B一致的块区的初始构型，其中形成基板404。注意，该基板的附加部分在所示的基板404下方进一步延伸。该基板包括金属层1201和该金属层上的SRC2区。在SRC2层上方，在氧化物(例如，SiO)层1202a和1202c之间的是牺牲多晶硅层1202b，诸如p型多晶硅。该p型多晶硅可包括例如掺杂有硼或镓的多晶硅。

图12D示出了遵循图12C的构型的块区的构型，其中在基板中形成绝缘区。通过在图8A的y方向上在基板中蚀刻沟槽并且用绝缘材料填充该沟槽，来形成绝缘区604。绝缘区604可从低于SRC2区的底部的高度延伸到高于SRC2区的顶部的高度，以将SRC2与SRC1电隔离。

图12E示出了遵循图12D的构型的块区的构型，其中在基板上形成层的堆叠。通过在基板上方沉积层来形成堆叠1200。这些层可包括与牺牲材料层(“s”)(诸如SiN)交替的介电(诸如氧化物)层。

图12F示出了遵循图12E的构型的块区的构型，其中在该堆叠中形成存储器孔811和NAND串NS。存储器孔被蚀刻穿过该堆叠中的层。然后将各种层和介电芯沉积在该存储器孔中以形成NAND串(图5C)。

图12G示出了遵循图12F的构型的块区的构型，其中在该堆叠中形成沟槽1220，诸如通过在x方向上蚀刻穿过该堆叠(图8A)。位置“1”和“2”之间的沟槽部分向下延伸到牺牲多晶硅层1202b。位置“5”和“6”之间的空隙部分向下延伸到绝缘区604。该沟槽可具有均匀的深度。一旦沟槽形成，就可通过在空隙中供应蚀刻剂来移除牺牲层(“s”)。然后可在空隙中供应金属(诸如钨)以在该堆叠中形成导电层，如图12H所示。

图12H示出了遵循图12G的构型的块区的构型，其中金属经由该沟槽沉积在堆叠的层中。当金属填充在牺牲层被移除时产生的空隙时，形成导电层，如阴影矩形所示。金属层也在沟槽中作为副产物形成。

图12I示出了遵循图12H的构型的块区的构型，其中诸如通过蚀刻从沟槽1220移除了金属。通过在沟槽1220中沉积绝缘件，图12B的构型遵循图12I的构型。

图13A示出了实施例II中图6A的块的顶视图，在该实施例中，到源极区的不同平面触点在该块的边缘处提供。注意，在该示例中，平面触点位于该块的边缘处，但是也可位于其他位置，包括在该块的内部。例如，沟槽602包括分别到SRC1-SRC3的平面触点602b1-602b3，并且沟槽603包括分别到SRC1-SRC3的平面触点603b1-603b3。相邻平面触点由绝缘结构诸如绝缘柱彼此分离(电隔离)。例如，平面触点602b1和602b2由绝缘柱1300彼此分离，并且平面触点602b2和602b3由绝缘柱1301彼此分离。类似地，平面触点603b1和603b2由绝缘柱1302彼此分离，并且平面触点603b2和60363由绝缘柱1303彼此分离。柱1300和1302可与绝缘区604对准并接触，并且柱1301和1303可与绝缘区605对准并接触。下面提供了该制造过程的更多细节。

下面进一步讨论该块的沿着路径1320的一部分的剖视图。路径1320跨沟槽603延伸到存储器孔811，然后延伸到绝缘区604，然后跨沟槽603返回。

图13B示出了图13A的块沿着线A-A的剖视图。平面触点602b1-602b3各自从该堆叠的顶部延伸到该堆叠的底部并且延伸到相应源极区SRC1-SRC3，从而向相应源极区提供分离的导电路径。另外，如所提及的，平面触点603b1和603b2由绝缘柱1302彼此分离，并且平面触点603b2和603b3由绝缘柱1303彼此分离。在一种方法中，柱1302和1303可以是包括绝缘材料的直立圆柱体。这些柱可具有除圆形之外的剖面形状，诸如正方形、矩形或椭圆形。

图13C示出了图13A的块沿着线B-B的剖视图。平面触点602b1和603b1延伸该块的高度并且在其侧面分别由绝缘材料602a和603a围绕。

图13D示出了图13A的块的区沿着路径1320的细节。沿着该路径标识位置“1”到“7”。路径1320跨沟槽603延伸，从位置“1”处的沟槽外壁绝缘材料603a1(参见外壁690)开始，穿过平面触点603b2，到达位置“2”处的沟槽内壁绝缘材料603a2(参见内壁691)，到达存储器孔811(位置“3”)，到达绝缘区604的边缘(位置“4”)，沿着绝缘区604的中部延伸到沟槽603的加宽的内壁绝缘材料603a3(参见加宽的内壁1390)(位置“5”)，穿过绝缘柱1302(位置“6”)，然后到达沟槽603的加宽的外壁绝缘材料603a4(参见加宽的外壁1391)(位置“7”)。

沟槽603具有沿其长度的大部分的宽度w1，与绝缘柱1302附近具有宽度w4的加宽区分开。具体地，沿着绝缘区604在y方向上的中心线，沟槽603在绝缘柱1302的区具有宽度w4＞w1。平面触点603b1和603b2具有宽度w2。绝缘柱1302具有直径或宽度为w3>w2。宽度在y方向上。在y方向上，每个柱可比平面触点的宽度更宽，以确保相邻平面触点彼此分离并且不会彼此短路。例如，具有宽度w3的绝缘柱1302比接触该柱的相对侧的相邻平面触点603b1和603b2的宽度w2宽。通过增大绝缘柱1302的区中沟槽603的宽度来促进绝缘柱1302的形成，以提供绝缘材料603a的加宽的内壁绝缘材料603a3和加宽的外壁绝缘材料603a4。

图13E示出了图13D的块区在实施例II(A)中的剖视图。该块包括形成在基板404上的堆叠1200。该堆叠包括导电层，该导电层被示出为由介电层分开的阴影矩形(用作字线和选择栅极线)，介电层被示出为开放矩形。从位置“1”到“2”，提供了沟槽603的外壁绝缘材料603a1、平面触点603b2和内壁绝缘材料603a2。在位置“3”提供存储器孔811和NAND串NS。从位置“4”到“7”，在基板的一部分中形成绝缘区604。在位置“5”、“6”和“7”示出了加宽的内壁绝缘材料603a3、绝缘柱1302和加宽的外壁绝缘材料603a4。

除了绝缘区604之外，该基板还包含掺杂晶体硅区1310，诸如p型硅。例如，该基板的外延区1311从该基板的顶表面向上延伸到SGS层上方的高度。NAND串和存储器孔的底部与该外延区和SRC2接触。

如所提及的，绝缘区604在该基板中延伸以将SRC2区与SRC1区隔离。

图13F至13O1描述了用于制造图13E的块区的序列。沿着路径1320的位置“1”到“7”与图13D一致。

图13F示出了与图12B一致的块区的初始构型，其中形成晶体硅基板404。该硅可被原位掺杂以提供p型硅。

图13G示出了遵循图13F的构型的块区的构型，其中在基板中形成绝缘区。通过在图11A的y方向上在基板中蚀刻沟槽并且用绝缘材料填充该沟槽，来形成绝缘区604。绝缘区604从低于SRC2区的底部的高度延伸到高于SRC2区的顶部的高度。

图13H示出了遵循图13G的构型的块区的构型，其中在基板上形成层的堆叠并且在该堆叠中形成存储器孔811。如所提及的，该层堆叠包括与介电层交替的牺牲层“s”。

图13I示出了遵循图13H的构型的块区的构型，其中在每个存储器孔的底部形成外延区1311。

图13J1示出了遵循图13I的构型的块区的构型，其中在该堆叠中形成沟槽。沟槽1330具有宽度w1，与图13D一致，并且从该堆叠的顶部延伸到该堆叠的底部以下，进入绝缘区604和硅区1310。

图13J2示出了图13J1的块区的顶视图。示出了具有宽度w1的沟槽1330。

图13J3示出了遵循图13J1的构型的块区的构型，其中形成外部柱形空隙以提供沟槽的加宽部分1325。具有宽度w2＞w1的外部柱形空隙1331在该堆叠中从该堆叠的顶部垂直延伸到该堆叠的底部以下，进入绝缘区604。该外部柱形空隙与沟槽重叠并且比沟槽宽，使得它形成沟槽1330的加宽区(例如，凸出部或圆形凸起部)。该外部柱形空隙在源极区SRC1和SRC2之间形成，并且与绝缘区604对准。可采用这种配置从该堆叠中的牺牲层“s”移除牺牲材料。下文进一步描述的内部柱形空隙可在该外部柱形空隙的区域内形成。

图13J4示出了图13J3的块区的顶视图。示出了具有宽度w2＞w1的外部柱形空隙1331。

图13K示出了遵循图13J3的构型的块区的构型，其中金属经由沟槽1330和外部柱形空隙1331沉积在堆叠的层中。沉积金属以形成包括字线的导电层和选择栅极层。当金属填充在牺牲层被移除时产生的空隙时，形成导电层，如阴影矩形所示。金属层1340也在沟槽中作为副产物形成。

图13K1示出了图13K的块区的顶视图。示出了金属层1340。该金属层作为金属沉积的副产物附接到沟槽的侧面和底部。

图13L示出了遵循图13K的构型的块区的构型，其中诸如通过蚀刻从沟槽移除了金属。空沟槽1330和外部柱形空隙1331再次形成，如图13J3所示。

图13M示出了遵循图13L的构型的块区的构型，其中在沟槽中沉积绝缘层。位置“1”、“2”、“5”和“7”分别示出了外壁绝缘材料603a1、内壁绝缘材料603a2、加宽的内壁绝缘材料603a3和加宽的外壁绝缘材料603a4。

图13M1示出了图13M的块区的顶视图。示出了外壁绝缘材料603a1、内壁绝缘材料603a2、加宽的内壁绝缘材料603a3和加宽的外壁绝缘材料603a4。

图13N示出了遵循图13M的构型的块区的构型，其中在沟槽中沉积导电材料。在该示例中，柱形空隙中的导电材料部分1350未完全填充该空隙。另选地，导电材料填充该柱形空隙。在该示例中，沟槽1330中的导电材料部分1351填充该沟槽，接触SRC2，从而形成平面触点60362。该导电材料可包括例如金属或掺杂多晶硅。例如，p型多晶硅可包括掺杂有硼的多晶硅。

图13N1示出了图13N的块区的顶视图。示出了导电材料部分1350和1351。

图13O示出了遵循图13N的构型的块区的构型，其中形成内部柱形空隙以移除沟槽的加宽区中的导电层的一部分，从而为该块的每个源极区形成分离的平面触点。内部柱形空隙1332在外部柱形空隙的中心蚀刻穿过该沟槽，以移除导电材料部分1350。结果，形成到SRC2的平面触点603b2，该平面触点与平面触点603b1分离。该内部柱形空隙防止这两个相邻平面触点603b1和603b2之间的电接触。为此，在y方向上，该内部柱形空隙的宽度或直径w3大于平面触点603b1和603b2的宽度w2。每个内部柱形空隙将沟槽中的导电材料分成两个相邻的平面触点。

内部柱形空隙可在外部柱形空隙的区域内形成，并且可与外部柱形空隙具有公共的纵向轴线。内部柱形空隙和外部柱形空隙可与绝缘区604对准。

通过在内部柱形空隙中沉积绝缘件以形成绝缘柱1302，获得了遵循图13O的构型的图13E的构型。

图13O1示出了图13O的块区的顶视图。示出了内部柱形空隙1332。

图14A示出了实施例II(B)中图13D的块区的剖视图，在该实施例中，在包括多层的基板中形成绝缘区，并且在该基板上形成堆叠。可在图12C-12F和图14B-14E的构型之后获得该构型。图14A类似于图13E，基板除外。

基板404包括绝缘区604连同金属层1210、源极区SRC2、绝缘层1202、多晶硅覆盖层1203和绝缘层1204。加宽的内壁绝缘材料603a3、绝缘柱1302和加宽的外壁绝缘材料603a4向下延伸到绝缘区604。存储器孔811和相关联的NAND串NS向下延伸到SRC2。外壁绝缘材料603a1、平面触点603b2和内壁绝缘材料603a2也向下延伸到SRC2以提供与SRC2的接触，该接触可承载电压信号。

图14B示出了用于形成图14A的构型的块区的构型，其中形成了在堆叠中垂直地延伸的沟槽1330和外部柱形空隙1331，并且外部柱形空隙在源极区之间形成。该构型类似于图13L的构型，其中形成具有宽度w2＞w1的外部柱形空隙1331，该外部柱形空隙在该堆叠中从该堆叠的顶部垂直延伸到该堆叠的底部以下，进入绝缘区604。沟槽1330具有宽度w1，并且在该堆叠中从该堆叠的顶部垂直延伸到该堆叠的底部以下，进入SRC2。在该构型中，已经沉积金属以形成字线和选择栅极线，并且已经从空隙清除副产物金属。

图14C示出了遵循图14B的构型的块区的构型，其中绝缘层沉积在沟槽中并且蚀刻穿过底部。该构型类似于图13M的构型。绝缘材料沉积在沟槽1330和外部柱形空隙1331中，并且在底部蚀刻穿过。形成了外壁绝缘材料603a1、内壁绝缘材料603a2、加宽的内壁绝缘材料603a3和加宽的外壁绝缘材料603a4。

图14D示出了遵循图14C的构型的块区的构型，其中在沟槽中沉积导电材料。该构型类似于图13N的构型。在该示例中，外部柱形空隙1331中的导电材料部分1350未完全填充该空隙。在该示例中，沟槽1330中的导电材料部分1351填充该沟槽，接触SRC2，从而形成平面触点603b2。

图14E示出了遵循图14D的构型的块区的构型，其中形成内部柱形空隙以移除外部柱形空隙中的导电材料的一部分，从而为该块的每个源极区形成分离的平面触点。该构型类似于图13O的构型。内部柱形空隙1332被蚀刻穿过沟槽的外部柱形空隙，以移除导电材料部分1350(图14D)。结果，形成到SRC2的平面触点603b2，该平面触点与平面触点603b1分离。该内部柱形空隙防止这两个相邻平面触点603b1和603b2之间的电接触。如图13O1所示，该内部柱形空隙的宽度或直径w3大于平面触点603b1和603b2的宽度w2。每个内部柱形空隙将沟槽中的导电材料分成两个相邻的平面触点。

通过在内部柱形空隙1332中沉积绝缘件，获得了遵循图14E的构型的图14A的构型。

图15A示出了用于在包括分离的源极区的基板上制造交替层的堆叠的过程。步骤1500包括在基板中制造源极区。在一种方法中，制造单个源极区，诸如图11B中的SRC。另一种方法是形成分离的源极区。源极区可以是在基板中包括至少一个掺杂阱的源极扩散区。掺杂阱可以是p型或n型的并且具有基本上均匀的掺杂剂浓度水平。掺杂剂浓度可为约1.0×10^15/cm3至1.0×10^18/cm3。在另一种方法中，源极区包括不同的源极线，诸如图10所示。

步骤1501包括形成绝缘区，这些绝缘区将源极区划分为分离的源极区。例如，参见图8A和图8B的绝缘区604和605。

步骤1502包括在基板上形成交替层的堆叠。介电材料(诸如氧化物)层可与牺牲材料(诸如siN)层交替。例如，参见图12B的堆叠1200。图15A的过程之后可以是图15B或图15C的过程。图15B涵盖实施例1(A)-(C)，这些实施例包括用于源极区的柱形触点。图15C涵盖实施例1I(A)和(B)，这些实施例包括用于源极区的平面触点。

图15B示出了用于在图15A的过程中制造到源极区的柱形触点的过程。步骤1510包括在堆叠中蚀刻存储器孔和柱形空隙。例如，参见图8A的存储器孔MH和柱形空隙801v。步骤1511包括用于在该堆叠的侧向区域中蚀刻柱形空隙的选项。步骤1512包括将材料沉积在存储器孔中以形成NAND串。参见图5C。步骤1513包括将导电材料沉积在柱形空隙中以形成到源极区的柱形触点。例如，参见图8A的柱形触点801-804。步骤1514包括在该堆叠的边缘(例如在一条或两条长边处)蚀刻沟槽。例如，参见图12G的沟槽1220。步骤1515包括经由沟槽用金属替换层中的牺牲材料。例如，参见图12H。步骤1516包括从沟槽清除副产物金属并用绝缘件填充沟槽。例如，参见图12A和图12B中的沟槽603中的绝缘材料603i。

图15C示出了用于在图15A的过程中制造到源极区平面触点的过程。步骤1520包括在堆叠中蚀刻存储器孔。步骤1521包括将材料沉积在存储器孔中以形成NAND串。步骤1522包括在该堆叠的边缘处蚀刻沟槽。沟槽可在z方向上完全延伸穿过该堆叠。沟槽还可延伸堆叠或块的长度，例如，在图11A的x方向上。步骤1523包括在沟槽中的将源极区分离的绝缘区位置处蚀刻外部柱形空隙。例如，参见图13J3和图13J4的外部柱形空隙1331。步骤1524包括经由沟槽用金属替换层中的牺牲材料。例如，参见图13K。步骤1525包括从沟槽清除副产物金属并在沟槽和外部柱形空隙的壁上沉积绝缘层。例如，参见图13M中的外壁绝缘材料603a1、内壁绝缘材料603a2、加宽的内壁绝缘材料603a3和加宽的外壁绝缘材料603a4。这使字线与在下一步沉积的导电材料隔离。步骤1526包括在沟槽和外部柱形空隙中沉积导电材料，从而形成到源极区的触点。例如，参见图13N中的导电材料部分1350和1351和平面触点603b2。此时，在该堆叠的每个边缘处存在每个源极区公用的单个触点。导电材料可延伸该堆叠或块的全长。

步骤1527包括蚀刻内部柱形空隙以移除外部柱形空隙内的导电材料的一部分，从而形成到分离的源极区的分离的平面触点。例如，参见图13O和13O1的内部柱形空隙1332和图13A中的分离的平面触点602b1-602b3和603b1-603b3。

可使用光刻技术形成本文所述的空隙，包括沟槽。例如，包含光致抗蚀剂的掩模可沉积在该块或基板上。掩模可被曝光并显影以形成在期望的空隙位置处具有开口的图案。然后可执行蚀刻过程以将掩模的图案转移到该块或基板。然后可通过清洁过程移除掩模。

图16示出了用于对块进行编程的过程。步骤1600开始编程操作中的编程循环。该编程操作可为存储器单元产生不同的Vth水平，如图17所示。步骤1601包括执行预充电阶段。步骤1602包括执行编程阶段。步骤1603包括执行验证阶段，包括将不同电压施加到基板的不同源极区。例如，如结合图7B所讨论的，这些电压可基于源极区及其相关联的块区和NAND串离字线驱动器的距离。决定步骤1604确定是否要执行下一个编程循环。如果决定步骤1604为真，则到达步骤1600。如果决定步骤1604为假，则在步骤1605处完成编程操作。图18提供了预充电阶段1807、编程阶段1808和验证阶段1809的示例性细节。

图17示出了八状态存储器设备的阈值电压(Vth)分布。作为示例，示出了八个数据状态，或每单元三个位。在另一示例中，使用每存储单元两个数据状态(每单元一个位)、四个数据状态(每单元两个位)或十六个数据状态(每单元四个位)。纵轴描绘了对数刻度上的存储器单元的数量，并且横轴描绘了线性刻度上的阈值电压。Vth分布可表示连接到字线的存储器单元或块中的所有存储器单元。在擦除块之后，获得表示擦除状态的Vth分布1700。当全部或几乎全部的存储器单元的Vth低于验证电压VvEr时，擦除操作完成。

存储器单元然后经受编程操作。每个存储器单元将具有分配的数据状态。一些存储器单元被分配到擦除状态并且未被编程。在该示例中，大多数存储器单元被编程为更高状态，诸如A-F，这些状态分别由Vth分布1701-1707表示。这些存储器单元经受使用验证电压VvA-VvG的验证测试。可使用读取电压VrA-VrG读取存储器单元。在验证测试期间，可将不同的电压施加到不同的源极区，如本文所述。也可在其他感测操作(诸如读取操作)中将不同的电压施加到不同的源极区。

图18示出了用于使用不同的源极区电压执行编程操作的示例性电压信号，与图16一致。垂直尺寸表示电压，并且水平尺寸表示时间，其中时间点为t0-t12。所描绘的时间段对应于一个编程循环，并且包括预充电阶段1807(t0-t2)、编程阶段1808(t2-t8)和验证阶段1809(t9-t12)。电压信号1800、1810、1820、1830、1840和1850分别表示VWLn(选定字线的电压)、VWL_unsel(未选定字线的电压)、Vsgd(SGD晶体管的电压)、Vsgs(SGS晶体管的电压)、Vbl(位线电压)和Vsrc(源极区电压)。VWL_unsel可以包括数据字线和虚设字线。

预充电阶段用于对NAND串的沟道进行充电。在预充电阶段，曲线1801示出了针对VWLn的正电压，诸如1-2V。在编程阶段，VWLn在t3处从0V(曲线1802)增大到通过电压Vpass(曲线1804)，并且然后在t5处增大到峰值电平Vpgm(曲线1805)。然后，VWLn在验证阶段1809之前在t6处下降回到0V。在验证阶段，将验证信号1806施加到选定字线，并且在验证信号的不同验证电压期间感测选定存储器单元。在该示例中，验证电压是VvE、VvF和VvG。

对于VWL_unsel，曲线1811示出了预充电阶段的正电压，诸如1-2V。在编程阶段，VWL_unsel从0V(曲线1812)增大到Vpass(曲线1814)，然后在验证阶段1809结束时在t12处减小回到0V。

对于Vsgd，曲线1821示出了针对块中的所有SGD晶体管的正电压，诸如4-6V。这允许Vbl传递到沟道。对于选定NAND串的SGD晶体管，曲线1822示出了在编程阶段期间的Vsgd_sel，例如2.5V。Vsgd_sel足够高以为选定NAND串提供处于导电状态的相关联的SGD晶体管，该相关联的SGD晶体管接收Vbl_en＝0V的编程-使能电压。对于未选定NAND串的SGD晶体管，曲线1823示出了在编程阶段期间的Vsgd_unsel，例如0V。这为未选定NAND串提供处于非导电状态的相关联的SGD晶体管。这允许当VWLn和VWL_unsel从0V斜升到Vpass时通过电容耦合来升压相关联的沟道。这是对从预充电阶段升压的补充。曲线1824示出了在验证阶段期间处于升高的电平诸如4-6V的Vsgd_sel，以允许在相关联的NAND串中发生感测。曲线1825示出了在验证阶段期间处于0V的Vsgd_unsel，因为在相关联的NAND串中不发生感测。

对于Vsgs，在一种方法中，块中的所有SGS晶体管被连接并接收同一电压。在预充电阶段，曲线1831示出了块中的所有SGS晶体管的正电压诸如4-6V。这允许电压从基板传递到沟道。

曲线1834示出了在编程阶段期间Vsgs＝0V。曲线1835示出了在验证阶段期间处于升高的电平诸如4-6V的Vsgd，以允许在选定NAND串中发生感测。

Vbl表示位线电压，其可以针对选定NAND串和未选定NAND串单独设置。在预充电阶段，曲线1841示出了对于选定NAND串的正的预充电电压Vbl_pc，诸如2V。曲线1843示出了针对连接到未选定NAND串的位线的0V。在编程阶段，曲线1842示出了例如针对未选定NAND串的编程-抑制电压Vbl_inh＝1.5V，并且曲线1843示出了例如针对选定NAND串的编程-使能电压Vbl_en＝0V。曲线1844示出例如验证阶段期间的Vbl＝0.5V。

对于Vsrc，在预充电阶段中t0-t1的第一时间段，曲线1851示出了正的预充电电压，诸如2V。在编程阶段，曲线1854示出了处于正电压的Vsrc以帮助将SGS晶体管维持在非导电状态。在该示例中，在预充电阶段和编程阶段期间将公共电压Vsrc施加到不同的源极区。然而，也可在预充电和/或程序阶段期间将不同的电压施加到不同的源极区。在验证阶段，曲线1855、1856和1857分别示出了用于源极区SRC1、SRC2和SRC3的电压Vsrcl、Vsrc2和Vsrc3。因此，在验证阶段期间可将不同的电压施加到不同的源极区，如例如结合图7B所讨论的。示出的电压是示例。

在诸如读取操作的其他感测操作期间，以及在擦除操作期间，也可将不同的电压施加到不同的源极区。

因此，可以看出，在一个具体实施中，一种装置包括：基板；位于该基板中的分离的源极区；和位于该基板上的块，其中该块包括垂直地布置的一组NAND串，该组NAND串的不同子集与该分离的源极区中的不同源极区接触。

在另一具体实施中，一种方法包括：在基板中形成分离的源极区；在该基板上形成交替层的堆叠；在该堆叠中蚀刻沟槽，该沟槽延伸该堆叠的高度和长度；在该沟槽中沉积导电材料，该导电材料延伸该块的高度和长度；以及将该导电材料分离成分离的触点，其中每个触点连接到该分离的源极区中的相应源极区。

在另一具体实施中，一种装置包括：控制电路，该控制电路被配置为连接到用于基板中的多个源极区的多个源极区电压驱动器，存储器单元块位于该基板上；和存储器接口，该存储器接口连接到该电路。该控制电路被配置为经由该存储器接口发出命令以指示该多个源极区电压驱动器中的每个源极区电压驱动器向多个源极区中的相应源极区提供相应的电压信号。

已出于例证和描述的目的提出本发明的上述具体实施方式。它并非旨在是穷尽的或将本发明限制为所公开的精确形式。鉴于上述教导内容，许多修改和变型是可能的。选择所描述的实施方案是为了最好地解释本发明的原理及其实际应用，从而使得本领域的其他技术人员能够在各种实施方案中以及适合于预期的特定用途的各种修改中最好地利用本发明。本发明的范围旨在由所附权利要求书限定。

Claims (15)

1.一种装置，包括：

基板(404)；

位于所述基板中的分离的源极区(SRC1-SRC3)；和

位于所述基板上的块(B0-0至B0-n-1、B1-0至B1-n-1)，所述块包括垂直地布置的一组NAND串(500n、510n、520n、530n)，所述一组NAND串的不同子集与所述分离的源极区中的不同源极区接触。

2.根据权利要求1所述的装置，所述装置还包括：

一组位线(BL0至BLa；BLa+1至BLb；BLb+1至BLc)，其中所述一组NAND串的所述不同子集与所述一组位线的不同子集接触。

3.根据权利要求1或2所述的装置，其中：

每个源极区包括位于所述基板中的扩散区，所述扩散区延伸至少所述块的宽度(bw)。

4.根据权利要求1至3中任一项所述的装置，还包括：

所述基板中位于所述分离的源极区中的相邻源极区之间的绝缘区(604,605)。

5.根据权利要求4所述的装置，还包括：

在位线方向上延伸的一组位线(BL0至BLa；BLa+1至BLb；

BLb+1至BLc)，其中所述绝缘区在所述位线方向上延伸。

6.根据权利要求1至5中任一项所述的装置，还包括：

在所述块中垂直地延伸的触点(801-804,602b1-602b3,603b1-603b3)，每个触点连接到所述分离的源极区中的相应源极区。

7.根据权利要求6所述的装置，其中：

所述触点包括柱形触点(801-804)。

8.根据权利要求6所述的装置，其中：

所述触点包括多个平面触点(602b1-602b3,603b1-603b3)。

9.根据权利要求8所述的装置，还包括：

绝缘柱(1300-1303)，所述绝缘柱将所述多个平面触点中的相邻平面触点分离。

10.根据权利要求9所述的装置，其中：

所述相邻平面触点各自包括导电材料；并且

所述绝缘柱具有宽度(w4)，所述宽度大于所述导电材料的宽度(w1)。

11.根据权利要求1至10中任一项所述的装置，还包括：

用于所述分离的源极区的分离的电压驱动器(331a-331c)。

12.一种方法，包括：

在基板(404)中形成分离的源极区(SRC1-SRC3)；

在所述基板上形成交替层的堆叠(1200)；

在所述堆叠中蚀刻沟槽(602,603,1220)，所述沟槽延伸所述堆叠的高度()和长度(D3-D0)；

在所述沟槽中沉积导电材料，所述导电材料延伸所述堆叠的所述高度和长度；以及

将所述导电材料分离成分离的触点(801-804,602b1-602b3,603b1-603b3)，其中每个触点连接到所述分离的源极区中的相应源极区。

13.根据权利要求12所述的方法，其中：

所述形成所述分离的源极区包括在所述基板中形成单个源极区(SRC)以及在所述单个源极区中形成一个或多个绝缘区(604,605)。

14.根据权利要求12或13所述的方法，其中：

所述分离所述导电材料包括在所述导电材料中蚀刻柱形空隙(801v,1331)。

15.根据权利要求14所述的方法，其中：

所述柱形空隙具有大于所述导电材料的宽度(w1)的宽度(w2)，并且被蚀刻在所述沟槽的加宽区中。

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