CN111724850A - 三维半导体存储器装置及操作其的方法 - Google Patents

三维半导体存储器装置及操作其的方法 Download PDF

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Abstract

提供三维半导体存储器装置及操作其的方法。一种三维半导体存储器装置包括多个字线块，所述多个字线块包括并联连接在位线与共源极线之间的多个单元串。所述多个单元串中的每个包括：多个存储器单元晶体管，沿垂直方向堆叠在基底上；多个地选择晶体管，串联连接在所述多个存储器单元晶体管与基底之间；以及串选择晶体管，位于所述多个存储器单元晶体管与位线之间。在所述多个单元串中的每个中，所述多个地选择晶体管中的至少一个具有第一阈值电压，并且所述多个地选择晶体管中的其余的地选择晶体管具有与第一阈值电压不同的第二阈值电压。

Description

三维半导体存储器装置及操作其的方法
本专利申请要求于2019年3月20日提交到韩国知识产权局的第10-2019-0031961号韩国专利申请的优先权，所述韩国专利申请的全部内容通过引用包含于此。
技术领域
本公开涉及半导体存储器装置及操作其的方法。
背景技术
半导体装置的更高的集成度可用于满足对优异性能和低廉价格的消费者需求。在半导体装置的情况下，由于它们的集成是确定产品价格的重要因素，因此增加的集成度可能特别有益。为了满足这样的技术需求，最近提出了包括三维布置的存储器单元的三维半导体存储器装置。
发明内容
发明构思的一些实施例提供具有增加的集成密度的三维半导体存储器装置。
发明构思的一些实施例提供具有提高的可靠性的三维半导体存储器装置。
根据发明构思的一些实施例，三维(3D)半导体存储器装置可包括多个字线块，所述多个字线块包括并联连接在位线与共源极线之间的多个单元串。所述多个单元串中的每个可包括：多个存储器单元晶体管，沿垂直方向堆叠在基底上；多个地选择晶体管，串联连接在所述多个存储器单元晶体管与基底之间；以及串选择晶体管，位于所述多个存储器单元晶体管与位线之间。在所述多个字线块中的每个中，所述多个单元串的串选择晶体管可彼此电隔离，并且所述多个地选择晶体管中的位于相同垂直水平的地选择晶体管可被共同地控制。此外，在所述多个单元串中的每个中，所述多个地选择晶体管中的至少一个地选择晶体管可具有第一阈值电压，并且所述多个地选择晶体管中的其余的地选择晶体管可具有与第一阈值电压不同的第二阈值电压。
根据发明构思的一些实施例，3D半导体存储器装置可包括基底。3D半导体存储器装置可包括共同连接到位线的第一单元串和第二单元串。第一单元串和第二单元串中的每个可包括：多个存储器单元晶体管，沿垂直方向堆叠在基底上；第一地选择晶体管和第二地选择晶体管，串联连接在所述多个存储器单元晶体管与基底之间；以及串选择晶体管，位于所述多个存储器单元晶体管与位线之间。3D半导体存储器装置可包括连接到第一单元串的串选择晶体管的第一串选择线。3D半导体存储器装置可包括连接到第二单元串的串选择晶体管的第二串选择线。3D半导体存储器装置可包括共同连接到第一单元串和第二单元串的第一地选择晶体管的第一地选择线。3D半导体存储器装置可包括共同连接到第一单元串和第二单元串的第二地选择晶体管的第二地选择线。此外，在第一单元串和第二单元串中的每个中，第一地选择晶体管和第二地选择晶体管可具有彼此不同的各自的阈值电压。
根据发明构思的一些实施例，3D半导体存储器装置可包括基底。3D半导体存储器装置可包括单元电极结构，单元电极结构包括垂直堆叠在基底上的字线。单元电极结构可包括多个字线块，每个字线块包括：多个地选择电极，垂直堆叠在单元电极结构与基底之间；以及多个串选择电极，位于单元电极结构上并且彼此水平地间隔开。3D半导体存储器装置可包括穿过单元电极结构、地选择电极和串选择电极的多个垂直半导体图案。此外，3D半导体存储器装置可包括位于地选择电极与垂直半导体图案之间的数据存储图案。
根据发明构思的一些实施例，提供一种操作三维半导体存储器装置的方法，所述三维半导体存储器装置包括第一地选择晶体管、第二地选择晶体管和第三地选择晶体管。所述方法可包括：在三维半导体存储器装置的第一单元串中，将第三地选择晶体管的阈值电压增加到高于第一地选择晶体管和第二地选择晶体管的阈值电压。所述方法可包括：在所述三维半导体存储器装置的第二单元串中，将第二地选择晶体管的阈值电压增加到高于第一地选择晶体管和第三地选择晶体管的阈值电压。所述方法可包括：然后，在三维半导体存储器装置的第三单元串中，将第一地选择晶体管的阈值电压增加到高于第二地选择晶体管第三地选择晶体管的阈值电压。第一单元串、第二单元串和第三单元串可并联连接在三维半导体存储器装置的位线与共源极线之间。此外，第一单元串、第二单元串和第三单元串中的每个可包括：多个存储器单元晶体管，沿垂直方向堆叠在基底上；第一地选择晶体管、第二地选择晶体管和第三地选择晶体管，串联连接在所述多个存储器单元晶体管与基底之间；以及串选择晶体管，位于所述多个存储器单元晶体管与位线之间。
附图说明
从以下结合附图采取的简要描述，将更清楚地理解示例实施例。附图表示如在此描述的非限制性的示例实施例。
图1是示意性地示出根据发明构思的一些实施例的三维半导体存储器装置的结构的示图。
图2是示出根据发明构思的一些实施例的三维半导体存储器装置的单元阵列的电路图。
图3是示出图2的三维半导体存储器装置的单元串的电路图。
图4是示出图2的三维半导体存储器装置的单元阵列的平面图。
图5A和图5B分别是沿图4的线1-I'和线II-II'截取的剖视图。
图6是示出根据发明构思的一些实施例的三维半导体存储器装置的单元阵列的电路图。
图7是示出图6的三维半导体存储器装置的单元串的电路图。
图8是示出图6的三维半导体存储器装置的单元阵列的平面图。
图9是沿图8的线III-III'截取的剖视图。
图10是示出根据发明构思的一些实施例的三维半导体存储器装置的单元阵列的电路图。
图11至图13是示出图10的三维半导体存储器装置的单元串的电路图。
图14是示出图10的三维半导体存储器装置的单元阵列的平面图。
图15是沿图14的线IV-IV'截取的剖视图。
图16是示出根据发明构思的一些实施例的三维半导体存储器装置的单元阵列的电路图。
图17是示出操作参照图10和图11描述的三维半导体存储器装置的方法的流程图。
图18是示出根据发明构思的一些实施例的确定三维半导体存储器装置中的地选择晶体管的阈值电压的方法的电路图。
图19是示出根据发明构思的一些实施例的确定三维半导体存储器装置中的地选择晶体管的阈值电压的方法的示图。
图20是示出图10的三维半导体存储器装置中的地选择晶体管的阈值电压的表。
图21是示出用于图10的三维半导体存储器装置的编程操作和读取操作的电压条件的表。
应当注意，这些附图意图示出在特定示例实施例中使用的方法、结构和/或材料的总体特征，并且补充下面提供的书面描述。然而，这些附图不是按比例绘制，不会精确地反映任何给定实施例的精确结构或性能特性，并且不应被解释为限定或限制示例实施例所包含的属性或值的范围。例如，为了清楚起见，分子、层、区域和/或结构元件的相对厚度和位置可减小或夸大。各种附图中的相似或相同的参考标号的使用意图指示相似或相同的元件或特征的存在。
具体实施方式
现在将参照示出了示例实施例的附图更全面地描述根据发明构思的示例实施例的三维半导体存储器装置及操作其的方法。
图1是示意性地示出根据发明构思的一些实施例的三维半导体存储器装置的结构的示图。
参照图1，三维半导体存储器装置可包括存储器单元阵列1和控制存储器单元阵列1的外围电路2。外围电路2可包括行解码器3、页缓冲器4、列解码器5、电压发生器6和控制(例如，控制逻辑)电路7。
存储器单元阵列1可包括多个存储器块BLK0-BLKn，每个存储器块包括三维布置的多个存储器单元。在一些实施例中，存储器块BLK0-BLKn可包括构成NAND型单元阵列的多个单元串。存储器块BLK0-BLKn可通过字线和选择线连接到行解码器3。
行解码器3可对从外围电路2的外部和/或从存储器装置的外部输入的地址ADD进行解码，以选择存储器块BLK0-BLKn中的一个并选择所选的存储器块的多条字线中的一条。页缓冲器4可通过位线BL连接到存储器单元阵列1，并且可读出存储在存储器单元中的数据。列解码器5可对从外围电路2的外部和/或从存储器装置的外部输入的地址进行解码，以选择多条位线BL中的一条。列解码器5可提供页缓冲器4与外部装置(例如，存储器控制器)之间的数据传输路径(例如，用于输入/输出(I/O)数据的数据传输路径)。电压发生器6可根据控制电路7的控制产生用于存储器单元阵列1的内部操作的电压(例如，编程电压、读取电压、擦除电压等)。
图2是示出根据发明构思的一些实施例的三维半导体存储器装置的单元阵列的电路图。
参照图2，三维半导体存储器装置的单元阵列可包括多个存储器块，每个存储器块包括多个字线块WLBLK1和WLBLK2。作为示例，每个存储器块可包括第一字线块WLBLK1和第二字线块WLBLK2。在一些实施例中，每个存储器块被示出为包括两个字线块WLBLK1和WLBLK2，但是发明构思不限于此示例。
在多个字线块中的每个中，多个单元串可包括n个单元串，多个单元串中的每个可包括m个地选择晶体管，其中，m等于或小于n，并且m和n均是大于0的自然数。作为示例，第一字线块WLBLK1和第二字线块WLBLK2中的每个可包括单元串CS1和CS2，单元串CS1和CS2沿彼此相交的第一方向D1和第二方向D2二维布置，并且沿第三方向D3延伸。单元串CS1和CS2可并联连接到位线BL1-BL3中的每条位线。二维布置的单元串CS1和CS2可共同连接到共源极线CSL。
在第一字线块WLBLK1和第二字线块WLBLK2中的每个中，第一单元串CS1和第二单元串CS2可与位线BL1-BL3中的每条位线并联连接。
第一单元串CS1和第二单元串CS2中的每个可包括多个存储器单元晶体管MCT、多个地选择晶体管GST1和GST2以及串选择晶体管SST，其中，多个存储器单元晶体管MCT沿第三方向D3彼此串联连接，多个地选择晶体管GST1和GST2在共源极线CSL与存储器单元晶体管MCT之间彼此串联连接，串选择晶体管SST设置在存储器单元晶体管MCT与位线BL1-BL3中的一条位线之间。
在一些实施例中，第一字线块WLBLK1和第二字线块WLBLK2中的每个可包括彼此电隔离的两条串选择线(例如，第一串选择线SSL1和第二串选择线SSL2)。第一串选择线SSL1可控制沿第一方向D1布置的第一单元串CS1的串选择晶体管SST。第二串选择线SSL2可控制沿第一方向D1布置的第二单元串CS2的串选择晶体管SST。在一些实施例中，第一串选择线SSL1和第二串选择线SSL2可以分别是第一串选择电极和第二串选择电极。
位线BL1-BL3、字线WL1-WLn和共源极线CSL可共同地设置在第一字线块WLBLK1和第二字线块WLBLK2中。第一下地选择线GSL1a和第一上地选择线GSL1b可设置在第一字线块WLBLK1中，第二下地选择线GSL2a和第二上地选择线GSL2b可设置在第二字线块WLBLK2中。在一些实施例中，第一下地选择线GSL1a和第一上地选择线GSL1b可以分别是第一地选择电极和第二地选择电极。类似地，第二下地选择线GSL2a和第二上地选择线GSL2b可以分别是第一地选择电极和第二地选择电极(或第三地选择电极和第四地选择电极)。
存储器单元晶体管MCT可由字线WL1-WLn控制。在第一字线块WLBLK1和第二字线块WLBLK2中，位于距共源极线CSL的相同水平(或高度)的多个存储器单元晶体管MCT的栅电极可共同连接到字线WL1-WLn之一。每个存储器单元晶体管MCT可包括数据存储元件。“单元电极结构”可包括基底上的字线WL1-WLn的堆叠，和/或可包括第一字线块WLBLK1和第二字线WLBLK2。
在一些实施例中，在第一字线块WLBLK1和第二字线块WLBLK2中的每个包括彼此电隔离的一对第一串选择线SSL1和第二串选择线SSL2的情况下，单元串CS1和CS2中的每个可包括一对地选择晶体管GST1和GST2。换句话说，单元串CS1和CS2中的每个可包括彼此串联连接的第一地选择晶体管GST1和第二地选择晶体管GST2。在单元串CS1和CS2中的每个中，第一地选择晶体管GST1和第二地选择晶体管GST2可具有彼此不同的阈值电压。
第一字线块WLBLK1的第一地选择晶体管GST1和第二地选择晶体管GST2可由第一下地选择线GSL1a和第一上地选择线GSL1b控制。第二字线块WLBLK2的第一地选择晶体管GST1和第二地选择晶体管GST2可由第二下地选择线GSL2a和第二上地选择线GSL2b控制。第一下地选择线GSL1a和第一上地选择线GSL1b可与第二下地选择线GSL2a和第二上地选择线GSL2b电隔离。
第一下地选择线GSL1a可共同地电连接到第一字线块WLBLK1的第一地选择晶体管GST1。第一上地选择线GSL1b可共同地电连接到第一字线块WLBLK1的第二地选择晶体管GST2。
第二下地选择线GSL2a可共同地电连接到第二字线块WLBLK2的第一地选择晶体管GST1。第二上地选择线GSL2b可共同地电连接到第二字线块WLBLK2的第二地选择晶体管GST2。
图3是示出图2的三维半导体存储器装置的单元串的电路图。
参照图3，第一单元串CS1和第二单元串CS2可并联连接到位线之一(例如，BL1)和共源极线CSL。
第一单元串CS1的串选择晶体管SST可由第一串选择线SSL1控制，第二单元串CS2的串选择晶体管SST可由第二串选择线SSL2控制。
在第一单元串CS1和第二单元串CS2中的每个中，第一地选择晶体管GST1和第二地选择晶体管GST2可被编程为具有不同的阈值电压。在图3中，参考字母“P”表示地选择晶体管GST1和GST2被编程为具有第二阈值电压。
在第一单元串CS1中，第一地选择晶体管GST1可具有第一阈值电压，第二地选择晶体管GST2可具有高于第一阈值电压的第二阈值电压。在第二单元串CS2中，第一地选择晶体管GST1可具有第二阈值电压，第二地选择晶体管GST2可具有第一阈值电压。换句话说，第一单元串CS1和第二单元串CS2的第一地选择晶体管GST1可具有彼此不同的阈值电压，第一单元串CS1和第二单元串CS2的第二地选择晶体管GST2可具有彼此不同的阈值电压。
第一单元串CS1的第一地选择晶体管GST1和第二单元串CS2的第二地选择晶体管GST2可通过高于第一阈值电压并且低于第二阈值电压的第一操作电压来导通。第一单元串CS1的第二地选择晶体管GST2和第二单元串CS2的第一地选择晶体管GST1可通过高于第二阈值电压的第二操作电压来导通。
在一些实施例中，第一单元串CS1和第二单元串CS2的共同连接到第一下地选择线GSL1a的第一地选择晶体管GST1可根据施加到第一下地选择线GSL1a的电压以互补的方式进行操作。此外，第一单元串CS1和第二单元串CS2的共同连接到第一上地选择线GSL1b的第二地选择晶体管GST2可根据施加到第一上地选择线GSL1b的电压以互补的方式进行操作。
第一位线BL1与第一单元串CS1和第二单元串CS2之间的电连接可通过施加到第一串选择线SSL1和第二串选择线SSL2的电压来控制。第一单元串CS1和第二单元串CS2与共源极线CSL之间的电连接可通过施加到第一下地选择线GSL1a和第一上地选择线GSL1b的电压来控制。
在一些实施例中，对于连接到第一位线BL1的第一单元串CS1和第二单元串CS2，第一下地选择线GSL1a和第一上地选择线GSL1b物理上共同连接到第一单元串CS1和第二单元串CS2，但是第一单元串CS1和第二单元串CS2的第一地选择晶体管GST1和第二地选择晶体管GST2可彼此电隔离。
具体地，可向第一串选择线SSL1施加电源电压Vcc(图18)，可向第二串选择线SSL2施加地电压，可向第一上地选择线GSL1b施加第二操作电压，并且可向第一下地选择线GSL1a施加第一操作电压。在这种情况下，第一位线BL1和共源极线CSL可通过第一单元串CS1彼此电连接，但是第二单元串CS2可与第一位线BL1和共源极线CSL电隔离并且可处于浮置状态。换句话说，未被选择的第二单元串CS2可与第一位线BL1和共源极线CSL电隔离。因此，在对单元阵列的读取操作期间，可抑制/防止在连接到位线中的选择的位线(例如，BL1)的单元串CS1和CS2中的未被选择的单元串(例如，CS2)中发生读取干扰现象。
图4是示出图2的三维半导体存储器装置的单元阵列的平面图。图5A和图5B分别是沿图4的线1-I'和线II-II'截取的剖视图。
参照图4、图5A和图5B，电极结构ST可设置在基底100上。基底100可包括半导体材料(例如，硅)、绝缘材料(例如，玻璃)和被绝缘材料覆盖的半导体材料或导电材料中的至少一种。例如，基底100可以是第一导电类型的硅晶片。
电极结构ST可沿平行于基底100的顶表面的第一方向D1延伸。电极结构ST可通过设置在它们之间的电极分离结构ESS沿与第一方向D1相交的第二方向D2彼此间隔开。
在每个电极结构ST中，串选择线SSL1和SSL2、字线WL1-WLn以及地选择线GSL1a、GSL1b、GSL2a和GSL2b可沿第三方向D3与分别插在它们之间的绝缘层110堆叠。第三方向D3可垂直于基底100的顶表面，并且可垂直于第一方向D1和第二方向D2。在每个电极结构ST中，地选择线GSL1a和GSL1b/GSL2a和GSL2b以及字线WL1-WLn可沿第二方向D2具有第一宽度，串选择线SSL1和SSL2可沿第二方向D2具有小于第一宽度的第二宽度。
每个电极结构ST可包括地选择结构GS1或GS2、地选择结构GS1或GS2上的存储器单元结构MCS以及存储器单元结构MCS上的串选择结构SS1或SS2。
地选择结构GS1或GS2可包括沿第三方向D3堆叠的地选择线GSL1a和GSL1b/GSL2a和GSL2b，串选择结构SS1或SS2可包括沿第一方向D1延伸并且沿第二方向D2彼此间隔开的串选择线SSL1和SSL2。作为示例，每个电极结构ST可包括第一地选择线GSL1a、GSL1b和第二地选择线GSL2a、GSL2b以及第一串选择线SSL1和第二串选择线SSL2。第一串选择线SSL1和第二串选择线SSL2可通过绝缘分离图案150彼此间隔开，绝缘分离图案150设置在第一串选择线SSL1与第二串选择线SSL2之间并且沿第一方向D1延伸。
存储器单元结构MCS可包括沿第三方向D3堆叠的字线WL1-WLn。可在多个电极结构ST中共同设置存储器单元结构MCS。也就是说，在多个电极结构ST中，位于距基底100的相同水平(或高度)的字线WL1-WLn可处于等电位状态。在多个电极结构ST中，位于距基底100的相同水平的字线WL1-WLn中的字线可由物理上的单个层形成。
位线BL可共同地连接到多个电极结构ST。位线BL可沿第一方向D1彼此间隔开，并且可沿第二方向D2延伸。
共源极线/共源极区域CSL可设置在电极结构ST之间的基底100中。作为示例，共源极线/共源极区域CSL可通过使用第二导电类型的杂质对第一导电类型的基底100进行掺杂来形成，并且可例如包括n型杂质(例如，砷(As)或磷(P))。共源极线/共源极区域CSL可平行于电极结构ST(例如，沿第一方向D1)延伸并且可沿第二方向D2彼此间隔开。换句话说，可在每对相邻的共源极线/共源极区域CSL之间设置每个电极结构ST。
电极分离结构ESS可平行于电极结构ST(例如，沿第一方向D1)延伸，并且可设置在每对相邻的电极结构ST之间。电极分离结构ESS可包括共源极接触塞(common sourceplug)CSP和绝缘间隔件SS，共源接触塞CSP结合到每个共源极线/共源极区域CSL，绝缘间隔件SS设置在共源极接触塞CSP与地选择线GSL1a、GSL1b、GSL2a和GSL2b、字线WL1-WLn以及串选择线SSL1和SSL2的侧表面之间。
在一些实施例中，第一垂直结构VS1至第八垂直结构VS8可被设置为穿透每个电极结构ST并且可连接到基底100。换句话说，第一垂直结构VS1至第八垂直结构VS8可沿垂直于基底100的顶表面的第三方向D3延伸。第一垂直结构VS1至第八垂直结构VS8可布置在各自的列中，每个列包括多个垂直结构并且沿第一方向D1延伸。第一垂直结构VS1至第八垂直结构VS8的列可沿第二方向D2顺序地设置。此外，当在平面图中观看时，第一垂直结构VS1至第八垂直结构VS8可沿第一方向D1和第二方向D2布置以形成Z字形图案。
第一垂直结构VS1至第四垂直结构VS4可穿透每个电极结构ST的第一串选择线SSL1和字线WL1-WLn。在第一字线块WLBLK1中，第一垂直结构VS1至第四垂直结构VS4还可穿透第一地选择线GSL1a和GSL1b。在第二字线块WLBLK2中，第一垂直结构VS1至第四垂直结构VS4还可穿透第二地选择线GSL2a和GSL2b。第五垂直结构VS5至第八垂直结构VS8可穿透每个电极结构ST的第二串选择线SSL2和字线WL1-WLn。在第一字线块WLBLK1中，第五垂直结构VS5至第八垂直结构VS8还可穿透第一地选择线GSL1a和GSL1b。在第二字线块WLBLK2中，第五垂直结构VS5至第八垂直结构VS8还可穿透第二地选择线GSL2a和GSL2b。
此外，虚设垂直结构DVS可被设置为在第一串选择线SSL1与第二串选择线SSL2之间穿透每个电极结构ST。虚设垂直结构DVS可被配置为具有与第一垂直结构VS1至第八垂直结构VS8基本相同的结构特征。
第一垂直结构VS1至第八垂直结构VS8中的每个可包括设置在其顶部的导电垫，并且导电垫可以是掺杂有杂质的杂质区域，或者可由导电材料形成。
第一垂直结构VS1至第八垂直结构VS8和虚设垂直结构DVS中的每个可包括连接到基底100的垂直半导体图案VP(例如，参见图19)和围绕垂直半导体图案VP的数据存储图案DS。换句话说，数据存储图案DS可设置在垂直半导体图案VP的外侧壁上。
垂直半导体图案VP(例如，参见图19)可包括半导体材料，并且可用作参照图3描述的第一地选择晶体管GST1和第二地选择晶体管GST2、串选择晶体管SST以及存储器单元晶体管MCT的沟道区域。
数据存储图案DS可包括用作NAND闪存装置的数据存储元件的电荷存储层。作为示例，如图19中所示，数据存储图案DS可包括隧道绝缘层TIL、电荷存储层CIL和阻挡绝缘层BIL。电荷存储层CIL可以是具有大量捕获位(trap site)的一个或多个绝缘层和/或具有纳米颗粒的一个或多个绝缘层。例如，电荷存储层CIL可包括具有导电纳米点的绝缘层、陷阱绝缘层和浮栅电极中的一个。
在一些实施例中，数据存储图案DS可沿第三方向D3延伸以与第一地选择线GSL1a和GSL1b、第二地选择线GSL2a和GSL2b、字线WL1-WLn、第一串选择线SSL1以及第二串选择线SSL2的侧表面交叉。参照图3描述的第一地选择晶体管GST1和第二地选择晶体管GST2可由第一地选择线GSL1a、GSL1b和第二地选择线GSL2a、GSL2b以及与其邻近的数据存储图案DS和垂直半导体图案VP组成。由于第一地选择晶体管GST1和第二地选择晶体管GST2中的每个包括数据存储图案DS，所以它们可通过施加到第一地选择线GSL1a、GSL1b和第二地选择线GSL2a、GSL2b的电压进行编程。具体地，电荷可在第一地选择晶体管GST1和第二地选择晶体管GST2的数据存储图案DS中通过由第一地选择线GSL1a、GSL1b和第二地选择线GSL2a、GSL2b与垂直半导体图案VP(例如，参见图19)之间的电压差引起的福勒-诺德海姆(Fowler-Nordheim，FN)隧穿而被捕获。这可使得第一地选择晶体管GST1和第二地选择晶体管GST2具有不同的各自阈值电压。下面将更详细地描述将第一地选择晶体管GST1和第二地选择晶体管GST2编程到不同的阈值电压的方法。
此外，参照图5A、图5B和图19，水平绝缘图案HL可从垂直半导体图案VP与串选择线SSL1和SSL2、字线WL1-WLn以及地选择线GSL1a、GSL1b、GSL2a和GSL2b的侧表面之间的区域水平延伸，以覆盖线SSL1、SSL2、WL1-WLn、GSL1a、GSL1b、GSL2a和GSL2b中的每个的顶表面和底表面。水平绝缘图案HL可用作NAND闪存装置的数据存储层的一部分。水平绝缘图案HL可由具有比阻挡绝缘层BIL低的介电常数的高k介电材料(例如，氧化铝和/或氧化铪)中的至少一种形成，或者包括具有比阻挡绝缘层BIL低的介电常数的高k介电材料中的至少一种。
覆盖绝缘图案(capping insulating pattern)210可设置在电极结构ST上以覆盖第一垂直结构VS1至第八垂直结构VS8的顶表面。层间绝缘层220可设置在覆盖绝缘图案210上，并且可覆盖共源极塞CSP的顶表面。
位线BL可设置在层间绝缘层220上。位线BL可沿第二方向D2延伸以与电极结构ST交叉，并且可沿第一方向D1交替设置。在一些实施例中，当在平面图中观看时，成对的位线BL可跨越垂直结构VS1-VS8中的每个。换句话说，位线BL可具有比垂直结构VS1-VS8的上部宽度的一半小的线宽度。位线BL可通过接触塞PLG选择性地连接到第一垂直结构VS1至第八垂直结构VS8。
在一些实施例中，三维半导体存储器装置可以是参照图3描述的垂直型NAND闪存装置。换句话说，电极结构ST的字线WL1-WLn、第一串选择线SSL1、第二串选择线SSL2、第一地选择线GSL1a、GSL1b和第二地选择线GSL2a、GSL2b可控制第一垂直结构VS1至第八垂直结构VS8的垂直半导体图案VP(例如，参见图19)的电势，并且可控制位线BL与共源极线/共源极区域CSL之间的电连接。
为了简明的描述，可由相同的参考标号来标识与参照图2至图5B描述的三维半导体存储器装置的元件相同的元件，而不重复其重叠的描述。
图6是示出根据发明构思的一些实施例的三维半导体存储器装置的单元阵列的电路图。图7是示出图6的三维半导体存储器装置的单元串的电路图。
参照图6和图7，单元阵列可包括第一字线块WLBLK1和第二字线块WLBLK2。
在第一字线块WLBLK1和第二字线块WLBLK2中的每个中，第一单元串CS1、第二单元串CS2、第三单元串CS3和第四单元串CS4可并联连接到位线BL中的每条。第一单元串CS1至第四单元串CS4中的每个可包括串选择晶体管SST、串联连接的存储器单元晶体管MCT以及串联连接的多个地选择晶体管GST1和GST2。作为示例，第一单元串CS1至第四单元串CS4中的每个可包括两个或四个地选择晶体管GST1和GST2。此外，在单元串CS1-CS4中的至少一个中，地选择晶体管GST1和GST2可具有两个不同的阈值电压。
在一些实施例中，第一单元串CS1至第四单元串CS4中的每个可包括彼此串联连接的第一地选择晶体管GST1和第二地选择晶体管GST2。在第一单元串CS1至第四单元串CS4中的每个中，第一地选择晶体管GST1和第二地选择晶体管GST2可被编程为具有彼此不同的阈值电压。
第一下地选择线GSL1a和第一上地选择线GSL1b可设置在第一字线块WLBLK1中，第二下地选择线GSL2a和第二上地选择线GSL2b可设置在第二字线块WLBLK2中。在第一字线块WLBLK1中，第一地选择晶体管GST1可共同地电连接到第一下地选择线GSL1a，第二地选择晶体管GST2可共同地电连接到第一上地选择线GSL1b。在第二字线块WLBLK2中，第一地选择晶体管GST1可共同地电连接到第二下地选择线GSL2a，第二地选择晶体管GST2可共同地电连接到第二上地选择线GSL2b。
在一些实施例中，第一单元串CS1和第二单元串CS2的第一地选择晶体管GST1可具有第一阈值电压，并且第一单元串CS1和第二单元串CS2的第二地选择晶体管GST2可具有高于第一阈值电压的第二阈值电压。第三单元串CS3和第四单元串CS4的第一地选择晶体管GST1可具有第二阈值电压，第三单元串CS3和第四单元串CS4的第二地选择晶体管GST2可具有第一阈值电压。在这种情况下，当第一位线BL1被选择并且第一单元串CS1电连接到第一位线BL1和共源极线CSL时，未被选择的第三单元串CS3和第四单元串CS4的串选择晶体管SST以及第一地选择晶体管GST1和第二地选择晶体管GST2可截止，因此，未被选择的第三单元串CS3和第四单元串CS4可与共源极线CSL和第一位线BL1电断开。
在一些实施例中，第一单元串CS1和第三单元串CS3的第一地选择晶体管GST1可具有第一阈值电压，第一单元串CS1和第三单元串CS3的第二地选择晶体管GST2可具有高于第一阈值电压的第二阈值电压。第二单元串CS2和第四单元串CS4的第一地选择晶体管GST1可具有第二阈值电压，第二单元串CS2和第四单元串CS4的第二地选择晶体管GST2可具有第一阈值电压。在这种情况下，当第一位线BL1被选择并且第一单元串CS1电连接到第一位线BL1和共源极线CSL时，未被选择的第二单元串CS2和第四单元串CS4可与共源极线CSL和第一位线BL1电断开。换句话说，未被选择的第二单元串CS2和第四单元串CS4可处于电浮置状态。
图8是示出图6的三维半导体存储器装置的单元阵列的平面图。图9是沿图8的线III-III'截取的剖视图。
为了简明的描述，可由相同的参考标号来标识与参照图4、图5A和图5B描述的三维半导体存储器装置的元件相同的元件，而不重复与其重叠的描述。
参照图8和图9，设置在基底100上的电极结构ST可通过电极分离结构ESS沿与第一方向D1相交的第二方向D2彼此间隔开。每个电极结构ST可包括地选择结构GS1或GS2、地选择结构GS1或GS2上的存储器单元结构MCS以及存储器单元结构MCS上的串选择结构SS1或SS2。
地选择结构GS1或GS2可包括沿第三方向D3堆叠的多个地选择线GSL1a和GSL1b或GSL2a和GSL2b，串选择结构SS1或SS2可包括沿第一方向D1延伸并且沿第二方向D2彼此间隔开的多个串选择线SSL1、SSL2、SSL3和SSL4。作为示例，每个电极结构ST可包括第一地选择线GSL1a和GSL1b或第二地选择线GSL2a和GSL2b以及第一串选择线SSL1、第二串选择线SSL2、第三串选择线SSL3和第四串选择线SSL4。第一选择线SSL1至第四串选择线SSL4可通过绝缘分离图案150彼此间隔开，每个绝缘分离图案150设置在第一选择线SSL1至第四串选择线SSL4之间并且沿第一方向D1延伸。
在字线块WLBLK1和WLBLK2中的每个中，第一垂直结构VS1至第八垂直结构VS8可被设置为穿透每个电极结构ST并且可连接到基底100。具体地，第一垂直结构VS1和第二垂直结构VS2可穿透每个电极结构ST的第一串选择线SSL1、字线WL1-WLn以及第一地选择线GSL1a和GSL1b或第二地选择线GSL2a和GSL2b。第三垂直结构VS3和第四垂直结构VS4可穿透每个电极结构ST的第二串选择线SSL2、字线WL1-WLn以及第一地选择线GSL1a和GSL1b或第二地选择线GSL2a和GSL2b。第五垂直结构VS5和第六垂直结构VS6可穿透每个电极结构ST的第三串选择线SSL3、字线WL1-WLn以及第一地选择线GSL1a和GSL1b或第二地选择线GSL2a和GSL2b。第七垂直结构VS7和第八垂直结构VS8可穿透每个电极结构ST的第四串选择线SSL4、字线WL1-WLn以及第一地选择线GSL1a和GSL1b或第二地选择线GSL2a和GSL2b。
如上所述，数据存储图案DS可沿第三方向D3延伸，以与第一地选择线GSL1a、GSL1b、第二地选择线GSL2a、GSL2b、字线WL1-WLn以及第一选择线SSL1至第四串选择线SSL4的侧表面交叉。
参照图6描述的第一地选择晶体管GST1和第二地选择晶体管GST2可由第一地选择线GSL1a和GSL1b或第二地选择线GSL2a和GSL2b以及与其邻近的数据存储图案DS和垂直半导体图案VP(例如，参见图19)组成。由于第一地选择晶体管GST1和第二地选择晶体管GST2中的每个包括数据存储图案DS，所以第一地选择晶体管GST1和第二地选择晶体管GST2可通过施加到第一地选择线GSL1a和GSL1b或第二地选择线GSL2a和GSL2b的电压进行编程。下面将更详细地描述将第一地选择晶体管GST1和第二地选择晶体管GST2编程到不同的阈值电压的方法。
图10是示出根据发明构思的一些实施例的三维半导体存储器装置的单元阵列的电路图。图11至图13是示出图10的三维半导体存储器装置的单元串的电路图。
参照图10和图11，单元阵列可包括第一字线块WLBLK1和第二字线块WLBLK2，并且在第一字线块WLBLK1和第二字线块WLBLK2中的每个中，第一单元串CS1、第二单元串CS2、第三单元串CS3、第四单元串CS4、第五单元串CS5和第六单元串CS6可并联连接到位线BL1-BL3中的每条。
第一单元串CS1至第六单元串CS6中的每个可包括串选择晶体管SST、串联连接的存储器单元晶体管MCT以及串联连接的多个地选择晶体管GST1、GST2和GST3。作为示例，第一单元串CS1至第六单元串CS6中的每个可包括两个、三个或六个地选择晶体管。此外，在每个单元串中，地选择晶体管GST1、GST2和GST3中的至少一个可具有与其他晶体管不同的阈值电压。
作为示例，第一单元串CS1至第六单元串CS6中的每个可包括第一地选择晶体管GST1、第二地选择晶体管GST2和第三地选择晶体管GST3。在第一单元串CS1至第六单元串CS6中的每个中，第一地选择晶体管GST1、第二地选择晶体管GST2和第三地选择晶体管GST3中的一个地选择晶体管可被编程为具有第二阈值电压，而其他地选择晶体管可被编程为具有低于第二阈值电压的第一阈值电压。
在第一字线块WLBLK1和第二字线块WLBLK2中的每个中，第一单元串CS1至第六单元串CS6的串选择晶体管SST可分别由第一串选择线SSL1至第六串选择线SSL6控制。
第一字线块WLBLK1的第一单元串CS1至第六单元串CS6的第一地选择晶体管GST1、第二地选择晶体管GST2和第三地选择晶体管GST3可分别连接到第一下地选择线GSL1a、第一中间地选择线GSL1b和第一上地选择线GSL1c。
第二字线块WLBLK2的第一单元串CS1至第六单元串CS6的第一地选择晶体管GST1、第二地选择晶体管GST2和第三地选择晶体管GST3可分别连接到第二下地选择线GSL2a、第二中间地选择线GSL2b和第二上地选择线GSL2c。
在一些实施例中，第一单元串CS1和第二单元串CS2的第一地选择晶体管GST1和第二地选择晶体管GST2可具有第一阈值电压，第一单元串CS1和第二单元串CS2的第三地选择晶体管GST3可具有高于第一阈值电压的第二阈值电压。
第三单元串CS3和第四单元串CS4的第一地选择晶体管GST1和第三地选择晶体管GST3可具有第一阈值电压，第三单元串CS3和第四单元串CS4的第二地选择晶体管GST2可具有高于第一阈值电压的第二阈值电压。
第五单元串CS5和第六单元串CS6的第二地选择晶体管GST2和第三地选择晶体管GST3可具有第一阈值电压，第五单元串CS5和第六单元串CS6的第一地选择晶体管GST1可具有高于第一阈值电压的第二阈值电压。
根据图11中所示的实施例，当第一位线BL1被选择并且第一单元串CS1电连接到第一位线BL1和共源极线CSL时，未被选择的第三单元串CS3、第四单元串CS4、第五单元串CS5和第六单元串CS6可通过第二地选择晶体管GST2和第三地选择晶体管GST3与共源极线CSL和第一位线BL1电断开。
根据图12中所示的实施例，并联连接在第一位线BL1与共源极线CSL之间的第一单元串CS1至第六单元串CS6中的每个可包括第一地选择晶体管GST1和第二地选择晶体管GST2。这里，第一单元串CS1、第二单元串CS2和第三单元串CS3的第一地选择晶体管GST1可具有第一阈值电压，而第一单元串CS1、第二单元串CS2和第三单元串CS3的第二地选择晶体管GST2可具有高于第一阈值电压的第二阈值电压。第四单元串CS4、第五单元串CS5和第六单元串CS6的第二地选择晶体管GST2可具有第一阈值电压，第四单元串CS4、第五单元串CS5和第六单元串CS6的第一地选择晶体管GST1可具有高于第一阈值电压的第二阈值电压。
在这种情况下，当第一位线BL1被选择并且第一单元串CS1电连接到第一位线BL1和共源极线CSL时，未被选择的第四单元串CS4、第五单元串CS5和第六单元串CS6可通过第二地选择晶体管GST2与共源极线CSL和第一位线BL1电断开。
参照图13，并联连接在第一位线BL1与共源极线CSL之间的第一单元串CS1至第六单元串CS6中的每个可包括第一地选择晶体管至第六地选择晶体管GST1、GST2、GST3、GST4、GST5和GST6。在第一单元串CS1至第六单元串CS6中的每个中，第一地选择晶体管GST1至第六地选择晶体管GST6中的一个可被编程为具有第二阈值电压，并且其他地选择晶体管可被编程为具有小于第二阈值电压的第一阈值电压。
作为示例，可将第一单元串CS1的第六地选择晶体管GST6、第二单元串CS2的第五地选择晶体管GST5、第三单元串CS3的第四地选择晶体管GST4、第四单元串CS4的第三地选择晶体管GST3、第五单元串CS5的第二地选择晶体管GST2和第六单元串CS6的第一地选择晶体管GST1编程为具有高于第一阈值电压的第二阈值电压。
在字线块WLBLK1和WLBLK2中的每个中，第一地选择线GSL1a至第六地选择线GSL1f可分别连接到每个单元串CS1至CS6的第一地选择晶体管GST1至第六地选择晶体管GST6。在字线块WLBLK1和WLBLK2中的每个中，第一单元串CS1至第六单元串CS6的第一地选择晶体管GST1可共同地电连接到第一地选择线GSL1a。除了第六单元串CS6的第一地选择晶体管GST1之外，第一单元串CS1至第六单元串CS6的连接到第一地选择线GSL1a的所有第一地选择晶体管GST1可具有第一阈值电压。第一单元串CS1至第六单元串CS6的第二地选择晶体管GST2至第六地选择晶体管GST6可被配置为具有与第一地选择晶体管GST1相似或相同的特征。
根据图13中所示的实施例，当第一位线BL1被选择并且第一单元串CS1电连接到第一位线BL1和共源极线CSL时，未被选择的第二单元串CS2至第六单元串CS6可通过第二单元串CS2至第六单元串CS6的第一地选择晶体管GST1至第五地选择晶体管GST5来与共源极线CSL和第一位线BL1电断开。换句话说，未被选择的第二单元串CS2至第六单元串CS6可处于电浮置状态。
图14是示出图10的三维半导体存储器装置的单元阵列的平面图。图15是沿图14的线IV-IV′截取的剖视图。
参照图14和图15，设置在基底100上的电极结构ST可通过电极分离结构ESS沿与第一方向D1相交的第二方向D2彼此间隔开。每个电极结构ST可包括地选择结构GS1或GS2、地选择结构GS1或GS2上的存储器单元结构MCT以及存储器单元结构MCT上的串选择结构SS1或SS2。
作为示例，每个电极结构ST可包括第一地选择线GSL1a或GSL2a、第二地选择线GSL1b或GSL2b和第三地选择线GSL1c或GSL2c以及第一串选择线至第六串选择线SSL1、SSL2、SSL3、SSL4、SSL5和SSL6。第一串选择线至第六串选择线SSL1、SSL2、SSL3、SSL4、SSL5和SSL6可通过绝缘分离图案150彼此间隔开，每个绝缘分离图案150设置在第一串选择线至第六串选择线SSL1、SSL2、SSL3、SSL4、SSL5和SSL6之间并且沿第一方向D1延伸。
第一垂直结构VS1至第十二垂直结构VS12可被设置为穿透每个电极结构ST并且可连接到基底100。具体地，第一垂直结构VS1和第二垂直结构VS2可穿透每个电极结构ST的第一串选择线SSL1、字线WL1-WLn、第一地选择线GSL1a或GSL2a、第二地选择线GSL1b或GSL2b和第三地选择线GSL1c或GSL2c。第三垂直结构VS3和第四垂直结构VS4可穿透每个电极结构ST的第二串选择线SSL2、字线WL1-WLn、第一地选择线GSL1a或GSL2a、第二地选择线GSL1b或GSL2b和第三地选择线GSL1c或GSL2c。第五垂直结构VS5和第六垂直结构VS6可穿透每个电极结构ST的第三串选择线SSL3、字线WL1-WLn、第一地选择线GSL1a或GSL2a、第二地选择线GSL1b或GSL2b和第三地选择线GSL1c或GSL2c。第七垂直结构VS7和第八垂直结构VS8可穿透每个电极结构ST的第四串选择线SSL4、字线WL1-WLn、第一地选择线GSL1a或GSL2a、第二地选择线GSL1b或GSL2b和第三地选择线GSL1c或GSL2c。第九垂直结构VS9和第十垂直结构VS10可穿透每个电极结构ST的第五串选择线SSL5、字线WL1-WLn、第一地选择线GSL1a或GSL2a、第二地选择线GSL1b或GSL2b和第三地选择线GSL1c或GSL2c。第十一垂直结构VS11和第十二垂直结构VS12可穿透每个电极结构ST的第六串选择线SSL6、字线WL1-WLn、第一地选择线GSL1a或GSL2a、第二地选择线GSL1b或GSL2b和第三地选择线GSL1c或GSL2c。
数据存储图案DS可沿第三方向D3延伸，以与第一地选择线GSL1a和GSL2a、第二地选择线GSL1b和GSL2b、第三地选择线GSL1c和GSL2c、字线WL1-WLn以及第一串选择线SSL1至第六串选择线SSL6的侧表面交叉。
参照图10和图11描述的第一地选择晶体管GST1至第三地选择晶体管GST3可由第一地选择线GSL1a和GSL2a、第二地选择线GSL1b和GSL2b、第三地选择线GSL1c和GSL2c以及与其邻近的数据存储图案DS和垂直半导体图案VP(例如，参见图19)组成。由于第一地选择晶体管GST1至第三地选择晶体管GST3中的每个包括数据存储图案DS，所以第一地选择晶体管GST1至第三地选择晶体管GST3可通过施加到第一地选择线GSL1a和GSL2a、第二地选择线GSL1b和GSL2b以及第三地选择线GSL1c和GSL2c的电压进行编程。下面将更详细地描述将第一地选择晶体管GS1至第三地选择晶体管GST3编程到不同的阈值电压的方法。
图16是示出根据发明构思的一些实施例的三维半导体存储器装置的单元阵列的电路图。
参照图16，单元串CS1-CS6中的每个可由串选择晶体管SST、串联连接的存储器单元晶体管MCT、串联连接的多个地选择晶体管GST1、GST2和GST3以及擦除控制晶体管ECT组成。
擦除控制晶体管ECT可由擦除控制线ECL控制。共源极线CSL可共同地连接到擦除控制晶体管ECT的源极。第一字线块WLBLK1和第二字线块WLBLK2的擦除控制晶体管ECT可共同地连接到擦除控制线ECL并且可处于等电位状态。
在存储器单元阵列的擦除操作期间，擦除控制晶体管ECT可引起栅极诱导漏极泄漏(GIDL)电流。在一些实施例中，在存储器单元阵列的擦除操作期间，擦除电压可被施加到位线BL1-BL3和/或共源极线CSL，并且GIDL电流可出现在串选择晶体管SST和/或擦除控制晶体管ECT中。
图17是示出操作参照图10和图11描述的三维半导体存储器装置的方法的流程图。图18是示出根据发明构思的一些实施例的确定三维半导体存储器装置中的地选择晶体管的阈值电压的方法的电路图。图19是示出根据发明构思的一些实施例的确定三维半导体存储器装置中的地选择晶体管的阈值电压的方法的示图。图20是示出图10和图11的三维半导体存储器装置中的地选择晶体管的阈值电压的表。
参照图10、图11、图17和图18，可初始化单元阵列中的所有存储器块(在框S10中)。换句话说，可同时擦除每个存储器块的串选择晶体管SST和地选择晶体管GST1、GST2和GST3以及存储器单元晶体管MCT。
具体地，串选择线SSL1-SSL6、地选择线GSL1a、GSL1b、GSL1c、GSL2a、GSL2b和GSL2c以及字线WL1-WLn可被施加有可以是0V的地电压Vss(图18)，并且基底100和垂直半导体图案VP可被施加有擦除电压。这里，位线BL1-BL3和共源极线CSL可处于电浮置状态。作为擦除操作的结果，串选择晶体管SST和地选择晶体管GST1、GST2和GST3可具有低于0V的电压的第一阈值电压。
其后，可顺序地执行编程操作，以将第一单元串CS1至第六单元串CS6的第一地选择晶体管至第三地选择晶体管GST1、GST2和GST3编程到预定的阈值电压(在框S20、S30和S40中)。
具体地，参照图18和图19，可执行第一Vth调整(即，阈值电压调整)操作(在框S20中)，以将每个字线块的第一单元串CS1和第二单元串CS2的第三地选择晶体管GST3编程为具有第二阈值电压。
在第一Vth调整操作中(在框S20中)，位线BL可被施加有地电压Vss(例如，0V)，第一串选择线SSL1和第二串选择线SSL2可被施加有导通电压Vcc+Vth，字线WL1-WLn和第一下地选择线GSL1a和第一中间地选择线GSL1b可被施加有通过电压Vpass。第一上地选择线GSL1c可被施加有编程电压Vpgm。这里，编程电压Vpgm可以是足够高以引起从垂直半导体图案VP的FN隧穿的电压。可在从存储器单元晶体管的阈值电压至编程电压Vpgm的范围内选择通过电压Vpass。
在这样的电压条件下，施加到位线BL的地电压Vss可被传递到第一单元串CS1和第二单元串CS2的垂直半导体图案VP，以引起施加有编程电压Vpgm的第一上地选择线GSL1c与第一单元串CS1和第二单元串CS2的与第一上地选择线GSL1c邻近的垂直半导体图案VP之间的大的电位差，因此，电荷可在与第一上地选择线GSL1c邻近的电荷存储层CIL中被捕获。因此，如图20中所示，第一单元串CS1和第二单元串CS2的第三地选择晶体管GST3的阈值电压可从第一阈值电压增加到第二阈值电压。
其后，可执行第二Vth调整操作(在框S30中)，以将每个字线块的第三单元串CS3和第四单元串CS4的第二地选择晶体管GST2编程到第二阈值电压。
在第二Vth调整操作中(在框S30中)，位线BL可被施加有地电压Vss(例如，0V)，第三串选择线SSL3和第四串选择线SSL4可被施加有导通电压Vcc+Vth，字线WL1-WLn和第一下地选择线GSL1a以及第一上地选择线GSL1c可被施加有通过电压Vpass。第一中间地选择线GSL1b可被施加有编程电压Vpgm。
在这样的电压条件下，大的电位差可出现在第一中间地选择线GSL1b与第三单元串CS3和第四单元串CS4的与第一中间地选择线GSL1b邻近的垂直半导体图案VP之间。因此，电荷可在与第一中间地选择线GSL1b邻近的电荷存储层CIL中被捕获。因此，如图20中所示，第三单元串CS3和第四单元串CS4的第二地选择晶体管GST2的阈值电压可从第一阈值电压增加到第二阈值电压。
其后，可执行第三Vth调整操作(在框S40中)，以将每个字线块的第五单元串CS5和第六单元串CS6的第一地选择晶体管GST1编程到第二阈值电压。
在第三Vth调整操作中(在框S40中)，位线BL可被施加有地电压Vss(例如，0V)，第五串选择线SSL5和第六串选择线SSL6可被施加有导通电压Vcc+Vth，字线WL1-WLn、第一中间地选择线GSL1b以及第一上地选择线GSL1c可被施加有通过电压Vpass。第一下地选择线GSL1a可被施加有编程电压Vpgm。
在这样的电压条件下，大的电位差可出现在第一下地选择线GSL1a与第五单元串CS5和第六单元串CS6的与第一下地选择线GSL1a邻近的垂直半导体图案VP之间。因此，电荷可在与第一下地选择线GSL1a邻近的电荷存储层中被捕获。因此，如图20中所示，第五单元串CS5和第六单元串CS6的第一地选择晶体管GST1的阈值电压可从第一阈值电压增加到第二阈值电压。
如果在每个字线块中，第一单元串CS1至第六单元串CS6的第一地选择晶体管GST1至第三地选择晶体管GST3的阈值电压被设置为如图20中所示，则可对存储器单元阵列的存储器单元晶体管MCT执行编程操作、读取操作和擦除操作中的一个(在框S50中)。
图21是示出用于在图10的三维半导体存储器装置的编程操作和读取操作中选择单元串的电压条件的表。
参照图10和图21，可选择第一单元串CS1至第六单元串CS6中的一个，以将数据编程在选择的存储器单元中或者从选择的存储器单元读取数据。
在第一单元串CS1或第二单元串CS2被选择的情况下，选择的位线可被施加有地电压，并且第一串选择线SSL1或第二串选择线SSL2可被施加有电源电压Vcc。未被选择的位线可被施加有预定的位线电压，并且未被选择的串选择线SSL3-SSL6可被施加有地电压Vss(例如，0V)。第一上地选择线GSL1c可被施加有高于第二阈值电压的第二操作电压Vgsl2，第一下地选择线GSL1a和第一中间地选择线GSL1b可被施加有高于第一阈值电压且低于第二阈值电压的第一操作电压Vgsl1。
在这样的电压条件下，第一单元串CS1或第二单元串CS2的第三地选择晶体管GST3可导通，并且第一地选择晶体管GST1和第二地选择晶体管GST2可导通。因此，可通过第一单元串CS1或第二单元串CS2在选择的位线与共源极线CSL之间形成电流。
此时，未被选择的第三单元串CS3至第六单元串CS6的第一地选择晶体管GST1至第三地选择晶体管GST3可截止。换句话说，在对存储器单元阵列的读取操作或编程操作期间，连接到选择的位线的第一单元串CS1至第六单元串CS6中的未被选择的单元串CS3-CS6可与选择的位线和共源极线CSL电断开，并且可变为处于浮置状态。
同时，在第三单元串CS3或第四单元串CS4被选择的情况下，第一中间地选择线GSL1b可被施加有高于第二阈值电压的第二操作电压Vgsl2，并且第一下地选择线GSL1a和第一上地选择线GSL1c可被施加有高于第一阈值电压并且低于第二阈值电压的第一操作电压Vgsl1。
在第五单元串CS5或第六单元串CS6被选择的情况下，第一下地选择线GSL1a可被施加有高于第二阈值电压的第二操作电压Vgsl2，并且第一中间地选择线GSL1b和第一上地选择线GSL1c可被施加有高于第一阈值电压并且低于第二阈值电压的第一操作电压Vgsl1。
根据发明构思的一些实施例，可对每个单元串中的地选择晶体管进行编程，以调整其各自的阈值电压。这可使将连接到一条地选择线的地选择晶体管彼此电隔离成为可能。因此，可确保操作可靠性并增加每个字线块中设置的单元串的数量。
尽管已经具体示出和描述了发明构思的示例实施例，但是本领域普通技术人员将理解，在不脱离所附权利要求的范围的情况下，可在其中进行形式和细节上的变化。

Claims (23)

1.一种三维半导体存储器装置，包括多个字线块，所述多个字线块包括并联连接在位线与共源极线之间的多个单元串，
其中，所述多个单元串中的每个包括：多个存储器单元晶体管，沿垂直方向堆叠在基底上；多个地选择晶体管，串联连接在所述多个存储器单元晶体管与基底之间；以及串选择晶体管，位于所述多个存储器单元晶体管与位线之间，
其中，在所述多个字线块中的每个中，所述多个单元串的串选择晶体管彼此电隔离，并且所述多个地选择晶体管中的位于相同水平的地选择晶体管被共同地控制，并且
其中，在所述多个单元串中的每个中，所述多个地选择晶体管中的至少一个地选择晶体管具有第一阈值电压，并且所述多个地选择晶体管中的其余的地选择晶体管具有与第一阈值电压不同的第二阈值电压。
2.如权利要求1所述的三维半导体存储器装置，其中，所述多个地选择晶体管中的位于相同水平的地选择晶体管中的第一地选择晶体管和第二地选择晶体管分别具有第一阈值电压和第二阈值电压。
3.如权利要求1所述的三维半导体存储器装置，
其中，在所述多个字线块中的每个中，所述多个单元串包括n个单元串，
其中，所述多个单元串中的每个包括m个地选择晶体管，
其中，m等于或小于n，并且
其中，m和n均是大于0的自然数。
4.如权利要求1所述的三维半导体存储器装置，
其中，在所述多个字线块中的每个中，所述多个单元串包括六个单元串，并且
其中，所述多个单元串中的每个包括彼此串联连接的第一地选择晶体管、第二地选择晶体管和第三地选择晶体管。
5.根据权利要求4所述的三维半导体存储器装置，其中，所述多个单元串包括第一单元串、第二单元串和第三单元串，在第一单元串中，第一地选择晶体管具有第一阈值电压，在第二单元串中，第二地选择晶体管具有第一阈值电压，在第三单元串中，第三地选择晶体管具有第一阈值电压。
6.如权利要求5所述的三维半导体存储器装置，其中，第一单元串、第二单元串和第三单元串的第一地选择晶体管、第二地选择晶体管和第三地选择晶体管分别连接到第一地选择线、第二地选择线和第三地选择线。
7.如权利要求5所述的三维半导体存储器装置，其中，第一单元串、第二单元串和第三单元串的第一地选择晶体管、第二地选择晶体管和第三地选择晶体管位于距基底的不同的各自的水平。
8.一种三维半导体存储器装置，包括：
基底；
第一单元串和第二单元串，共同连接到位线，第一单元串和第二单元串中的每个包括：
多个存储器单元晶体管，沿垂直方向堆叠在基底上；
第一地选择晶体管和第二地选择晶体管，串联连接在所述多个存储器单元晶体管与基底之间；以及
串选择晶体管，位于所述多个存储器单元晶体管与位线之间；
第一串选择线，连接到第一单元串的串选择晶体管；
第二串选择线，连接到第二单元串的串选择晶体管；
第一地选择线，被第一单元串和第二单元串的第一地选择晶体管共同连接；以及
第二地选择线，被第一单元串和第二单元串的第二地选择晶体管共同连接，
其中，在第一单元串和第二单元串中的每个中，第一地选择晶体管和第二地选择晶体管具有彼此不同的各自的阈值电压。
9.如权利要求8所述的三维半导体存储器装置，
其中，第一单元串的第一地选择晶体管的阈值电压与第二单元串的第一地选择晶体管的阈值电压不同，并且
其中，第一单元串的第二地选择晶体管的阈值电压与第二单元串的第二地选择晶体管的阈值电压不同。
10.如权利要求8所述的三维半导体存储器装置，其中，在第一单元串和第二单元串中，所述多个存储器单元晶体管中的位于距基底的相同水平的存储器单元晶体管共同地连接到一条字线。
11.如权利要求8所述的三维半导体存储器装置，
其中，第一单元串和第二单元串的第一地选择晶体管位于距基底的第一水平，并且
其中，第一单元串和第二单元串的第二地选择晶体管位于距基底的第二水平，第二水平高于第一水平。
12.如权利要求8所述的三维半导体存储器装置，
其中，第一地选择线和第二地选择线垂直堆叠在基底上，并且
其中，第一串选择线和第二串选择线在基底上彼此水平地间隔开。
13.如权利要求12所述的三维半导体存储器装置，
其中，第一单元串包括：
第一垂直半导体图案，垂直穿透第一串选择线、第一地选择线和第二地选择线；以及
第一数据存储图案，位于第一地选择线和第二地选择线与第一垂直半导体图案之间，并且
其中，第二单元串包括：
第二垂直半导体图案，垂直穿透第二串选择线、第一地选择线和第二地选择线；以及
第二数据存储图案，位于第一地选择线和第二地选择线与第二垂直半导体图案之间。
14.如权利要求13所述的三维半导体存储器装置，其中，第一数据存储图案和第二数据存储图案中的每个包括隧道绝缘层、电荷存储层和阻挡绝缘层，隧道绝缘层、电荷存储层和阻挡绝缘层顺序地堆叠在第一垂直半导体图案和第二垂直半导体图案的侧壁上。
15.如权利要求13所述的三维半导体存储器装置，其中，电荷在第一地选择线与第一垂直半导体图案之间的第一数据存储图案中被捕获，并且电荷在第二地选择线与第二垂直半导体图案之间的第二数据存储图案中被捕获。
16.一种三维半导体存储器装置，包括：
基底；
单元电极结构，包括垂直堆叠在基底上的字线，其中，单元电极结构包括多个字线块，每个字线块包括：
多个地选择电极，垂直堆叠在单元电极结构与基底之间；以及
多个串选择电极，位于单元电极结构上并且彼此水平地间隔开，多个垂直半导体图案，穿透单元电极结构、地选择电极和串选择电极；以及
数据存储图案，位于地选择电极与垂直半导体图案之间。
17.如权利要求16所述的三维半导体存储器装置，其中，数据存储图案中的每个包括隧道绝缘层、电荷存储层和阻挡绝缘层，隧道绝缘层、电荷存储层和阻挡绝缘层顺序地堆叠在垂直半导体图案的侧壁上。
18.如权利要求16所述的三维半导体存储器装置，其中，所述多个串选择电极与所述多个地选择电极叠置。
19.如权利要求16所述的三维半导体存储器装置，
其中，所述多个地选择电极包括第一地选择电极和第二地选择电极，
其中，所述多个串选择电极包括第一串选择电极和第二串选择电极，
其中，所述多个垂直半导体图案包括第一垂直半导体图案和第二垂直半导体图案，
其中，数据存储图案包括第一数据存储图案和第二数据存储图案，
其中，第一垂直半导体图案穿过第一串选择电极、第一地选择电极和第二地选择电极，
其中，第一数据存储图案位于第一地选择电极和第二地选择电极与第一垂直半导体图案之间，
其中，第二垂直半导体图案穿透第二串选择电极、第一地选择电极和第二地选择电极，并且
其中，第二数据存储图案位于第一地选择电极和第二地选择电极与第二垂直半导体图案之间。
20.如权利要求16所述的三维半导体存储器装置，
其中，所述多个串选择电极包括第一单元串的第一串选择电极和第二单元串的第二串选择电极，
其中，所述多个地选择电极包括第一地选择线和第二地选择线，第一地选择线连接到第一单元串的最下地选择晶体管和第二单元串的最下地选择晶体管，第二地选择线连接到第一单元串的最上地选择晶体管和第二单元串的最上地选择晶体管，
其中，第一单元串的最上地选择晶体管具有与第二单元串的最上地选择晶体管不同的阈值电压，并且
其中，第一单元串的最下地选择晶体管具有与第二单元串的最下地选择晶体管不同的阈值电压。
21.一种操作包括第一地选择晶体管、第二地选择晶体管和第三地选择晶体管的三维半导体存储器装置的方法，所述方法包括：
在所述三维半导体存储器装置的第一单元串中，将第三地选择晶体管的阈值电压增加到高于第一地选择晶体管和第二地选择晶体管的阈值电压；
在所述三维半导体存储器装置的第二单元串中，将第二地选择晶体管的阈值电压增加到高于第一地选择晶体管和第三地选择晶体管的阈值电压；然后
在所述三维半导体存储器装置的第三单元串中，将第一地选择晶体管的阈值电压增加到高于第二地选择晶体管和第三地选择晶体管的阈值电压，
其中，第一单元串、第二单元串和第三单元串并联连接在所述三维半导体存储器装置的位线与共源极线之间，并且
其中，第一单元串、第二单元串和第三单元串中的每个包括：
多个存储器单元晶体管，沿垂直方向堆叠在基底上；
第一地选择晶体管、第二地选择晶体管和第三地选择晶体管，串联连接在所述多个存储器单元晶体管与基底之间；以及
串选择晶体管，位于所述多个存储器单元晶体管与位线之间。
22.如权利要求21所述的方法，还包括：在增加第三地选择晶体管的阈值电压之前，擦除第三地选择晶体管、第二地选择晶体管和第一地选择晶体管。
23.如权利要求21所述的方法，还包括：在增加第一地选择晶体管的阈值电压之后，通过向第一地选择晶体管、第二地选择晶体管和第三地选择晶体管中的至少一个施加栅极电压，将第一单元串、第二单元串和第三单元串之中的选择的单元串电连接到位线和共源极线，并且将第一单元串、第二单元串和第三单元串之中的未被选择的单元串与位线和共源极线电断开，
其中，栅极电压高于第一地选择晶体管、第二地选择晶体管和第三地选择晶体管中的所述至少一个的阈值电压。
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