WO2020204314A1 - 강유전체 물질 기반의 3차원 플래시 메모리 및 그 제조 - Google Patents

강유전체 물질 기반의 3차원 플래시 메모리 및 그 제조 Download PDF

Info

Publication number
WO2020204314A1
WO2020204314A1 PCT/KR2019/018499 KR2019018499W WO2020204314A1 WO 2020204314 A1 WO2020204314 A1 WO 2020204314A1 KR 2019018499 W KR2019018499 W KR 2019018499W WO 2020204314 A1 WO2020204314 A1 WO 2020204314A1
Authority
WO
WIPO (PCT)
Prior art keywords
flash memory
channel layer
ferroelectric
memory cell
layer
Prior art date
Application number
PCT/KR2019/018499
Other languages
English (en)
French (fr)
Inventor
송윤흡
최창환
정재경
Original Assignee
한양대학교 산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from KR1020190036909A external-priority patent/KR102201016B1/ko
Priority claimed from KR1020190090736A external-priority patent/KR102219753B1/ko
Application filed by 한양대학교 산학협력단 filed Critical 한양대학교 산학협력단
Priority to US17/422,801 priority Critical patent/US11515333B2/en
Priority to EP19923541.7A priority patent/EP3951873A4/en
Priority to CN201980089104.5A priority patent/CN113330566A/zh
Publication of WO2020204314A1 publication Critical patent/WO2020204314A1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/223—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements using MOS with ferroelectric gate insulating film
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2259—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2275—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5657—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using ferroelectric storage elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/516—Insulating materials associated therewith with at least one ferroelectric layer
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H10B51/20—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H10B51/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the memory core region

Definitions

  • the following embodiments relate to a three-dimensional flash memory, and more particularly, a three-dimensional flash memory that improves the degree of integration in a horizontal direction, and a method of manufacturing the same.
  • the flash memory device is an electrically erasable programmable read only memory (EEPROM), and the memory is, for example, a computer, a digital camera, an MP3 player, a game system, a memory stick. ) Can be used in common.
  • the flash memory device electrically controls input and output of data by Fowler-Nordheimtunneling or hot electron injection.
  • the array of the 3D flash memory includes a common source line CSL, a bit line BL, a common source line CSL, and a bit line BL.
  • the array of the 3D flash memory includes a common source line CSL, a bit line BL, a common source line CSL, and a bit line BL.
  • the bit lines are arranged in two dimensions, and a plurality of cell strings CSTR are connected in parallel to each of the bit lines.
  • the cell strings CSTR may be commonly connected to the common source line CSL. That is, a plurality of cell strings CSTR may be disposed between the plurality of bit lines and one common source line CSL. In this case, there may be a plurality of common source lines CSL, and a plurality of common source lines CSL may be two-dimensionally arranged.
  • the same voltage may be electrically applied to the plurality of common source lines CSL, or each of the plurality of common source lines CSL may be electrically controlled.
  • Each of the cell strings CSTR includes a ground selection transistor GST connected to the common source line CSL, a string selection transistor SST connected to the bit line BL, and ground and string selection transistors GST and SST. ) May be formed of a plurality of memory cell transistors MCT. In addition, the ground selection transistor GST, the string selection transistor SST, and the memory cell transistors MCT may be connected in series.
  • the common source line CSL may be commonly connected to sources of the ground selection transistors GST.
  • a ground selection line GSL, a plurality of word lines WL0-WL3, and a plurality of string selection lines SSL which are disposed between the common source line CSL and the bit line BL, are ground selection. It may be used as electrode layers of the transistor GST, the memory cell transistors MCT, and the string select transistors SST, respectively.
  • each of the memory cell transistors MCT includes a memory element.
  • the conventional 3D flash memory increases the degree of integration by vertically stacking cells in order to meet the excellent performance and low price required by consumers.
  • interlayer insulating layers 211 and horizontal structures 250 are alternately formed on a substrate 200.
  • the repeatedly formed electrode structure 215 is disposed and manufactured.
  • the interlayer insulating layers 211 and the horizontal structures 250 may extend in the first direction.
  • the interlayer insulating layers 211 may be, for example, a silicon oxide layer, and the lowermost interlayer insulating layer 211a of the interlayer insulating layers 211 may have a thickness thinner than the remaining interlayer insulating layers 211.
  • Each of the horizontal structures 250 may include first and second blocking insulating layers 242 and 243 and an electrode layer 245.
  • a plurality of electrode structures 215 may be provided, and the plurality of electrode structures 215 may be disposed facing each other in a second direction crossing the first direction.
  • the first and second directions may correspond to the x-axis and y-axis of FIG. 2, respectively.
  • Trenches 240 spaced apart between the plurality of electrode structures 215 may extend in the first direction.
  • impurity regions doped with a high concentration may be formed so that a common source line CSL may be disposed.
  • isolation insulating layers filling the trenches 240 may be further disposed.
  • Vertical structures 230 passing through the electrode structure 215 may be disposed.
  • the vertical structures 230 may be arranged in a matrix form by being aligned along the first and second directions in a plan view.
  • the vertical structures 230 are aligned in the second direction, but may be arranged in a zigzag shape in the first direction.
  • Each of the vertical structures 230 may include a protective layer 224, a charge storage layer 225, a tunnel insulating layer 226, and a channel layer 227.
  • the channel layer 227 may be disposed in a hollow tube shape, and in this case, a buried layer 228 filling the inside of the channel layer 227 may be further disposed.
  • a drain region D is disposed on the channel layer 227, and a conductive pattern 229 is formed on the drain region D to be connected to the bit line BL.
  • the bit line BL may extend in a direction crossing the horizontal electrodes 250, for example, in a second direction.
  • the vertical structures 230 aligned in the second direction may be connected to one bit line BL.
  • the first and second blocking insulating layers 242 and 243 included in the horizontal structures 250 and the charge storage layer 225 and the tunnel insulating layer 226 included in the vertical structures 230 are formed of a 3D flash memory. It can be defined as an ONO (Oxide-Nitride-Oxide) layer, which is an information storage element. That is, some of the information storage elements may be included in the vertical structures 230, and some of the information storage elements may be included in the horizontal structures 250. For example, among the information storage elements, the charge storage layer 225 and the tunnel insulating layer 226 are included in the vertical structures 230, and the first and second blocking insulating layers 242 and 243 are horizontal structures 250. Can be included in However, the present invention is not limited or limited thereto, and the charge storage layer 225 and the tunnel insulating layer 226 defined as an ONO layer may be implemented to be included only in the vertical structures 230.
  • ONO Oxide-Nitride-Oxide
  • Epitaxial patterns 222 may be disposed between the substrate 200 and the vertical structures 230.
  • the epitaxial patterns 222 connect the substrate 200 and the vertical structures 230.
  • the epitaxial patterns 222 may contact at least one layer of horizontal structures 250. That is, the epitaxial patterns 222 may be disposed to contact the lowermost horizontal structure 250a.
  • the epitaxial patterns 222 may be arranged to contact the horizontal structures 250 of a plurality of layers, for example, two layers. Meanwhile, when the epitaxial patterns 222 are disposed to contact the lowermost horizontal structure 250a, the lowermost horizontal structure 250a may be disposed thicker than the remaining horizontal structures 250.
  • the lowermost horizontal structure 250a in contact with the epitaxial patterns 222 may correspond to the ground selection line GSL of the array of the 3D flash memory described with reference to FIG. 1, and the vertical structures 230
  • the remaining horizontal structures 250 in contact with each other may correspond to a plurality of word lines WL0-WL3.
  • Each of the epitaxial patterns 222 has a recessed sidewall 222a. Accordingly, the lowermost horizontal structure 250a in contact with the epitaxial patterns 222 is disposed along the profile of the recessed sidewall 222a. That is, the lowermost horizontal structure 250a may be disposed in an inwardly convex shape along the recessed sidewalls 222a of the epitaxial patterns 222.
  • Embodiments propose a three-dimensional flash memory and a manufacturing method for improving the degree of integration by improving the degree of integration in the horizontal direction by using a ferroelectric film formed of a single thin film as a data storage while improving reliability characteristics through a low operating voltage. .
  • one embodiment comprises a channel layer with a semiconductor material including Zn, In, Ga, a group 4 semiconductor material or a group 3-5 compound having a CAAC (C-axis aligned crystal) crystal structure, thereby reducing the cell current.
  • a three-dimensional flash memory and a method of manufacturing the same are proposed, which increase and decrease leakage current, and improve temperature-resistant reliability characteristics.
  • exemplary embodiments propose a 3D flash memory that implements multi-valued data storage elements based on a ferroelectric layer and a method of operating the same.
  • a 3D flash memory includes at least one channel layer extending in one direction; At least one ferroelectric layer extending in the one direction to surround the at least one channel layer and used as a data storage; And a plurality of electrode layers stacked to be vertically connected to the at least one ferroelectric layer.
  • the at least one ferroelectric layer implements a plurality of memory cells in regions in contact with the plurality of electrode layers, and the turn-on voltage of the at least one channel layer is smaller than the operating voltage of each of the memory cells, and the Each of the memory cells may be formed to satisfy a condition greater than a threshold voltage when programmed.
  • the thickness of the at least one ferroelectric layer may be adjusted to satisfy the condition.
  • the at least one ferroelectric layer may be formed of a ferroelectric material of HfO 2 having an orthorhombic crystal structure.
  • the at least one ferroelectric film is PZT (Pb (Zr, Ti) O 3 ), PTO (PbTiO 3 ), SBT (SrBi 2 Ti 2 O 3 ), BLT (Bi (La, Ti) O 3 ), PLZT(Pb(La, Zr)TiO 3 ), BST(Bi(Sr, Ti)O 3 ), barium titanate (BaTiO 3 ), P(VDF-TrFE), PVDF, AlO x , ZnO It may be characterized in that it is formed of a ferroelectric material including at least one of x , TiO x , TaO x, and InO x .
  • the at least one channel layer is formed of a semiconductor material including Zn, In, Ga, a group 4 semiconductor material or a group 3-5 compound having a CAAC (C-axis aligned crystal) crystal structure It can be characterized by being.
  • At least one ferroelectric film used in a 3D flash memory including at least one channel layer extending in one direction and a plurality of electrode layers vertically stacked with respect to the at least one channel layer
  • the at least one ferroelectric layer is formed to extend in the one direction so as to surround the at least one channel layer and is used as a data storage to implement a plurality of memory cells as regions in contact with the plurality of electrode layers, and the at least one The turn-on voltage of the channel layer of is less than the operating voltage of each of the memory cells and is formed to satisfy a condition greater than a threshold voltage when each of the memory cells is programmed.
  • a method of manufacturing a 3D flash memory includes: preparing a mold structure in which a plurality of interlayer insulating layers and a plurality of electrode layers are alternately stacked on a substrate; Forming at least one string hole extending in one direction through the mold structure to expose the substrate; Forming at least one ferroelectric film used as a data storage in the at least one string hole, the at least one ferroelectric film including an internal vertical hole, extending in the one direction; And forming at least one channel layer extending in the one direction in the vertical hole of the at least one ferroelectric layer.
  • a method of manufacturing a 3D flash memory includes: preparing a mold structure in which a plurality of interlayer insulating layers and a plurality of sacrificial layers are alternately stacked on a substrate; Forming at least one string hole extending in one direction through the mold structure to expose the substrate; Forming at least one ferroelectric film used as a data storage in the at least one string hole, the at least one ferroelectric film including an internal vertical hole, extending in the one direction; Forming at least one channel layer extending in the one direction in the vertical hole of the at least one ferroelectric layer; And removing the plurality of sacrificial layers and filling a plurality of electrode layers in the spaces from which the plurality of sacrificial layers are removed.
  • a three-dimensional flash memory based on a ferroelectric material implementing multi-value is at least one channel layer extending in one direction on a substrate; A plurality of electrode layers stacked in a direction perpendicular to the at least one channel layer; And a plurality of memory cells surrounding the at least one channel layer and interposed in the one direction between the at least one channel layer and the plurality of electrode layers and in contact with the plurality of electrode layers, Including at least one ferroelectric film used as a storage, the amount of polarization charge in a partial region of the at least one ferroelectric film corresponding to a target memory cell to be programmed among the plurality of memory cells is changed, It is characterized in that it implements multi-valued relations.
  • the 3D flash memory may be characterized in that the amount of polarization charge of the at least one ferroelectric layer is changed by adjusting a program voltage applied to the target memory cell between a negative value and a positive value.
  • the 3D flash memory is characterized in that the polarization charge amount of the at least one ferroelectric layer is changed by applying different negative program voltages and positive program voltages to the target memory cell. I can.
  • the 3D flash memory is the number or polarization of atoms polarized in a partial region of the at least one ferroelectric layer by adjusting a program voltage applied to the target memory cell between a negative value and a positive value. It may be characterized in that the rotation angle is controlled and the polarization charge amount is changed according to the controlled number of atoms or the polarization rotation angle.
  • At least one channel layer extending in one direction on a substrate, a plurality of electrode layers stacked in a direction perpendicular to the at least one channel layer, and the at least one channel layer surrounding the at least one channel layer
  • a three-dimensional structure including at least one ferroelectric film used as a data storage by implementing a plurality of memory cells in regions that contact the plurality of electrode layers while interposed in the one direction between the channel layer of and the plurality of electrode layers.
  • a method of implementing multivalued flash memory includes: determining a range of a program voltage applied to a target memory cell to be a target of a program operation among the plurality of memory cells, between a negative value and a positive value; Adjusting a program voltage applied to the target memory cell in a range between a negative value and a positive value according to the determination result; And implementing multi-value for the target memory cell by changing an amount of polarized charge in a partial region of the at least one ferroelectric layer corresponding to the target memory cell as the program voltage applied to the target memory cell is adjusted. do.
  • the determining may include a range of a program voltage applied to the target memory cell based on a thickness of the at least one ferroelectric layer and a breakdown voltage of the at least one ferroelectric layer between a negative value and a positive value. It may be characterized in that it is a step to determine at.
  • One embodiment proposes a three-dimensional flash memory and a manufacturing method that improves the degree of integration by improving the degree of integration in the horizontal direction and improves reliability characteristics through a low operating voltage by using a ferroelectric film formed of a single thin film as a data storage. I can.
  • one embodiment comprises a channel layer with a semiconductor material including Zn, In, Ga, a group 4 semiconductor material or a group 3-5 compound having a CAAC (C-axis aligned crystal) crystal structure, thereby reducing the cell current. It is possible to propose a three-dimensional flash memory and a method of manufacturing the same, which increases and reduces leakage current, and improves temperature-resistant reliability characteristics.
  • exemplary embodiments may propose a 3D flash memory that implements multivalued data storage elements based on a ferroelectric layer and a method of operating the same.
  • FIG. 1 is a simplified circuit diagram showing an array of a conventional 3D flash memory.
  • FIG. 2 is a perspective view showing the structure of a conventional 3D flash memory.
  • FIG. 3 is a cross-sectional view illustrating a 3D flash memory according to an exemplary embodiment.
  • FIG. 4 is a diagram illustrating memory characteristics of a 3D flash memory according to an exemplary embodiment.
  • FIG. 5 is a flowchart illustrating a method of manufacturing a 3D flash memory according to an exemplary embodiment.
  • FIG. 6 is a flowchart illustrating a method of manufacturing a 3D flash memory according to another exemplary embodiment.
  • FIG. 7 is a cross-sectional view illustrating a 3D flash memory according to an exemplary embodiment.
  • FIGS. 8 to 9 are diagrams for explaining multivalued 3D flash memory according to an exemplary embodiment.
  • 10 to 11 are cross-sectional views illustrating a program operation of a 3D flash memory according to an exemplary embodiment.
  • FIG. 12 is a cross-sectional view illustrating an erase operation of a 3D flash memory according to an exemplary embodiment.
  • FIG. 13 is a cross-sectional view illustrating a read operation of a 3D flash memory according to an exemplary embodiment.
  • FIG. 14 is a flowchart illustrating a method of implementing multivalued 3D flash memory according to an exemplary embodiment.
  • FIG. 3 is a cross-sectional view illustrating a 3D flash memory according to an exemplary embodiment
  • FIG. 4 is a diagram illustrating memory characteristics of a 3D flash memory according to an exemplary embodiment.
  • a 3D flash memory 300 includes at least one channel layer 310, at least one ferroelectric layer 320, and a plurality of electrode layers 330. .
  • At least one channel layer 310 is formed to extend in one direction (eg, the z-axis direction in FIG. 2) on a substrate (not shown).
  • the at least one channel layer 310 may be formed by a selective epitaxial growth process using a substrate as a seed or a phase transition epitaxial process, and as shown in FIG. 2, the channel layer 310 is disposed in a hollow tube shape. It may further include a buried film (not shown) filling the interior.
  • Such at least one channel layer 310 is formed of a semiconductor material including Zn, In, Ga, a group 4 semiconductor material or a group 3-5 compound having a C-axis aligned crystal (CAAC) crystal structure, and thus cell current It can increase and reduce leakage current, and improve temperature-resistant reliability characteristics.
  • the at least one channel layer 310 may be formed of a ZnO x- based material including at least one of AZO, ZTO, IZO, ITO, IGZO, or Ag-ZnO.
  • the at least one channel layer 310 is not limited or limited thereto, and may be formed of single crystal silicon or poly-silicon like a conventional channel layer.
  • a drain line (not shown) may be connected to an upper portion of at least one channel layer 310.
  • At least one ferroelectric layer 320 is used as a data storage while extending in one direction so as to surround at least one channel layer 310.
  • at least one ferroelectric film 320 may be formed of a ferroelectric material of HfO 2 having an orthorhombic crystal structure, and a more specific example, at least one of Al, Zr, or Si It may be formed of a ferroelectric material of doped HfO 2 .
  • At least one ferroelectric film 320 is PZT(Pb(Zr, Ti)O 3 ), PTO(PbTiO 3 ), SBT(SrBi 2 Ti 2 O 3 ), BLT(Bi(La, Ti) O 3 ), PLZT(Pb(La, Zr)TiO 3 ), BST(Bi(Sr, Ti)O 3 ), barium titanate (BaTiO 3 ), P(VDF-TrFE), PVDF, AlO x , It may be formed of a ferroelectric material including at least one of ZnO x , TiO x , TaO x or InO x .
  • a data storage means representing (storing) a value of binary data by a voltage change according to a polarization phenomenon of a ferroelectric material constituting at least one ferroelectric layer 320.
  • the at least one ferroelectric film 320 is composed of a single thin film of 20 nm or less made of a ferroelectric material, so that the thickness is significantly thinner than that of the conventional ONO. And the degree of integration in the horizontal direction can be improved.
  • the present invention is not limited or limited thereto, and the at least one ferroelectric film 320 may be formed of a plurality of thin films as well as a single thin film. In this case, the total thickness of the plurality of thin films may be maintained at a level of 20 nm or less.
  • the at least one ferroelectric layer 320 may be formed to have an appropriate operating voltage to enable stable turn-on of the at least one channel layer 310.
  • the turn-on voltage of the at least one channel layer 310 is smaller than the operating voltage of each of the memory cells 340, 350, and 360 and the memory cells 340, 350, and 360 It is characterized in that it is formed to satisfy a condition (condition of Equation 1 below) that is greater than the threshold voltage when each is programmed. For example, as shown in FIG.
  • the turn-on voltage 410 of at least one channel layer 310 is less than the operating voltage 420 of each of the memory cells 340, 350, and 360, and the memory cells 340, 350, 360) a condition greater than the threshold voltage 430 when each is programmed must be satisfied.
  • the turn-on voltage of at least one channel layer 310 is 6V ( ⁇ 6V), which is less than 8V ( ⁇ 8V), which is the operating voltage of each of the memory cells 340, 350, and 360, and the memory cells ( 340, 350, 360) a condition greater than 3V ( ⁇ 3V), which is a threshold voltage when each is programmed, can be satisfied.
  • the plurality of memory cells 340, 350, and 360 are implemented as regions in which at least one ferroelectric layer 320 contacts the plurality of electrode layers 330.
  • Cell Operation Voltage refers to the operating voltage of each of the memory cells 340, 350, and 360
  • Vpass refers to the turn-on voltage of at least one channel layer 310
  • Vh refers to the memory cells 340 and 350.
  • 360 It means the threshold voltage when each is programmed.
  • This condition may be satisfied as the thickness of at least one ferroelectric layer 320 is adjusted. That is, the thickness of the at least one ferroelectric layer 320 is that the turn-on voltage of the at least one channel layer 310 is smaller than the operating voltage of each of the memory cells 340, 350, and 360. ) Each can be adjusted to satisfy a condition greater than the threshold voltage when programmed.
  • this condition may be satisfied not only with the thickness of the at least one ferroelectric film 320, but also depending on the ferroelectric material constituting the at least one ferroelectric film 320.
  • the turn-on voltage of the at least one channel layer 310 is lower than the operating voltage of each of the memory cells 340, 350, and 360, and each of the memory cells 340, 350 and 360
  • at least one of Zr or Si may be doped with a ferroelectric material of HfO 2 to have a high polarization voltage.
  • the 3D flash memory 300 can apply string operations (program operation, erase operation, and read operation) of the existing 3D flash memory as it is.
  • At least one ferroelectric film 320 has a multilevel based on the degree of polarization, so that it can have a multilevel characteristic representing data of a plurality of bits, and ALD to enable step coverage and nanolevel thickness control. It can be formed using the (Atomic layer deposition) process.
  • the plurality of electrode layers 330 are stacked to be vertically connected to the at least one ferroelectric layer 320 and extend in another direction perpendicular to one direction (eg, the y-axis direction in FIG. 2 ).
  • a conductive material such as tungsten, titanium, or tantalum may be used as a material of the plurality of electrode layers 330.
  • the 3D flash memory 300 when programming a state of 0 with a high threshold voltage, an operating voltage for generating polarization is applied to the gate electrode and the voltage of at least one channel layer 310 is 0V or appropriate. It can be operated by maintaining the reference voltage.
  • the 3D flash memory 300 applies an operating voltage for inverting the existing polarization to at least one channel layer 310 It can operate by maintaining the gate voltage at 0V or an existing appropriate reference voltage.
  • the 3D flash memory 300 uses at least one ferroelectric film 320 formed as a single thin film as a data storage, thereby improving the degree of integration in the horizontal direction and at the same time low operation. Reliability characteristics through voltage can be improved.
  • the 3D flash memory 300 is a semiconductor material including Zn, In, Ga, a group 4 semiconductor material or a group 3-5 compound having a C-axis aligned crystal (CAAC) crystal structure, and at least one channel
  • CAAC C-axis aligned crystal
  • FIG. 5 is a flowchart illustrating a method of manufacturing a 3D flash memory according to an exemplary embodiment.
  • a 3D flash memory manufactured by a method of manufacturing a 3D flash memory has the structure described above with reference to FIG. 3.
  • an automated and mechanized manufacturing system may be used as a main body for performing the manufacturing method of a 3D flash memory.
  • the manufacturing system prepares a mold structure in which a plurality of interlayer insulating layers and a plurality of electrode layers are alternately stacked on a substrate in step S510.
  • the manufacturing system extends in one direction and forms at least one string hole through the mold structure to expose the substrate in step S520.
  • the manufacturing system extends in one direction at least one ferroelectric film (at least one ferroelectric film includes an internal vertical hole) used as a data storage in the at least one string hole.
  • the manufacturing system may form at least one ferroelectric film from a ferroelectric material of HfO 2 having an orthorhombic crystal structure.
  • the manufacturing system may form at least one ferroelectric film with a ferroelectric material of HfO 2 doped with at least one of Al, Zr, or Si.
  • the manufacturing system implements a plurality of memory cells with regions on at least one ferroelectric layer in contact with the plurality of electrode layers in step S530, and the turn-on voltage of at least one channel layer is the operation of each of the memory cells.
  • At least one ferroelectric film may be formed to satisfy a condition that is less than the voltage and greater than the threshold voltage when each of the memory cells is programmed.
  • the manufacturing system may adjust the thickness of at least one ferroelectric film or selectively determine a ferroelectric material constituting at least one ferroelectric film to satisfy the above condition.
  • the manufacturing system may form at least one ferroelectric film of a ferroelectric material of HfO 2 doped with at least one of Zr or Si so as to have a high polarization voltage to satisfy the above condition.
  • the manufacturing system extends at least one channel layer in one direction in the vertical hole of the at least one ferroelectric film in step S540.
  • the manufacturing system may form at least one channel layer of a semiconductor material including Zn, In, Ga, a group 4 semiconductor material or a group 3-5 compound having a CAAC (C-axis aligned crystal) crystal structure. have.
  • the manufacturing method of a 3D flash memory may be characterized in that the manufacturing system continuously performs steps S530 to S540 using an atomic layer deposition (ALD) process.
  • ALD atomic layer deposition
  • the manufacturing method of the 3D flash memory described above is not limited or limited to the steps S510 to S540, and may include various steps for manufacturing the 3D flash memory described in FIG. 3.
  • the 3D flash memory illustrated in FIG. 3 may be manufactured using a mold structure including a plurality of sacrificial layers rather than a mold structure including a plurality of electrode layers. A detailed description of this will be described with reference to FIG. 6 below.
  • FIG. 6 is a flowchart illustrating a method of manufacturing a 3D flash memory according to another exemplary embodiment.
  • a 3D flash memory manufactured by a method of manufacturing a 3D flash memory has the structure described above with reference to FIG. 3.
  • an automated and mechanized manufacturing system may be used as a main body for performing the manufacturing method of a 3D flash memory.
  • the manufacturing system prepares a mold structure in which a plurality of interlayer insulating layers and a plurality of sacrificial layers are alternately stacked on a substrate in step S610.
  • step S620 the manufacturing system forms at least one string hole extending in one direction through the mold structure and exposing the substrate.
  • the manufacturing system extends in one direction at least one ferroelectric film (at least one ferroelectric film includes an internal vertical hole) used as a data storage in the at least one string hole.
  • the manufacturing system may form at least one ferroelectric film from a ferroelectric material of HfO 2 having an orthorhombic crystal structure.
  • the manufacturing system may form at least one ferroelectric film with a ferroelectric material of HfO 2 doped with at least one of Al, Zr, or Si.
  • the manufacturing system implements a plurality of memory cells with regions on at least one ferroelectric film in contact with the plurality of electrode layers, and the turn-on voltage of at least one channel layer is the operation of each of the memory cells in step S630.
  • At least one ferroelectric film may be formed to satisfy a condition that is less than the voltage and greater than the threshold voltage when each of the memory cells is programmed.
  • the manufacturing system may adjust the thickness of at least one ferroelectric film or selectively determine a ferroelectric material constituting at least one ferroelectric film to satisfy the above condition.
  • the manufacturing system may form at least one ferroelectric film of a ferroelectric material of HfO 2 doped with at least one of Zr or Si so as to have a high polarization voltage to satisfy the above condition.
  • the manufacturing system extends at least one channel layer in one direction in the vertical hole of the at least one ferroelectric film.
  • the manufacturing system may form at least one channel layer of a semiconductor material including Zn, In, Ga, a group 4 semiconductor material or a group 3-5 compound having a CAAC (C-axis aligned crystal) crystal structure. have.
  • a method of manufacturing a 3D flash memory according to another exemplary embodiment may be characterized in that the manufacturing system continuously performs the steps S630 to S640 using an ALD process.
  • the manufacturing system may remove the plurality of sacrificial layers in step S650 and fill the plurality of electrode layers in the spaces from which the plurality of sacrificial layers have been removed.
  • the manufacturing method of the 3D flash memory described above is not limited or limited to the steps S610 to S650, and may include various steps for manufacturing the 3D flash memory described in FIG. 3.
  • FIG. 7 is a cross-sectional view illustrating a 3D flash memory according to an exemplary embodiment
  • FIGS. 8 to 9 are diagrams for explaining multivalued 3D flash memory according to an exemplary embodiment.
  • FIG. 8 is a diagram for explaining a change in the polarization charge amount of at least one ferroelectric layer in a 3D flash memory according to an exemplary embodiment
  • FIG. 9 is a 3D flash memory according to an embodiment implementing multivalued It is a diagram for explaining each operating voltage in the case of.
  • a 3D flash memory 700 includes at least one channel layer 710, a plurality of electrode layers 720, and at least one ferroelectric layer 730. .
  • At least one channel layer 710 is formed to extend in one direction (eg, the z-axis direction in FIG. 2) on a substrate (not shown).
  • the at least one channel layer 710 may be formed by a selective epitaxial growth process using a substrate as a seed or a phase transition epitaxial process, and as shown in FIG. 2, the channel layer 710 is disposed in a hollow tube shape. It may further include a buried film (not shown) filling the interior.
  • Such at least one channel layer 710 is formed of a semiconductor material including Zn, In, Ga, a group 4 semiconductor material or a group 3-5 compound having a C-axis aligned crystal (CAAC) crystal structure, and thus cell current It can increase and reduce leakage current, and improve temperature-resistant reliability characteristics.
  • the at least one channel layer 710 may be formed of a ZnO x- based material including at least one of AZO, ZTO, IZO, ITO, IGZO, or Ag-ZnO.
  • the at least one channel layer 710 is not limited or limited thereto, and may be formed of single crystal silicon or poly-silicon, like a conventional channel layer.
  • a drain line (not shown) may be connected to an upper portion of at least one channel layer 710.
  • the plurality of electrode layers 720 are stacked in a vertical direction with respect to at least one channel layer 710, and extend in another direction perpendicular to one direction (eg, a y-axis direction in FIG. 2 ).
  • a conductive material such as tungsten, titanium, or tantalum may be used as a constituent material of the plurality of electrode layers 720.
  • the at least one ferroelectric layer 730 surrounds the at least one channel layer 710 and interposed between the at least one channel layer 710 and the plurality of electrode layers 720 in one direction (eg, the z-axis direction in FIG. 2 ).
  • a plurality of memory cells 731, 732, 733, and 734 are implemented as regions that contact the plurality of electrode layers 720 and are used as data storage.
  • the at least one ferroelectric film 730 may be formed of a ferroelectric material of HfO 2 having an orthorhombic crystal structure, for example, HfO doped with at least one of Al, Zr, or Si. It may be formed of a ferroelectric material of 2 .
  • At least one ferroelectric film 730 is PZT(Pb(Zr, Ti)O 3 ), PTO(PbTiO 3 ), SBT(SrBi 2 Ti 2 O 3 ), BLT(Bi(La, Ti) O 3 ), PLZT(Pb(La, Zr)TiO 3 ), BST(Bi(Sr, Ti)O 3 ), barium titanate (BaTiO 3 ), P(VDF-TrFE), PVDF, AlO x , It may be formed of a ferroelectric material including at least one of ZnO x , TiO x , TaO x or InO x .
  • each of the regions of the at least one ferroelectric layer 730 constituting the plurality of memory cells 731, 732, 733, and 734 is a value of binary data due to a voltage change according to a polarization phenomenon.
  • the at least one ferroelectric film 730 is composed of a single thin film of 20 nm or less made of a ferroelectric material, so that its thickness is significantly thinner than that of the existing ONO, so it has a lower operating voltage than the three-dimensional flash memory using the existing ONO And the degree of integration in the horizontal direction can be improved.
  • the present invention is not limited or limited thereto, and the at least one ferroelectric film 730 may be formed of a plurality of thin films as well as a single thin film. In this case, the total thickness of the plurality of thin films may be maintained at a level of 20 nm or less.
  • the 3D flash memory 700 having such a structure includes at least one ferroelectric layer 730 corresponding to a target memory cell 733 that is a target of a program operation among a plurality of memory cells 731, 732, 733, and 734.
  • a partial region of the at least one ferroelectric layer 730 corresponding to the target memory cell 733 means the target memory cell 733 itself.
  • the amount of polarized charges when the atoms of the target memory cell 733 are polarized as in the case (a) of FIG. 8 and the amount of polarized charges when the atoms of the target memory cell 733 are polarized as in the case (b) It makes a difference.
  • the amount of polarized charge in each of the cases (c) and (d) is different from the cases (a) and (b).
  • the 3D flash memory 700 controls the number of atoms polarized in the target memory cell 733 or the polarization rotation angle, and thus the amount of polarization charge of the target memory cell 733 according to the controlled number of atoms or the polarization rotation angle.
  • the 3D flash memory 700 has the number of atoms polarized in the target memory cell 733 or the polarization rotation angle as in (a), (b), (c) and (d) cases.
  • the amount of polarized charge of the target memory cell 733 may be changed differently.
  • the 3D flash memory 700 controls the number of atoms polarized in the target memory cell 733 or the polarization rotation angle as in the case (a) so that the target memory cell 733 is in a first program state.
  • the number of atoms polarized in the target memory cell 733 or the polarization rotation angle is controlled so that the target memory cell 733 has the polarized charge amount in the second program state.
  • the number of atoms polarized in the target memory cell 733 or the polarization rotation angle is controlled to change the target memory cell 733 to have the polarization charge amount in the third program state, and (b) case As described above, by controlling the number of atoms polarized in the target memory cell 733 or the polarization rotation angle, the target memory cell 733 may be changed to have the amount of polarized charges in the erased state.
  • the number of atoms polarized in the target memory cell 733 or the polarization rotation angle may be controlled as a voltage applied to the target memory cell 733 is adjusted. That is, the 3D flash memory 700 controls the number of atoms polarized in the target memory cell 733 or the polarization rotation angle by adjusting the voltage applied to the target memory cell 733 between a negative value or a positive value. By doing so, the amount of polarized charges in the target memory cell 733 can be changed.
  • the 3D flash memory 700 applies a negative first program voltage (eg, -10V) to the target memory cell 733 to polarize the target memory cell 733
  • a negative first program voltage eg, -10V
  • the target memory cell 733 can be programmed to display binary data 00 by changing the polarization charge amount in the first program state.
  • the 3D flash memory 700 applies a negative second program voltage (eg, -9V) to determine the number of atoms polarized in the target memory cell 733 or the polarization rotation angle in FIG. 8C.
  • the target memory cell 733 By controlling as in the case, it is possible to change the target memory cell 733 to have the polarization charge amount in the second program state and program it to represent binary data 01, and set a negative third program voltage (eg -8V).
  • a negative third program voltage eg -8V.
  • the 3D flash memory 700 applies a positive fourth program voltage (eg, 10V) to the target memory cell 733 to determine the number of atoms polarized in the target memory cell 733 or the polarization rotation angle.
  • a positive fourth program voltage eg, 10V
  • the target memory cell 733 can be programmed to display binary data 11 by changing the polarization charge amount in the fourth program state.
  • the polarization charge amount in the fourth program state is the polarization charge amount in the erase state described above, and the 3D flash memory 700 is a target memory cell 733 caused by applying a positive voltage to the target memory cell 733.
  • the 3D flash memory 700 adjusts the program voltage applied to the target memory cell 733 between a negative value of -10V and a positive value of 10V, as in the described example, so that at least one ferroelectric layer 730 is By changing the amount of polarization charge between the cases (a) and (d) of Fig. 8, binary data 00 as the case (a), binary data 01 as the case (c), and binary data 10 and (b) as the case (d) As a case, it represents binary data 11, and multivalued can be implemented.
  • the range between the negative value and the positive value in which the program voltage applied to the target memory cell 733 is adjusted is the thickness of the at least one ferroelectric layer 730 and the breakdown of the at least one ferroelectric layer 730. It can be determined based on the voltage. In other words, a range between a negative value to a positive value in which the program voltage applied to the target memory cell 733 is adjusted may be determined in consideration of the margin of the breakdown voltage according to the thickness of the at least one ferroelectric layer 730. have. For example, when the thickness of the at least one ferroelectric layer 730 is 20 nm, the margin of the breakdown voltage of the at least one ferroelectric layer 730 is 16 V, and the program voltage applied to the target memory cell 733 is adjusted.
  • the range between negative and positive values may be determined in the range of -14V to 10V.
  • the margin of the breakdown voltage of the at least one ferroelectric layer 730 is 12 V, and the program voltage applied to the target memory cell 733 is adjusted.
  • the range between negative and positive values can be determined in the range of -12V to 10V.
  • the 3D flash memory 700 is a target memory in a range between a negative value or a positive value determined based on the thickness of at least one ferroelectric layer 730 and the breakdown voltage of the at least one ferroelectric layer 730.
  • the program voltage applied to the cell 733 can be adjusted.
  • the 3D flash memory 700 adjusts the program voltage applied to the target memory cell 733 between negative and positive values (program voltages of different negative values and By applying a positive program voltage), the polarization charge amount of at least one ferroelectric layer 730 is changed, so that the target memory cell 733 may be multi-valued.
  • negative program voltages are applied to the target memory cell 733 (the above-described first program voltage is applied, second program voltage is applied, and third program voltage is applied) Is, among the plurality of electrode layers 720, voltages of different negative values (negative voltages corresponding to the first program voltage, and second program voltages) are applied to the electrode layer 721 corresponding to the target memory cell 733.
  • the present invention is not limited or limited thereto, and the negative program voltages are applied to the target memory cell 733 (the above-described first program voltage is applied, the second program voltage is applied, and the third program voltage is applied).
  • the applied) is a channel layer 710 of a string in which a voltage of 0 V is applied to the electrode layer 721 corresponding to the target memory cell 733 among the plurality of electrode layers 720 and the target memory cell 733 is located.
  • voltages of different positive values to the channel layer 710 from the substrate corresponding to the string (positive voltage corresponding to the first program voltage, positive voltage corresponding to the second program voltage, and 3 It may be performed as a positive voltage corresponding to the program voltage) is applied.
  • the 3D flash memory 700 implements a multivalued 2 bit, but is not limited or limited thereto, and the multivalued of 3 or more bits is also applied to the target memory cell 733 on the same principle.
  • the program voltage may be adjusted between a negative value to a positive value to change the amount of polarization charge of the target memory cell 733 to implement multivalued.
  • 10 to 11 are cross-sectional views illustrating a program operation of a 3D flash memory according to an exemplary embodiment.
  • the 3D flash memory 1000 applies a negative voltage to the electrode layer 1011 corresponding to the target memory cell 1020 among the plurality of electrode layers 1010 and the target memory cell 1020
  • a voltage of 0V may be applied to the channel layer of the string positioned therein or the channel layer from the substrate corresponding to the string to apply a negative program voltage to the target memory cell 1020.
  • a pass voltage may be applied to each of the electrode layers other than the electrode layer 1011 corresponding to the target memory cell 1020 among the plurality of electrode layers 1010.
  • the 3D flash memory 1000 applies a first program voltage of -10V to the target memory cell 1020. It must be approved. Accordingly, in the 3D flash memory 1000, -10V is applied to the electrode layer 1011 corresponding to the target memory cell 1020 among the plurality of electrode layers 1010, and the channel layer of the string in which the target memory cell 1020 is located. Alternatively, by applying a voltage of 0V to the channel layer from the substrate corresponding to the string, -10V may be applied to the target memory cell 1020.
  • the method of applying a negative program voltage to the target memory cell 1020 may be implemented not only in the case described above, but also in other methods.
  • the 3D flash memory 1100 applies a voltage of 0V to the electrode layer 1111 corresponding to the target memory cell 1120 among the plurality of electrode layers 1110, and the target memory cell 1120.
  • a negative program voltage may be applied to the target memory cell 1120 by applying a positive voltage to the channel layer of the string in which) is located or the channel layer from the substrate corresponding to the string.
  • the positive voltage applied to the channel layer of the string or the channel layer from the substrate corresponding to the string is a value corresponding to a negative program voltage to be applied to the target memory cell 1120, and the target memory cell It may be that the sign of the negative program voltage to be applied to (1120) is changed.
  • the 3D flash memory 1100 applies a first program voltage of -10V to the target memory cell 1120. It must be approved. Accordingly, in the 3D flash memory 1100, 0V is applied to the electrode layer 1111 corresponding to the target memory cell 1120 among the plurality of electrode layers 1110, and the channel layer of the string in which the target memory cell 1120 is located or By applying a voltage of 10V to the channel layer from the substrate corresponding to the string, 10V may be applied to the target memory cell 1120.
  • FIG. 12 is a cross-sectional view illustrating an erase operation of a 3D flash memory according to an exemplary embodiment.
  • an erase voltage (eg, 10V) is applied to each of the plurality of electrode layers 1210 and corresponding to a channel layer or a string of each string.
  • An erase operation for a plurality of memory cells included in the 3D flash memory 1200 may be performed by applying a voltage of 0V to the channel layer from the substrate.
  • the amount of polarized charge due to the erase operation may be used as one state for multi-valued target memory cell 1220. That is, the 3D flash memory 1200 represents any one (eg, 11) of binary data as the erase state of the target memory cell 1220, which is a positive value applied to the target memory cell 1220 in the erase operation.
  • An erase voltage of 10V (a positive erase voltage of 10V applied to each of the plurality of electrode layers 1210) may be referred to as a positive program voltage for programming binary data 11.
  • the 3D flash memory not only applies different negative program voltages to the target memory cell, but also applies a positive program voltage (positive Multivalued can be implemented by applying the erase voltage of the value of.
  • FIG. 13 is a cross-sectional view illustrating a read operation of a 3D flash memory according to an exemplary embodiment.
  • 0V is applied to an electrode layer 1311 corresponding to a target memory cell 1320 among a plurality of electrode layers 1310 and the remaining electrode layers 1311.
  • the pass voltage is applied to the target memory cell 1320 by applying a read voltage (eg, 1V) to the channel layer of the string in which the target memory cell 1320 is located or the channel layer from the substrate corresponding to the string.
  • a read voltage eg, 1V
  • FIG. 14 is a flowchart illustrating a method of implementing multivalued 3D flash memory according to an exemplary embodiment.
  • a subject that performs a method of implementing a multivalued 3D flash memory may be a 3D flash memory described with reference to FIGS. 7 to 13.
  • step S1410 of the 3D flash memory a range of a program voltage applied to a target memory cell to be a program operation among a plurality of memory cells is determined between a negative value and a positive value. .
  • the range of the program voltage applied to the target memory cell based on the thickness of the at least one ferroelectric layer and the breakdown voltage of the at least one ferroelectric layer in step S1410 is negative or positive. You can decide between.
  • step S1420 the 3D flash memory adjusts the program voltage applied to the target memory cell in a range between a negative value and a positive value according to the determination result.
  • adjusting the program voltage applied to the target memory cell in step S1420 within a range between a negative value and a positive value means that the program voltage of different negative values and positive values are programmed in the target memory cell. It may mean applying a voltage.
  • a negative voltage is applied to an electrode layer corresponding to the target memory cell among a plurality of electrode layers, and the channel of the string in which the target memory cell is located.
  • a first method of applying a voltage of 0V to the channel layer from the substrate corresponding to the layer or string to apply a negative program voltage to the target memory cell, or 0V to the electrode layer corresponding to the target memory cell among a plurality of electrode layers A second voltage is applied to the channel layer of the string in which the target memory cell is located or the channel layer from the substrate corresponding to the string, and a negative program voltage is applied to the target memory cell. Method can be used.
  • step S1430 as the program voltage applied to the target memory cell is adjusted, the 3D flash memory changes the amount of polarization charge in a partial region of the at least one ferroelectric film corresponding to the target memory cell, Implement multi-valued people.
  • the 3D flash memory sets the range of the program voltage applied to the target memory cell in step S1410- It can be determined from 10V to 10V. Subsequently, in step S1420, the 3D flash memory applies a negative first program voltage (for example, -10V) to the target memory cell so that the target memory cell has the same polarization charge amount as in the case of FIG. 8A. In order to apply, or apply a negative second program voltage (e.g., -9V) to the target memory cell in order to make the target memory cell have the polarization charge amount as shown in FIG.
  • a negative first program voltage for example, -10V
  • a negative second program voltage e.g., -9V
  • a negative third program voltage (eg -8V) is applied to the target memory cell, or the target memory cell has the amount of polarized charge as shown in (b) of FIG.
  • a positive fourth program voltage (eg, 10V) may be applied to the target memory cell. Accordingly, the 3D flash memory may implement multivalued target memory cells in step S1430.

Abstract

수평 방향의 집적도를 향상시켜 집적도를 도모하는 3차원 플래시 메모리 및 그 제조 방법이 개시된다. 일 실시예에 따르면, 3차원 플래시 메모리는, 일 방향으로 연장 형성되는 적어도 하나의 채널층; 상기 적어도 하나의 채널층을 둘러싸도록 상기 일 방향으로 연장 형성된 채 데이터 저장소로 사용되는 적어도 하나의 강유전체막; 및 상기 적어도 하나의 강유전체막에 대해 수직적으로 연결되도록 적층되는 복수의 전극층들을 포함한다.

Description

강유전체 물질 기반의 3차원 플래시 메모리 및 그 제조
아래의 실시예들은 3차원 플래시 메모리에 관한 것으로, 보다 상세하게는, 수평 방향의 집적도를 향상시키는 3차원 플래시 메모리 및 그 제조 방법에 대한 기술이다.
플래시 메모리 소자는 전기적으로 소거가능하며 프로그램 가능한 판독 전용 메모리(Electrically Erasable Programmable Read Only Memory; EEPROM)로서, 그 메모리는, 예를 들어, 컴퓨터, 디지털 카메라, MP3 플레이어, 게임 시스템, 메모리 스틱(Memory stick) 등에 공통적으로 이용될 수 있다. 이러한, 플래시 메모리 소자는 F-N 터널링(Fowler-Nordheimtunneling) 또는 열전자 주입(Hot electron injection)에 의해 전기적으로 데이터의 입출력을 제어한다.
구체적으로, 기존의 3차원 플래시 메모리의 어레이를 나타낸 도 1을 참조하면, 3차원 플래시 메모리의 어레이는 공통 소스 라인(CSL), 비트 라인(BL) 및 공통 소스 라인(CSL)과 비트라인(BL) 사이에 배치되는 복수 개의 셀 스트링들(CSTR)을 포함할 수 있다.
비트 라인들은 2차원적으로 배열되고, 그 각각에는 복수 개의 셀 스트링들(CSTR)이 병렬로 연결된다. 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 복수의 비트 라인들과 하나의 공통 소스 라인(CSL) 사이에 복수의 셀 스트링들(CSTR)이 배치될 수 있다. 이 때, 공통 소스 라인들(CSL)은 복수 개일 수 있으며, 복수 개의 공통 소스 라인들(CSL)이 2차원적으로 배열될 수 있다. 여기서, 복수 개의 공통 소스 라인들(CSL)에는 전기적으로 동일한 전압이 인가될 수 있으며, 또는 복수 개의 공통 소스 라인들(CSL) 각각이 전기적으로 제어될 수도 있다.
셀 스트링들(CSTR) 각각은 공통 소스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 비트라인(BL)에 접속하는 스트링 선택 트랜지스터(SST), 및 접지 및 스트링 선택 트랜지스터들(GST, SST) 사이에 배치되는 복수 개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 그리고, 접지 선택 트랜지스터(GST), 스트링 선택 트랜지스터(SST) 및 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다.
공통 소스 라인(CSL)은 접지 선택 트랜지스터들(GST)의 소스들에 공통으로 연결될 수 있다. 이에 더하여, 공통 소스 라인(CSL)과 비트 라인(BL) 사이에 배치되는, 접지 선택 라인(GSL), 복수 개의 워드라인들(WL0-WL3) 및 복수개의 스트링 선택 라인들(SSL)이 접지 선택 트랜지스터(GST), 메모리 셀 트랜지스터들(MCT) 및 스트링 선택 트랜지스터들(SST)의 전극층들로서 각각 사용될 수 있다. 또한, 메모리 셀 트랜지스터들(MCT) 각각은 메모리 요소(memory element)를 포함한다.
한편, 기존의 3차원 플래시 메모리는 소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해, 수직적으로 셀을 적층함으로써, 집적도를 증가시키고 있다.
예를 들어, 기존의 3차원 플래시 메모리의 구조를 나타낸 도 2를 참조하면, 기존의 3차원 플래시 메모리는 기판(200) 상에 층간 절연층들(211) 및 수평 구조체들(250)이 교대로 반복적으로 형성된 전극 구조체(215)가 배치되어 제조된다. 층간 절연층들(211) 및 수평 구조체들(250)은 제1 방향으로 연장될 수 있다. 층간 절연층들(211)은 일례로 실리콘 산화막일 수 있으며, 층간 절연층들(211) 중 최하부의 층간 절연층(211a)은 나머지 층간 절연층들(211)보다 얇은 두께를 가질 수 있다. 수평 구조체들(250) 각각은 제1 및 제2 블로킹 절연막들(242, 243) 및 전극층(245)을 포함할 수 있다. 전극 구조체(215)는 복수 개로 제공되며, 복수 개의 전극 구조체들(215)은 제1 방향에 교차하는 제2 방향으로 서로 마주보며 배치될 수 있다. 제1 및 제2 방향은 각각 도 2의 x축 및 y축에 해당할 수 있다. 복수 개의 전극 구조체들(215) 사이에는 이들을 이격시키는 트렌치들(240)이 제1 방향으로 연장될 수 있다. 트렌치들(240)에 의해 노출된 기판(200) 내에는 고농도로 도핑된 불순물 영역들이 형성되어 공통 소스 라인(CSL)이 배치될 수 있다. 도시하지 않았으나, 트렌치들(240)을 채우는 분리 절연막들이 더 배치될 수 있다.
전극 구조체(215)를 관통하는 수직 구조체들(230)이 배치될 수 있다. 일례로, 수직 구조체들(230)은 평면적 관점에서, 제1 및 제2 방향을 따라 정렬되어 매트릭스 형태로 배치될 수 있다. 다른 예로, 수직 구조체들(230)은 제2 방향으로 정렬되되, 제1 방향으로 지그재그 형태로 배치될 수도 있다. 수직 구조체들(230) 각각은 보호막(224), 전하 저장막(225), 터널 절연막(226), 및 채널층(227)을 포함할 수 있다. 일례로, 채널층(227)은 그 내부의 속이 빈 튜브형으로 배치될 수 있으며, 이 경우 채널층(227)의 내부를 채우는 매립막(228)이 더 배치될 수 있다. 채널층(227)의 상부에는 드레인 영역(D)이 배치되고, 드레인 영역(D) 상에 도전 패턴(229)이 형성되어, 비트 라인(BL)과 연결될 수 있다. 비트 라인(BL)은 수평 전극들(250)과 교차하는 방향, 예를 들어 제2 방향으로 연장될 수 있다. 일례로, 제2 방향으로 정렬된 수직 구조체들(230)은 하나의 비트 라인(BL)에 연결될 수 있다.
수평 구조체들(250)에 포함된 제1 및 제2 블로킹 절연막들(242, 243) 및 수직 구조체들(230)에 포함된 전하 저장막(225) 및 터널 절연막(226)은 3차원 플래시 메모리의 정보 저장 요소인 ONO(Oxide-Nitride-Oxide)층으로 정의될 수 있다. 즉, 정보 저장 요소 중 일부는 수직 구조체들(230)에 포함되고, 나머지 일부는 수평 구조체들(250)에 포함될 수 있다. 일례로, 정보 저장 요소 중 전하 저장막(225) 및 터널 절연막(226)은 수직 구조체들(230)에 포함되고, 제1 및 제2 블로킹 절연막들(242, 243)은 수평 구조체들(250)에 포함될 수 있다. 그러나 이에 제한되거나 한정되지 않고 ONO층으로 정의되는 전하 저장막(225) 및 터널 절연막(226)은, 수직 구조체들(230)에만 포함되도록 구현될 수 있다.
기판(200) 및 수직 구조체들(230) 사이에 에피택시얼 패턴들(222)이 배치될 수 있다. 에피택시얼 패턴들(222)은 기판(200)과 수직 구조체들(230)을 연결한다. 에피택시얼 패턴들(222)은 적어도 한 층의 수평 구조체들(250)과 접할 수 있다. 즉, 에피택시얼 패턴들(222)은 최하부의 수평 구조체(250a)와 접하도록 배치될 수 있다. 다른 실시예에 따르면, 에피택시얼 패턴들(222)은 복수 개의 층, 예를 들어 두 개의 층의 수평 구조체들(250)과 접하도록 배치될 수도 있다. 한편, 에피택시얼 패턴들(222)이 최하부의 수평 구조체(250a)와 접하도록 배치되는 경우, 최하부의 수평 구조체(250a)는 나머지 수평 구조체들(250)보다 두껍게 배치될 수 있다. 에피택시얼 패턴들(222)에 접하는 최하부의 수평 구조체(250a)는 도 1을 참조하여 기재한 3차원 플래시 메모리의 어레이의 접지 선택 라인(GSL)에 해당할 수 있으며, 수직 구조체들(230)에 접하는 나머지 수평 구조체들(250)은 복수 개의 워드 라인들(WL0-WL3)에 해당할 수 있다.
에피택시얼 패턴들(222) 각각은 리세스된 측벽(222a)을 갖는다. 그에 따라, 에피택시얼 패턴들(222)에 접하는 최하부의 수평 구조체(250a)는 리세스된 측벽(222a)의 프로파일을 따라 배치된다. 즉, 최하부의 수평 구조체(250a)는 에피택시얼 패턴들(222)의 리세스된 측벽(222a)을 따라 안쪽으로 볼록한 형태로 배치될 수 있다.
이와 같은 구조를 갖는 기존의 3차원 플래시 메모리는, 수직 구조체들(230)에 포함되는 ONO층의 두께가 40nm에 이르기 때문에, 수평 방향의 스케일링이 어려운 단점과, ONO층을 사용하는 CTF(Charge trap flash)의 특성 상 FN(Fowler Nordheim) 터널링 동작으로 인해 20V 수준의 높은 동작 전압이 요구되는 단점을 갖는다.
이에, 상기 단점들을 극복하기 위한 기술이 요구된다.
일 실시예들은 단일 박막으로 형성되는 강유전체막을 데이터 저장소로 사용함으로써, 수평 방향의 집적도를 향상시켜 집적도를 도모하는 동시에 낮은 동작 전압을 통한 신뢰성 특성을 개선하는 3차원 플래시 메모리 및 그 제조 방법을 제안한다.
또한, 일 실시예들은 CAAC(C-axis aligned crystal) 결정 구조를 갖는, Zn, In, Ga, 4족 반도체 물질 또는 3-5족 화합물을 포함하는 반도체 물질로 채널층을 구성함으로써, 셀 전류를 증가시키고 누설 전류를 감소시키며, 온도에 강한 신뢰성 특성을 개선하는 3차원 플래시 메모리 및 그 제조 방법을 제안한다.
또한, 일 실시예들은 강유전체막 기반의 데이터 저장 구성요소에 대한 다치화를 구현하는 3차원 플래시 메모리 및 그 동작 방법을 제안한다.
일 실시예에 따르면, 3차원 플래시 메모리는, 일 방향으로 연장 형성되는 적어도 하나의 채널층; 상기 적어도 하나의 채널층을 둘러싸도록 상기 일 방향으로 연장 형성된 채 데이터 저장소로 사용되는 적어도 하나의 강유전체막; 및 상기 적어도 하나의 강유전체막에 대해 수직적으로 연결되도록 적층되는 복수의 전극층들을 포함한다.
일측에 따르면, 상기 적어도 하나의 강유전체막은, 상기 복수의 전극층들과 맞닿는 영역들로 복수의 메모리 셀들을 구현하고, 상기 적어도 하나의 채널층의 턴 온 전압이 상기 메모리 셀들 각각의 동작 전압보다 작고 상기 메모리 셀들 각각이 프로그램 되었을 때의 문턱 전압보다 큰 조건을 만족시키도록 형성되는 것을 특징으로 할 수 있다.
다른 일측에 따르면, 상기 적어도 하나의 강유전체막은, 상기 조건을 만족시키도록 두께가 조절되는 것을 특징으로 할 수 있다.
또 다른 일측에 따르면, 상기 적어도 하나의 강유전체막은, 사방정계(Orthorhombic) 결정 구조를 갖는 HfO 2의 강유전체 물질로 형성되는 것을 특징으로 할 수 있다.
또 다른 일측에 따르면, 상기 적어도 하나의 강유전체막은, PZT(Pb(Zr, Ti)O 3), PTO(PbTiO 3), SBT(SrBi 2Ti 2O 3), BLT(Bi(La, Ti)O 3), PLZT(Pb(La, Zr)TiO 3), BST(Bi(Sr, Ti)O 3), 티탄산바륨(barium titanate, BaTiO 3), P(VDF-TrFE), PVDF, AlO x, ZnO x, TiO x, TaO x 또는 InO x 중 적어도 하나를 포함하는 강유전체 물질로 형성되는 것을 특징으로 할 수 있다.
또 다른 일측에 따르면, 상기 적어도 하나의 채널층은, CAAC(C-axis aligned crystal) 결정 구조를 갖는, Zn, In, Ga, 4족 반도체 물질 또는 3-5족 화합물을 포함하는 반도체 물질로 형성되는 것을 특징으로 할 수 있다.
일 실시예에 따르면, 일 방향으로 연장 형성되는 적어도 하나의 채널층 및 상기 적어도 하나의 채널층에 대해 수직적으로 적층되는 복수의 전극층들을 포함하는 3차원 플래시 메모리에서 이용되는 적어도 하나의 강유전체막에 있어서, 상기 적어도 하나의 강유전체막은, 상기 적어도 하나의 채널층을 둘러싸도록 상기 일 방향으로 연장 형성된 채 데이터 저장소로 사용되어 상기 복수의 전극층들과 맞닿는 영역들로 복수의 메모리 셀들을 구현하고, 상기 적어도 하나의 채널층의 턴 온 전압이 상기 메모리 셀들 각각의 동작 전압보다 작고 상기 메모리 셀들 각각이 프로그램 되었을 때의 문턱 전압보다 큰 조건을 만족시키도록 형성되는 것을 특징으로 한다.
일 실시예에 따르면, 3차원 플래시 메모리의 제조 방법은, 기판 상에, 복수의 층간 절연층들 및 복수의 전극층들이 교대로 적층되는 몰드 구조체를 준비하는 단계; 상기 몰드 구조체를 관통하여 상기 기판을 노출시키는 적어도 하나의 스트링 홀(String Hole)을 일 방향으로 연장 형성하는 단계; 상기 적어도 하나의 스트링 홀 내에 데이터 저장소로 사용되는 적어도 하나의 강유전체막-상기 적어도 하나의 강유전체막은 내부의 수직 홀을 포함함-을 상기 일 방향으로 연장 형성하는 단계; 및 상기 적어도 하나의 강유전체막의 수직 홀에 적어도 하나의 채널층을 상기 일 방향으로 연장 형성하는 단계를 포함한다.
일 실시예에 따르면, 3차원 플래시 메모리의 제조 방법은, 기판 상에, 복수의 층간 절연층들 및 복수의 희생층들이 교대로 적층되는 몰드 구조체를 준비하는 단계; 상기 몰드 구조체를 관통하여 상기 기판을 노출시키는 적어도 하나의 스트링 홀(String Hole)을 일 방향으로 연장 형성하는 단계; 상기 적어도 하나의 스트링 홀 내에 데이터 저장소로 사용되는 적어도 하나의 강유전체막-상기 적어도 하나의 강유전체막은 내부의 수직 홀을 포함함-을 상기 일 방향으로 연장 형성하는 단계; 상기 적어도 하나의 강유전체막의 수직 홀에 적어도 하나의 채널층을 상기 일 방향으로 연장 형성하는 단계; 및 상기 복수의 희생층들을 제거하고 상기 복수의 희생층들이 제거된 공간들에 복수의 전극층들을 충진하는 단계를 포함한다.
일 실시예에 따르면, 다치화를 구현한 강유전체 물질 기반의 3차원 플래시 메모리는, 기판 상 일 방향으로 연장 형성되는 적어도 하나의 채널층; 상기 적어도 하나의 채널층에 대해 수직 방향으로 적층되는 복수의 전극층들; 및 상기 적어도 하나의 채널층을 둘러싸며 상기 적어도 하나의 채널층과 상기 복수의 전극층들 사이에 상기 일 방향으로 개재된 채, 상기 복수의 전극층들과 맞닿는 영역들로 복수의 메모리 셀들을 구현하여 데이터 저장소로 사용되는 적어도 하나의 강유전체막을 포함하고, 상기 복수의 메모리 셀들 중 프로그램 동작의 대상이 되는 대상 메모리 셀에 대응하는 상기 적어도 하나의 강유전체막의 일부 영역의 분극 전하량을 변화시켜, 상기 대상 메모리 셀에 대한 다치화를 구현하는 것을 특징으로 한다.
일측에 따르면, 상기 3차원 플래시 메모리는, 상기 대상 메모리 셀에 인가하는 프로그램 전압을 음의 값 내지 양의 값 사이에서 조절하여 상기 적어도 하나의 강유전체막의 분극 전하량을 변화시키는 것을 특징으로 할 수 있다.
다른 일측에 따르면, 상기 3차원 플래시 메모리는, 상기 대상 메모리 셀에 서로 다른 음의 값의 프로그램 전압 및 양의 값의 프로그램 전압을 인가하여 상기 적어도 하나의 강유전체막의 분극 전하량을 변화시키는 것을 특징으로 할 수 있다.
또 다른 일측에 따르면, 상기 3차원 플래시 메모리는, 상기 대상 메모리 셀에 인가하는 프로그램 전압을 음의 값 내지 양의 값 사이에서 조절하여 상기 적어도 하나의 강유전체막의 일부 영역에서 분극되는 원자의 개수 또는 분극 회전 각도를 제어하고, 상기 제어된 원자의 개수 또는 분극 회전 각도에 따라 상기 분극 전하량을 변화시키는 것을 특징으로 할 수 있다.
일 실시예에 따르면, 기판 상 일 방향으로 연장 형성되는 적어도 하나의 채널층, 상기 적어도 하나의 채널층에 대해 수직 방향으로 적층되는 복수의 전극층들 및 상기 적어도 하나의 채널층을 둘러싸며 상기 적어도 하나의 채널층과 상기 복수의 전극층들 사이에 상기 일 방향으로 개재된 채, 상기 복수의 전극층들과 맞닿는 영역들로 복수의 메모리 셀들을 구현하여 데이터 저장소로 사용되는 적어도 하나의 강유전체막을 포함하는 3차원 플래시 메모리의 다치화 구현 방법은, 상기 복수의 메모리 셀들 중 프로그램 동작의 대상이 되는 대상 메모리 셀에 인가하는 프로그램 전압의 범위를 음의 값 내지 양의 값 사이에서 결정하는 단계; 상기 결정 결과에 따른 음의 값 내지 양의 값 사이의 범위에서 상기 대상 메모리 셀에 인가하는 프로그램 전압을 조절하는 단계; 및 상기 대상 메모리 셀에 인가하는 프로그램 전압이 조절됨에 따라, 상기 대상 메모리 셀에 대응하는 상기 적어도 하나의 강유전체막의 일부 영역의 분극 전하량을 변화시켜 상기 대상 메모리 셀에 대한 다치화를 구현하는 단계를 포함한다.
일측에 따르면, 상기 결정하는 단계는, 상기 적어도 하나의 강유전체막의 두께 및 상기 적어도 하나의 강유전체막의 브레이크다운 전압에 기초하여 상기 대상 메모리 셀에 인가하는 프로그램 전압의 범위를 음의 값 내지 양의 값 사이에서 결정하는 단계인 것을 특징으로 할 수 있다.
일 실시예들은 단일 박막으로 형성되는 강유전체막을 데이터 저장소로 사용함으로써, 수평 방향의 집적도를 향상시켜 집적도를 도모하는 동시에 낮은 동작 전압을 통한 신뢰성 특성을 개선하는 3차원 플래시 메모리 및 그 제조 방법을 제안할 수 있다.
또한, 일 실시예들은 CAAC(C-axis aligned crystal) 결정 구조를 갖는, Zn, In, Ga, 4족 반도체 물질 또는 3-5족 화합물을 포함하는 반도체 물질로 채널층을 구성함으로써, 셀 전류를 증가시키고 누설 전류를 감소시키며, 온도에 강한 신뢰성 특성을 개선하는 3차원 플래시 메모리 및 그 제조 방법을 제안할 수 있다.
또한, 일 실시예들은 강유전체막 기반의 데이터 저장 구성요소에 대한 다치화를 구현하는 3차원 플래시 메모리 및 그 동작 방법을 제안할 수 있다.
도 1은 기존의 3차원 플래시 메모리의 어레이를 나타낸 간략 회로도이다.
도 2는 기존의 3차원 플래시 메모리의 구조를 나타낸 사시도이다.
도 3은 일 실시예에 따른 3차원 플래시 메모리를 나타낸 단면도이다.
도 4는 일 실시예에 따른 3차원 플래시 메모리의 메모리 특성을 설명하기 위한 도면이다.
도 5는 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이다.
도 6은 다른 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이다.
도 7은 일 실시예에 따른 3차원 플래시 메모리를 나타낸 단면도이다.
도 8 내지 9는 일 실시예에 따른 3차원 플래시 메모리의 다치화를 설명하기 위한 도면이다.
도 10 내지 11은 일 실시예에 따른 3차원 플래시 메모리의 프로그램 동작을 설명하기 위한 단면도이다.
도 12는 일 실시예에 따른 3차원 플래시 메모리의 소거 동작을 설명하기 위한 단면도이다.
도 13은 일 실시예에 따른 3차원 플래시 메모리의 판독 동작을 설명하기 위한 단면도이다.
도 14는 일 실시예에 따른 3차원 플래시 메모리의 다치화 구현 방법을 나타낸 플로우 차트이다.
이하, 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다. 그러나 본 발명이 실시예들에 의해 제한되거나 한정되는 것은 아니다. 또한, 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.
또한, 본 명세서에서 사용되는 용어(terminology)들은 본 발명의 바람직한 실시예를 적절히 표현하기 위해 사용된 용어들로서, 이는 사용자, 운용자의 의도 또는 본 발명이 속하는 분야의 관례 등에 따라 달라질 수 있다. 따라서, 본 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
도 3은 일 실시예에 따른 3차원 플래시 메모리를 나타낸 단면도이고, 도 4는 일 실시예에 따른 3차원 플래시 메모리의 메모리 특성을 설명하기 위한 도면이다.
도 3 내지 4를 참조하면, 일 실시예에 따른 3차원 플래시 메모리(300)는, 적어도 하나의 채널층(310), 적어도 하나의 강유전체막(320) 및 복수의 전극층들(330)을 포함한다.
적어도 하나의 채널층(310)은 기판(미도시) 상 일 방향(예컨대, 도 2에서의 z축 방향)으로 연장 형성된다. 이 때, 적어도 하나의 채널층(310)은 기판을 시드로 이용하는 선택적 에피택셜 성장 공정 또는 상전이 에피택셜 공정 등으로 형성될 수 있으며, 도 2에 도시된 바와 같이 그 내부의 속이 빈 튜브형으로 배치되어 내부를 채우는 매립막(미도시)를 더 포함할 수 있다.
이러한 적어도 하나의 채널층(310)은 CAAC(C-axis aligned crystal) 결정 구조를 갖는, Zn, In, Ga, 4족 반도체 물질 또는 3-5족 화합물을 포함하는 반도체 물질로 형성됨으로써, 셀 전류를 증가시키고 누설 전류를 감소시키며, 온도에 강한 신뢰성 특성을 개선할 수 있다. 예를 들어, 적어도 하나의 채널층(310)은 AZO, ZTO, IZO, ITO, IGZO 또는 Ag-ZnO 중 적어도 하나를 포함하는 ZnO x 계열의 물질로 형성될 수 있다. 그러나 적어도 하나의 채널층(310)은 이에 제한되거나 한정되지 않고 종래의 채널층과 마찬가지로 단결정질의 실리콘(Single crystal silicon) 또는 다결정 실리콘(Poly-silicon)으로 형성될 수 있다.
또한, 도면에는 도시되지 않았지만, 적어도 하나의 채널층(310)의 상부에는 드레인 라인(미도시)이 연결될 수 있다.
적어도 하나의 강유전체막(320)은 적어도 하나의 채널층(310)을 둘러싸도록 일 방향으로 연장 형성된 채 데이터 저장소로 사용된다. 예를 들어, 적어도 하나의 강유전체막(320)은 사방정계(Orthorhombic) 결정 구조를 갖는 HfO 2의 강유전체 물질로 형성될 수 있으며, 더 구체적인 예를 들면, Al, Zr 또는 Si 중 적어도 하나의 물질이 도핑된 HfO 2의 강유전체 물질로 형성될 수 있다. 다른 예를 들면, 적어도 하나의 강유전체막(320)은 PZT(Pb(Zr, Ti)O 3), PTO(PbTiO 3), SBT(SrBi 2Ti 2O 3), BLT(Bi(La, Ti)O 3), PLZT(Pb(La, Zr)TiO 3), BST(Bi(Sr, Ti)O 3), 티탄산바륨(barium titanate, BaTiO 3), P(VDF-TrFE), PVDF, AlO x, ZnO x, TiO x, TaO x 또는 InO x 중 적어도 하나를 포함하는 강유전체 물질로 형성될 수 있다.
이하, 데이터 저장소로 사용된다는 것은 적어도 하나의 강유전체막(320)을 구성하는 강유전체 물질의 분극 현상에 따른 전압 변화로 이진 데이터의 값을 나타내는 것(저장하는 것)을 의미한다.
이 때, 적어도 하나의 강유전체막(320)은 강유전체 물질로 20nm 이하의 단일 박막으로 구성됨으로써, 그 두께가 기존의 ONO에 비해 현저히 얇기 때문에, 기존 ONO를 사용하는 3차원 플래시 메모리 대비 낮은 동작 전압을 갖게 될 수 있으며, 수평 방향의 집적도가 향상될 수 있다. 그러나 이에 제한되거나 한정되지 않고 적어도 하나의 강유전체막(320)은 단일 박막뿐만 아니라, 복수의 박막들로 형성될 수도 있다. 이러한 경우 복수의 박막들의 총 두께는 20nm 이하 수준으로 유지될 수 있다.
특히, 적어도 하나의 강유전체막(320)은 적어도 하나의 채널층(310)의 안정적인 턴 온(Turn on)이 가능하도록 적정 동작 전압을 갖도록 형성될 수 있다. 보다 상세하게, 적어도 하나의 강유전체막(320)은 적어도 하나의 채널층(310)의 턴 온 전압이 메모리 셀들(340, 350, 360) 각각의 동작 전압보다 작고 메모리 셀들(340, 350, 360) 각각이 프로그램 되었을 때의 문턱 전압보다 큰 조건(아래 식 1의 조건)을 만족시키도록 형성되는 것을 특징으로 한다. 예를 들어, 도 4에 도시된 바와 같이 적어도 하나의 채널층(310)의 턴 온 전압(410)이 메모리 셀들(340, 350, 360) 각각의 동작 전압(420)보다 작고 메모리 셀들(340, 350, 360) 각각이 프로그램 되었을 때의 문턱 전압(430)보다 큰 조건이 만족되어야 한다. 더 구체적인 예를 들면, 적어도 하나의 채널층(310)의 턴 온 전압이 6V(±6V)로, 메모리 셀들(340, 350, 360) 각각의 동작 전압인 8V(±8V)보다 작고 메모리 셀들(340, 350, 360) 각각이 프로그램 되었을 때의 문턱 전압인 3V(±3V)보다 큰 조건이 만족될 수 있다. 이하, 복수의 메모리 셀들(340, 350, 360)은 적어도 하나의 강유전체막(320)이 복수의 전극층들(330)과 맞닿는 영역들로 구현됨.
<식 1>
Cell Operation Voltage > Vpass > Vh
식 1에서 Cell Operation Voltage는 메모리 셀들(340, 350, 360) 각각의 동작 전압을 의미하고, Vpass는 적어도 하나의 채널층(310)의 턴 온 전압을 의미하며, Vh는 메모리 셀들(340, 350, 360) 각각이 프로그램 되었을 때의 문턱 전압을 의미한다.
이러한 조건은 적어도 하나의 강유전체막(320)의 두께가 조절됨에 따라 만족될 수 있다. 즉, 적어도 하나의 강유전체막(320)의 두께는, 적어도 하나의 채널층(310)의 턴 온 전압이 메모리 셀들(340, 350, 360) 각각의 동작 전압보다 작고 메모리 셀들(340, 350, 360) 각각이 프로그램 되었을 때의 문턱 전압보다 큰 조건을 만족시키도록 조절될 수 있다.
또한, 이러한 조건은 적어도 하나의 강유전체막(320)의 두께뿐만 아니라, 적어도 하나의 강유전체막(320)을 구성하는 강유전체 물질에 따라 만족될 수 있다. 일례로, 적어도 하나의 강유전체막(320)은 적어도 하나의 채널층(310)의 턴 온 전압이 메모리 셀들(340, 350, 360) 각각의 동작 전압보다 작고 메모리 셀들(340, 350, 360) 각각이 프로그램 되었을 때의 문턱 전압보다 큰 조건을 만족시키기 위해 높은 분극 전압을 갖도록 Zr 또는 Si 중 적어도 하나의 물질이 도핑된 HfO 2의 강유전체 물질로 형성될 수 있다.
이와 같은 특징으로 인해, 일 실시예에 따른 3차원 플래시 메모리(300)는 기존의 3차원 플래시 메모리의 스트링 동작(프로그램 동작, 소거 동작 및 판독 동작)을 그대로 적용할 수 있다.
또한, 적어도 하나의 강유전체막(320)은 분극 현상의 정도를 기반으로 멀티 레벨을 갖게 되어, 복수 비트들의 데이터를 나타내는 다치화 특성을 가질 수 있으며, 단차 피복성 및 나노 수준 두께 제어가 가능하도록 ALD(Atomic layer deposition) 공정을 이용하여 형성될 수 있다.
복수의 전극층들(330)은 적어도 하나의 강유전체막(320)에 대해 수직적으로 연결되도록 적층되며, 일 방향과 직교하는 다른 방향(예컨대, 도 2에서의 y축 방향)으로 연장 형성된다. 복수의 전극층들(330)의 구성 물질로는 텅스텐, 티타늄, 탄탈륨 등의 도전성 물질이 사용될 수 있다.
이러한 구조를 갖는 3차원 플래시 메모리(300)는, 문턱 전압이 높은 0 상태를 프로그램하는 경우, 분극을 발생시키는 동작 전압을 게이트 전극에 인가하고 적어도 하나의 채널층(310)의 전압을 0V 또는 적정 기준 전압으로 유지하여 동작할 수 있다. 반면, 문턱 전압이 낮은 1 상태를 저장하는 경우(즉, 소거 상태를 저장할 때)는, 3차원 플래시 메모리(300)는 적어도 하나의 채널층(310)에 기존 분극을 반전시키는 동작 전압을 인가하고 게이트 전압을 0V 또는 기존 적정 기준 전압으로 유지하여 동작할 수 있다.
이처럼, 일 실시예에 따른 3차원 플래시 메모리(300)는, 단일 박막으로 형성되는 적어도 하나의 강유전체막(320)을 데이터 저장소로 사용함으로써, 수평 방향의 집적도를 향상시켜 집적도를 도모하는 동시에 낮은 동작 전압을 통한 신뢰성 특성을 개선할 수 있다. 또한, 3차원 플래시 메모리(300)는, CAAC(C-axis aligned crystal) 결정 구조를 갖는, Zn, In, Ga, 4족 반도체 물질 또는 3-5족 화합물을 포함하는 반도체 물질로 적어도 하나의 채널층(310)을 구성함으로써, 셀 전류를 증가시키고 누설 전류를 감소시키며, 온도에 강한 신뢰성 특성을 개선할 수 있다. 이러한 3차원 플래시 메모리(300)의 제조 방법에 대한 상세한 설명은 아래의 도 5 내지 6을 참조하여 기재하기로 한다.
도 5는 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이다.
이하, 3차원 플래시 메모리의 제조 방법에 의해 제조된 3차원 플래시 메모리는 도 3을 참조하여 상술된 구조를 갖게 된다. 또한, 이하, 3차원 플래시 메모리의 제조 방법을 수행하는 주체로는, 자동화 및 기계화된 제조 시스템이 사용될 수 있다.
도 5를 참조하면, 제조 시스템은 단계(S510)에서 기판 상에, 복수의 층간 절연층들 및 복수의 전극층들이 교대로 적층되는 몰드 구조체를 준비한다.
이어서, 제조 시스템은 단계(S520)에서 몰드 구조체를 관통하여 기판을 노출시키는 적어도 하나의 스트링 홀(String Hole)을 일 방향으로 연장 형성한다.
그 다음, 제조 시스템은 단계(S530)에서 적어도 하나의 스트링 홀 내에 데이터 저장소로 사용되는 적어도 하나의 강유전체막(적어도 하나의 강유전체막은 내부의 수직 홀을 포함함)을 일 방향으로 연장 형성한다. 예를 들어, 제조 시스템은 사방정계(Orthorhombic) 결정 구조를 갖는 HfO 2의 강유전체 물질로 적어도 하나의 강유전체막을 형성할 수 있다. 더 구체적인 예를 들면, 제조 시스템은 Al, Zr 또는 Si 중 적어도 하나의 물질이 도핑된 HfO 2의 강유전체 물질로 적어도 하나의 강유전체막을 형성할 수 있다.
특히, 제조 시스템은 단계(S530)에서, 적어도 하나의 강유전체막 상 복수의 전극층들과 맞닿는 영역들로 복수의 메모리 셀들을 구현하는 가운데, 적어도 하나의 채널층의 턴 온 전압이 메모리 셀들 각각의 동작 전압보다 작고 메모리 셀들 각각이 프로그램 되었을 때의 문턱 전압보다 큰 조건을 만족시키도록 적어도 하나의 강유전체막을 형성할 수 있다.
보다 상세하게, 제조 시스템은 상기 조건을 만족시키기 위해, 적어도 하나의 강유전체막의 두께를 조절하거나, 적어도 하나의 강유전체막을 구성하는 강유전체 물질을 선택적으로 결정할 수 있다. 일례로, 제조 시스템은 상기 조건을 만족시키기 위해 높은 분극 전압을 갖도록 Zr 또는 Si 중 적어도 하나의 물질이 도핑된 HfO 2의 강유전체 물질로 적어도 하나의 강유전체막을 형성할 수 있다.
그 후, 제조 시스템은 단계(S540)에서 적어도 하나의 강유전체막의 수직 홀에 적어도 하나의 채널층을 일 방향으로 연장 형성한다. 이 때, 제조 시스템은 CAAC(C-axis aligned crystal) 결정 구조를 갖는, Zn, In, Ga, 4족 반도체 물질 또는 3-5족 화합물을 포함하는 반도체 물질로 적어도 하나의 채널층을 형성할 수 있다.
이 때, 일 실시예에 따른 3차원 플래시 메모리의 제조 방법은, 제조 시스템이 ALD(Atomic layer deposition) 공정을 이용하여 단계들(S530 내지 S540)을 연속적으로 수행하는 것을 특징으로 할 수 있다.
이상 설명된 3차원 플래시 메모리의 제조 방법은 단계들(S510 내지 S540)에 한정되거나 제한되지 않고, 도 3에서 설명된 3차원 플래시 메모리를 제조하기 위한 다양한 단계들을 포함할 수 있다. 일례로, 도 3에서 설명된 3차원 플래시 메모리는 복수의 전극층들을 포함하는 몰드 구조체가 아닌 복수의 희생층들을 포함하는 몰드 구조체를 사용하여 제조될 수 있다. 이에 대한 상세한 설명은 아래의 도 6을 참조하여 기재하기로 한다.
도 6은 다른 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이다.
이하, 3차원 플래시 메모리의 제조 방법에 의해 제조된 3차원 플래시 메모리는 도 3을 참조하여 상술된 구조를 갖게 된다. 또한, 이하, 3차원 플래시 메모리의 제조 방법을 수행하는 주체로는, 자동화 및 기계화된 제조 시스템이 사용될 수 있다.
도 6을 참조하면, 제조 시스템은 단계(S610)에서 기판 상에, 복수의 층간 절연층들 및 복수의 희생층들이 교대로 적층되는 몰드 구조체를 준비한다.
이어서, 제조 시스템은 단계(S620)에서 몰드 구조체를 관통하여 기판을 노출시키는 적어도 하나의 스트링 홀(String Hole)을 일 방향으로 연장 형성한다.
그 다음, 제조 시스템은 단계(S630)에서 적어도 하나의 스트링 홀 내에 데이터 저장소로 사용되는 적어도 하나의 강유전체막(적어도 하나의 강유전체막은 내부의 수직 홀을 포함함)을 일 방향으로 연장 형성한다. 예를 들어, 제조 시스템은 사방정계(Orthorhombic) 결정 구조를 갖는 HfO 2의 강유전체 물질로 적어도 하나의 강유전체막을 형성할 수 있다. 더 구체적인 예를 들면, 제조 시스템은 Al, Zr 또는 Si 중 적어도 하나의 물질이 도핑된 HfO 2의 강유전체 물질로 적어도 하나의 강유전체막을 형성할 수 있다.
특히, 제조 시스템은 단계(S630)에서, 적어도 하나의 강유전체막 상 복수의 전극층들과 맞닿는 영역들로 복수의 메모리 셀들을 구현하는 가운데, 적어도 하나의 채널층의 턴 온 전압이 메모리 셀들 각각의 동작 전압보다 작고 메모리 셀들 각각이 프로그램 되었을 때의 문턱 전압보다 큰 조건을 만족시키도록 적어도 하나의 강유전체막을 형성할 수 있다.
보다 상세하게, 제조 시스템은 상기 조건을 만족시키기 위해, 적어도 하나의 강유전체막의 두께를 조절하거나, 적어도 하나의 강유전체막을 구성하는 강유전체 물질을 선택적으로 결정할 수 있다. 일례로, 제조 시스템은 상기 조건을 만족시키기 위해 높은 분극 전압을 갖도록 Zr 또는 Si 중 적어도 하나의 물질이 도핑된 HfO 2의 강유전체 물질로 적어도 하나의 강유전체막을 형성할 수 있다.
그 다음, 제조 시스템은 단계(S640)에서 적어도 하나의 강유전체막의 수직 홀에 적어도 하나의 채널층을 일 방향으로 연장 형성한다. 이 때, 제조 시스템은 CAAC(C-axis aligned crystal) 결정 구조를 갖는, Zn, In, Ga, 4족 반도체 물질 또는 3-5족 화합물을 포함하는 반도체 물질로 적어도 하나의 채널층을 형성할 수 있다.
이 때, 다른 일 실시예에 따른 3차원 플래시 메모리의 제조 방법은, 제조 시스템이 ALD 공정을 이용하여 단계들(S630 내지 S640)을 연속적으로 수행하는 것을 특징으로 할 수 있다.
그 후, 제조 시스템은 단계(S650)에서 복수의 희생층들을 제거하고 복수의 희생층들이 제거된 공간들에 복수의 전극층들을 충진할 수 있다.
이상 설명된 3차원 플래시 메모리의 제조 방법은 단계들(S610 내지 S650)에 한정되거나 제한되지 않고, 도 3에서 설명된 3차원 플래시 메모리를 제조하기 위한 다양한 단계들을 포함할 수 있다.
도 7은 일 실시예에 따른 3차원 플래시 메모리를 나타낸 단면도이고, 도 8 내지 9는 일 실시예에 따른 3차원 플래시 메모리의 다치화를 설명하기 위한 도면이다. 구체적으로, 도 8은 일 실시예에 따른 3차원 플래시 메모리에서 적어도 하나의 강유전체막의 분극 전하량이 변화되는 것을 설명하기 위한 도면이며, 도 9는 일 실시예에 따른 3차원 플래시 메모리가 다치화를 구현하는 경우의 각 동작 전압을 설명하기 위한 도면이다.
도 7 내지 9를 참조하면, 일 실시예에 따른 3차원 플래시 메모리(700)는, 적어도 하나의 채널층(710), 복수의 전극층들(720) 및 적어도 하나의 강유전체막(730)을 포함한다.
적어도 하나의 채널층(710)은 기판(미도시) 상 일 방향(예컨대, 도 2에서의 z축 방향)으로 연장 형성된다. 이 때, 적어도 하나의 채널층(710)은 기판을 시드로 이용하는 선택적 에피택셜 성장 공정 또는 상전이 에피택셜 공정 등으로 형성될 수 있으며, 도 2에 도시된 바와 같이 그 내부의 속이 빈 튜브형으로 배치되어 내부를 채우는 매립막(미도시)를 더 포함할 수 있다.
이러한 적어도 하나의 채널층(710)은 CAAC(C-axis aligned crystal) 결정 구조를 갖는, Zn, In, Ga, 4족 반도체 물질 또는 3-5족 화합물을 포함하는 반도체 물질로 형성됨으로써, 셀 전류를 증가시키고 누설 전류를 감소시키며, 온도에 강한 신뢰성 특성을 개선할 수 있다. 예를 들어, 적어도 하나의 채널층(710)은 AZO, ZTO, IZO, ITO, IGZO 또는 Ag-ZnO 중 적어도 하나를 포함하는 ZnO x 계열의 물질로 형성될 수 있다. 그러나 적어도 하나의 채널층(710)은 이에 제한되거나 한정되지 않고 종래의 채널층과 마찬가지로 단결정질의 실리콘(Single crystal silicon) 또는 다결정 실리콘(Poly-silicon)으로 형성될 수 있다.
또한, 도면에는 도시되지 않았지만, 적어도 하나의 채널층(710)의 상부에는 드레인 라인(미도시)이 연결될 수 있다.
복수의 전극층들(720)은 적어도 하나의 채널층(710)에 대해 수직 방향으로 적층되며, 일 방향과 직교하는 다른 방향(예컨대, 도 2에서의 y축 방향)으로 연장 형성된다. 복수의 전극층들(720)의 구성 물질로는 텅스텐, 티타늄, 탄탈륨 등의 도전성 물질이 사용될 수 있다.
적어도 하나의 강유전체막(730)은 적어도 하나의 채널층(710)을 둘러싸며 적어도 하나의 채널층(710)과 복수의 전극층들(720) 사이에 일 방향(예컨대, 도 2에서의 z축 방향)으로 개재된 채, 복수의 전극층들(720)과 맞닿는 영역들로 복수의 메모리 셀들(731, 732, 733, 734)을 구현하여 데이터 저장소로 사용된다.
이 때, 적어도 하나의 강유전체막(730)은 사방정계(Orthorhombic) 결정 구조를 갖는 HfO 2의 강유전체 물질로 형성될 수 있으며, 예를 들어, Al, Zr 또는 Si 중 적어도 하나의 물질이 도핑된 HfO 2의 강유전체 물질로 형성될 수 있다. 다른 예를 들면, 적어도 하나의 강유전체막(730)은 PZT(Pb(Zr, Ti)O 3), PTO(PbTiO 3), SBT(SrBi 2Ti 2O 3), BLT(Bi(La, Ti)O 3), PLZT(Pb(La, Zr)TiO 3), BST(Bi(Sr, Ti)O 3), 티탄산바륨(barium titanate, BaTiO 3), P(VDF-TrFE), PVDF, AlO x, ZnO x, TiO x, TaO x 또는 InO x 중 적어도 하나를 포함하는 강유전체 물질로 형성될 수 있다.
이하, 데이터 저장소로 사용된다는 것은, 복수의 메모리 셀들(731, 732, 733, 734)을 각각 구성하는 적어도 하나의 강유전체막(730)의 영역들 각각이 분극 현상에 따른 전압 변화로 이진 데이터의 값을 나타내는 것(저장하는 것)을 의미한다.
여기서, 적어도 하나의 강유전체막(730)은 강유전체 물질로 20nm 이하의 단일 박막으로 구성됨으로써, 그 두께가 기존의 ONO에 비해 현저히 얇기 때문에, 기존 ONO를 사용하는 3차원 플래시 메모리 대비 낮은 동작 전압을 갖게 될 수 있으며, 수평 방향의 집적도가 향상될 수 있다. 그러나 이에 제한되거나 한정되지 않고 적어도 하나의 강유전체막(730)은 단일 박막뿐만 아니라, 복수의 박막들로 형성될 수도 있다. 이러한 경우 복수의 박막들의 총 두께는 20nm 이하 수준으로 유지될 수 있다.
이러한 구조를 갖는 3차원 플래시 메모리(700)는, 복수의 메모리 셀들(731, 732, 733, 734) 중 프로그램 동작의 대상이 되는 대상 메모리 셀(733)에 대응하는 적어도 하나의 강유전체막(730)의 일부 영역의 분극 전하량을 변화시켜, 대상 메모리 셀(733)에 대한 다치화를 구현하는 것을 특징으로 한다. 이하, 대상 메모리 셀(733)에 대응하는 적어도 하나의 강유전체막(730)의 일부 영역은, 대상 메모리 셀(733) 자체를 의미한다.
보다 상세하게, 도 8의 (a) 경우와 같이 대상 메모리 셀(733)의 원자가 분극 되었을 때의 분극 전하량과 (b) 경우와 같이 대상 메모리 셀(733)의 원자가 분극 되었을 때의 분극 전하량은 서로 차이가 나게 된다. 마찬가지로, (c) 경우와 (d) 경우 각각에서의 분극 전하량은 (a) 경우 및 (b) 경우 각각과 상이하게 된다.
이에, 3차원 플래시 메모리(700)는 대상 메모리 셀(733)에서 분극되는 원자의 개수 또는 분극 회전 각도를 제어함으로써, 제어된 원자의 개수 또는 분극 회전 각도에 따라 대상 메모리 셀(733)의 분극 전하량을 변화시킬 수 있다. 예컨대, 3차원 플래시 메모리(700)는 (a) 경우, (b) 경우, (c) 경우 및 (d) 경우와 같이, 대상 메모리 셀(733)에서 분극되는 원자의 개수 또는 분극 회전 각도를 서로 다르게 제어함으로써 대상 메모리 셀(733)의 분극 전하량을 서로 다르게 변화시킬 수 있다.
더 구체적인 일례를 들면, 3차원 플래시 메모리(700)는 (a) 경우와 같이 대상 메모리 셀(733)에서 분극되는 원자의 개수 또는 분극 회전 각도를 제어하여 대상 메모리 셀(733)이 제1 프로그램 상태의 분극 전하량을 갖도록 변화시키고, (c) 경우와 같이 대상 메모리 셀(733)에서 분극되는 원자의 개수 또는 분극 회전 각도를 제어하여 대상 메모리 셀(733)이 제2 프로그램 상태의 분극 전하량을 갖도록 변화시키며, (d) 경우와 같이 대상 메모리 셀(733)에서 분극되는 원자의 개수 또는 분극 회전 각도를 제어하여 대상 메모리 셀(733)이 제3 프로그램 상태의 분극 전하량을 갖도록 변화시키고, (b) 경우와 같이 대상 메모리 셀(733)에서 분극되는 원자의 개수 또는 분극 회전 각도를 제어하여 대상 메모리 셀(733)이 소거 상태의 분극 전하량을 갖도록 변화시킬 수 있다.
이 때, 대상 메모리 셀(733)에서 분극되는 원자의 개수 또는 분극 회전 각도는 대상 메모리 셀(733)에 인가되는 전압이 조절됨에 따라 제어될 수 있다. 즉, 3차원 플래시 메모리(700)는 대상 메모리 셀(733)에 인가되는 전압을 음의 값 내지 양의 값 사이에서 조절하여 대상 메모리 셀(733)에서 분극되는 원자의 개수 또는 분극 회전 각도를 제어함으로써, 대상 메모리 셀(733)에서의 분극 전하량을 변화시킬 수 있다.
이와 관련하여 도 9를 더 참조하면, 3차원 플래시 메모리(700)는 음의 값의 제1 프로그램 전압(예컨대, -10V)을 대상 메모리 셀(733)에 인가하여 대상 메모리 셀(733)에서 분극되는 원자의 개수 또는 분극 회전 각도를 도 8의 (a) 경우와 같이 제어함으로써, 대상 메모리 셀(733)이 제1 프로그램 상태의 분극 전하량을 갖도록 변화시켜 이진 데이터 00을 나타내도록 프로그램할 수 있다. 마찬가지로, 3차원 플래시 메모리(700)는 음의 값의 제2 프로그램 전압(예컨대, -9V)을 인가하여 대상 메모리 셀(733)에서 분극되는 원자의 개수 또는 분극 회전 각도를 도 8의 (c) 경우와 같이 제어함으로써, 대상 메모리 셀(733)이 제2 프로그램 상태의 분극 전하량을 갖도록 변화시켜 이진 데이터 01을 나타내도록 프로그램할 수 있고, 음의 값의 제3 프로그램 전압(예컨대, -8V)을 인가하여 대상 메모리 셀(733)에서 분극되는 원자의 개수 또는 분극 회전 각도를 도 8의 (d) 경우와 같이 제어함으로써, 대상 메모리 셀(733)이 제3 프로그램 상태의 분극 전하량을 갖도록 변화시켜 이진 데이터 10을 나타내도록 프로그램할 수 있다.
또한, 3차원 플래시 메모리(700)는 양의 값의 제4 프로그램 전압(예컨대, 10V)을 대상 메모리 셀(733)에 인가하여 대상 메모리 셀(733)에서 분극되는 원자의 개수 또는 분극 회전 각도를 도 8의 (b) 경우와 같이 제어함으로써, 대상 메모리 셀(733)이 제4 프로그램 상태의 분극 전하량을 갖도록 변화시켜 이진 데이터 11을 나타내도록 프로그램할 수 있다. 이와 같은 제4 프로그램 상태의 분극 전하량은 전술된 소거 상태의 분극 전하량으로서, 3차원 플래시 메모리(700)는 대상 메모리 셀(733)에 양의 값의 전압을 인가하여 야기하는 대상 메모리 셀(733)의 소거 상태를 제4 프로그램 상태로 사용함으로써, 대상 메모리 셀(733)의 다치화에 일조할 수 있다.
즉, 3차원 플래시 메모리(700)는 대상 메모리 셀(733)에 인가하는 프로그램 전압을 설명된 예시와 같이 음의 값인 -10V 내지 양의 값인 10V 사이에서 조절하여 적어도 하나의 강유전체막(730)의 분극 전하량을 도 8의 (a) 경우 내지 (d) 경우 사이에서 변화시킴으로써, (a) 경우로 이진 데이터 00, (c) 경우로 이진 데이터 01, (d) 경우로 이진 데이터 10 및 (b) 경우로 이진 데이터 11을 나타내며 다치화를 구현할 수 있다.
여기서, 대상 메모리 셀(733)에 인가되는 프로그램 전압이 조절되는 음의 값 내지 양의 값 사이의 범위는, 적어도 하나의 강유전체막(730)의 두께 및 적어도 하나의 강유전체막(730)의 브레이크다운 전압에 기초하여 결정될 수 있다. 다시 말해, 대상 메모리 셀(733)에 인가되는 프로그램 전압이 조절되는 음의 값 내지 양의 값 사이의 범위는 적어도 하나의 강유전체막(730)의 두께에 따른 브레이크다운 전압의 마진을 고려하여 결정될 수 있다. 예를 들어, 적어도 하나의 강유전체막(730)의 두께가 20nm인 경우 적어도 하나의 강유전체막(730)의 브레이크다운 전압의 마진은 16V 수준으로 대상 메모리 셀(733)에 인가되는 프로그램 전압이 조절되는 음의 값 내지 양의 값 사이의 범위는 -14V에서 10V의 범위로 결정될 수 있다. 다른 예를 들면, 적어도 하나의 강유전체막(730)의 두께가 15nm인 경우 적어도 하나의 강유전체막(730)의 브레이크다운 전압의 마진은 12V 수준으로 대상 메모리 셀(733)에 인가되는 프로그램 전압이 조절되는 음의 값 내지 양의 값 사이의 범위는 -12V에서 10V의 범위로 결정될 수 있다.
이에, 3차원 플래시 메모리(700)는 적어도 하나의 강유전체막(730)의 두께 및 적어도 하나의 강유전체막(730)의 브레이크다운 전압에 기초하여 결정된 음의 값 내지 양의 값 사이의 범위에서 대상 메모리 셀(733)에 인가하는 프로그램 전압을 조절할 수 있다.
이처럼, 3차원 플래시 메모리(700)는 대상 메모리 셀(733)에 인가하는 프로그램 전압을 음의 값 내지 양의 값 사이에서 조절하여(대상 메모리 셀(733)에 서로 다른 음의 값의 프로그램 전압 및 양의 값의 프로그램 전압을 인가하여) 적어도 하나의 강유전체막(730)의 분극 전하량을 변화시킴으로써, 대상 메모리 셀(733)에 대한 다치화를 구현할 수 있다.
이 때, 대상 메모리 셀(733)에 음의 값의 프로그램 전압들이 인가되는 것(전술된 제1 프로그램 전압이 인가되는 것, 제2 프로그램 전압이 인가되는 것 및 제3 프로그램 전압이 인가되는 것)은, 복수의 전극층들(720) 중 대상 메모리 셀(733)에 대응하는 전극층(721)에 서로 다른 음의 값의 전압(제1 프로그램 전압에 대응하는 음의 값의 전압, 제2 프로그램 전압에 대응하는 음의 값의 전압 및 제3 프로그램 전압에 대응하는 음의 값의 전압)이 인가되고 대상 메모리 셀(733)이 위치하는 스트링의 채널층(710) 또는 스트링에 대응하는 기판으로부터의 채널층(710)에 0V의 전압이 인가됨에 따라, 수행될 수 있다.
그러나 이에 제한되거나 한정되지 않고, 대상 메모리 셀(733)에 음의 값의 프로그램 전압들이 인가되는 것(전술된 제1 프로그램 전압이 인가되는 것, 제2 프로그램 전압이 인가되는 것 및 제3 프로그램 전압이 인가되는 것)은, 복수의 전극층들(720) 중 대상 메모리 셀(733)에 대응하는 전극층(721)에 0V의 전압이 인가되고 대상 메모리 셀(733)이 위치하는 스트링의 채널층(710) 또는 스트링에 대응하는 기판으로부터의 채널층(710)에 서로 다른 양의 값의 전압(제1 프로그램 전압에 대응하는 양의 값의 전압, 제2 프로그램 전압에 대응하는 양의 값의 전압 및 제3 프로그램 전압에 대응하는 양의 값의 전압)이 인가됨에 따라, 수행될 수도 있다.
대상 메모리 셀(733)에 음의 값의 프로그램 전압을 인가하는 방식에 대한 상세한 설명은 아래의 도 10 내지 11을 참조하여 기재하기로 한다.
이상, 3차원 플래시 메모리(700)가 2 비트의 다치화를 구현하는 것으로 설명되었으나, 이에 제한되거나 한정되지 않고 3 비트 이상의 비트들에 대한 다치화 역시 동일한 원리(대상 메모리 셀(733)에 인가하는 프로그램 전압을 음의 값 내지양의 값 사이에서 조절하여 대상 메모리 셀(733)의 분극 전하량을 변화시켜 다치화를 구현하는 원리)로 구현할 수 있다.
도 10 내지 11은 일 실시예에 따른 3차원 플래시 메모리의 프로그램 동작을 설명하기 위한 단면도이다.
도 10을 참조하면, 3차원 플래시 메모리(1000)는 복수의 전극층들(1010) 중 대상 메모리 셀(1020)에 대응하는 전극층(1011)에 음의 값의 전압을 인가하고 대상 메모리 셀(1020)이 위치하는 스트링의 채널층 또는 스트링에 대응하는 기판으로부터의 채널층에 0V의 전압을 인가하여, 대상 메모리 셀(1020)에 음의 값의 프로그램 전압을 인가할 수 있다. 이 때, 복수의 전극층들(1010) 중 대상 메모리 셀(1020)에 대응하는 전극층(1011)을 제외한 나머지 전극층들 각각에는 패스 전압이 인가될 수 있다.
예를 들어, 대상 메모리 셀(1020)이 도 8의 (a) 경우와 같은 분극 전하량을 갖도록 하기 위해서는, 3차원 플래시 메모리(1000)는 제1 프로그램 전압인 -10V를 대상 메모리 셀(1020)에 인가하여야 한다. 이에, 3차원 플래시 메모리(1000)는 복수의 전극층들(1010) 중 대상 메모리 셀(1020)에 대응하는 전극층(1011)에 -10V를 인가하고 대상 메모리 셀(1020)이 위치하는 스트링의 채널층 또는 스트링에 대응하는 기판으로부터의 채널층에 0V의 전압을 인가함으로써, 대상 메모리 셀(1020)에 -10V가 인가되도록 할 수 있다.
도 8의 (c) 경우 및 (d) 경우 역시 (a) 경우와 마찬가지로 음의 값의 프로그램 전압을 인가하는 것이기 때문에, 전극층(1011)에 인가되는 전압 값만 변화되며 동일한 방식으로 수행될 수 있다(일례로, (c)의 경우 전극층(1011)에 -9V를 인가하고, (d)의 경우 전극층(1011)에 -8V를 인가). 이 때, (b)의 경우는 양의 값의 프로그램 전압이 인가되는 것이기 때문에, 후술되는 도 12의 소거 동작을 활용하게 된다.
그러나 대상 메모리 셀(1020)에 음의 값의 프로그램 전압을 인가하는 방식은, 설명된 경우뿐만 아니라 다른 방식으로도 구현 가능하다. 이와 관련하여 도 11을 참조하면, 3차원 플래시 메모리(1100)는 복수의 전극층들(1110) 중 대상 메모리 셀(1120)에 대응하는 전극층(1111)에 0V의 전압을 인가하고 대상 메모리 셀(1120)이 위치하는 스트링의 채널층 또는 스트링에 대응하는 기판으로부터의 채널층에 양의 값의 전압을 인가하여, 대상 메모리 셀(1120)에 음의 값의 프로그램 전압을 인가할 수 있다.
여기서, 스트링의 채널층 또는 스트링에 대응하는 기판으로부터의 채널층에 인가되는 양의 값의 전압은 대상 메모리 셀(1120)에 인가되어야 하는 음의 값의 프로그램 전압에 대응하는 값으로서, 대상 메모리 셀(1120)에 인가되어야 하는 음의 값의 프로그램 전압의 부호를 변경한 것일 수 있다.
예를 들어, 대상 메모리 셀(1120)이 도 8의 (a) 경우와 같은 분극 전하량을 갖도록 하기 위해서는, 3차원 플래시 메모리(1100)는 제1 프로그램 전압인 -10V를 대상 메모리 셀(1120)에 인가하여야 한다. 이에, 3차원 플래시 메모리(1100)는 복수의 전극층들(1110) 중 대상 메모리 셀(1120)에 대응하는 전극층(1111)에 0V를 인가하고 대상 메모리 셀(1120)이 위치하는 스트링의 채널층 또는 스트링에 대응하는 기판으로부터의 채널층에 10V의 전압을 인가함으로써, 대상 메모리 셀(1120)에 10V가 인가되도록 할 수 있다.
도 8의 (c) 경우 및 (d) 경우 역시 (a) 경우와 마찬가지로 음의 값의 프로그램 전압을 인가하는 것이기 때문에, 전극층(1111)에 인가되는 전압 값만 변화되며 동일한 방식으로 수행될 수 있다(일례로, (c)의 경우 스트링의 채널층 또는 스트링에 대응하는 기판으로부터의 채널층에 9V를 인가하고, (d)의 경우 스트링의 채널층 또는 스트링에 대응하는 기판으로부터의 채널층에 8V를 인가). 이 때, (b)의 경우는 양의 값의 프로그램 전압이 인가되는 것이기 때문에, 후술되는 도 12의 소거 동작을 활용하게 된다.
도 12는 일 실시예에 따른 3차원 플래시 메모리의 소거 동작을 설명하기 위한 단면도이다.
도 12를 참조하면, 일 실시예에 따른 3차원 플래시 메모리(1200)는 복수의 전극층들(1210) 각각에 소거 전압)(예컨대, 10V)을 인가하고, 각 스트링의 채널층 또는 스트링에 대응하는 기판으로부터의 채널층에 0V의 전압을 인가하여 3차원 플래시 메모리(1200)에 포함되는 복수의 메모리 셀들에 대한 소거 동작을 수행할 수 있다.
이와 같은 소거 동작으로 인한 분극 전하량은 대상 메모리 셀(1220)의 다치화를 위한 하나의 상태로 사용될 수 있다. 즉, 3차원 플래시 메모리(1200)는 대상 메모리 셀(1220)의 소거 상태로서 이진 데이터들 중 어느 하나(예컨대, 11)를 나타내는 바, 소거 동작에서 대상 메모리 셀(1220)에 인가되는 양의 값인 10V의 소거 전압(복수의 전극층들(1210) 각각에 인가되는 양의 값인 10V의 소거 전압)은 이진 데이터 11을 프로그래밍 하기 위한 양의 값의 프로그램 전압으로 명명될 수 있다.
따라서, 도 7 내지 12를 참조하여 전술된 바와 같이, 3차원 플래시 메모리는 대상 메모리 셀에 서로 다른 음의 값의 프로그램 전압들을 인가할 뿐만 아니라, 소거 상태를 활용한 양의 값의 프로그램 전압(양의 값의 소거 전압)을 인가함으로써 다치화를 구현할 수 있다.
이처럼 다치화를 구현하는 3차원 플래시 메모리에 대한 판독 동작은 아래의 도 13을 참조하여 설명하기로 한다.
도 13은 일 실시예에 따른 3차원 플래시 메모리의 판독 동작을 설명하기 위한 단면도이다.
도 13을 참조하면, 일 실시예에 따른 3차원 플래시 메모리(1300)는 복수의 전극층들(1310) 중 대상 메모리 셀(1320)에 대응하는 전극층(1311)에 0V를 인가하고 나머지 전극층들(1311)에 패스 전압을 인가하는 가운데, 대상 메모리 셀(1320)이 위치하는 스트링의 채널층 또는 스트링에 대응하는 기판으로부터의 채널층에 판독 전압(예컨대, 1V)을 인가함으로써, 대상 메모리 셀(1320)에 대한 판독 동작을 수행할 수 있다. 이에, 다치화된 이진 데이터들 중 대상 메모리 셀(1320)이 나타내는 이진 데이터가 판독될 수 있다.
도 14는 일 실시예에 따른 3차원 플래시 메모리의 다치화 구현 방법을 나타낸 플로우 차트이다. 이하, 3차원 플래시 메모리의 다치화 구현 방법을 수행하는 주체는 도 7 내지 13을 참조하여 설명된 3차원 플래시 메모리일 수 있다.
도 14를 참조하면, 3차원 플래시 메모리는 단계(S1410)에서, 복수의 메모리 셀들 중 프로그램 동작의 대상이 되는 대상 메모리 셀에 인가하는 프로그램 전압의 범위를 음의 값 내지 양의 값 사이에서 결정한다.
보다 상세하게, 3차원 플래시 메모리는 단계(S1410)에서 적어도 하나의 강유전체막의 두께 및 적어도 하나의 강유전체막의 브레이크다운 전압에 기초하여 대상 메모리 셀에 인가하는 프로그램 전압의 범위를 음의 값 내지 양의 값 사이에서 결정할 수 있다.
이어서, 3차원 플래시 메모리는 단계(S1420)에서, 결정 결과에 따른 음의 값 내지 양의 값 사이의 범위에서 대상 메모리 셀에 인가하는 프로그램 전압을 조절한다.
이 때, 단계(S1420)에서 대상 메모리 셀에 인가하는 프로그램 전압을 음의 값 내지 양의 값 사이의 범위에서 조절한다는 것은, 대상 메모리 셀에 서로 다른 음의 값의 프로그램 전압 및 양의 값의 프로그램 전압을 인가하는 것을 의미할 수 있다.
대상 메모리 셀에 서로 다른 음의 값의 프로그램 전압을 각각 인가하는 방식으로는, 복수의 전극층들 중 대상 메모리 셀에 대응하는 전극층에 음의 값의 전압을 인가하고 대상 메모리 셀이 위치하는 스트링의 채널층 또는 스트링에 대응하는 기판으로부터의 채널층에 0V의 전압을 인가하여, 대상 메모리 셀에 음의 값의 프로그램 전압을 인가하는 제1 방식 또는 복수의 전극층들 중 대상 메모리 셀에 대응하는 전극층에 0V의 전압을 인가하고 대상 메모리 셀이 위치하는 스트링의 채널층 또는 스트링에 대응하는 기판으로부터의 채널층에 양의 값의 전압을 인가하여, 대상 메모리 셀에 음의 값의 프로그램 전압을 인가하는 제2 방식이 사용될 수 있다.
그 후, 3차원 플래시 메모리는 단계(S1430)에서, 대상 메모리 셀에 인가하는 프로그램 전압이 조절됨에 따라, 대상 메모리 셀에 대응하는 적어도 하나의 강유전체막의 일부 영역의 분극 전하량을 변화시켜 대상 메모리 셀에 대한 다치화를 구현한다.
단계들(S1410 내지 S1430)의 예시로서 도 8에서 설명된 (a) 내지 (d)의 경우를 설명하면, 3차원 플래시 메모리는 단계(S1410)에서 대상 메모리 셀에 인가하는 프로그램 전압의 범위를 -10V 내지 10V로 결정할 수 있다. 이어서, 단계(S1420)에서 3차원 플래시 메모리는 대상 메모리 셀이 도 8의 (a) 경우와 같은 분극 전하량을 갖도록 하기 위하여 음의 값인 제1 프로그램 전압(일례로, -10V)을 대상 메모리 셀에 인가하거나, 대상 메모리 셀이 도 8의 (c)와 같은 분극 전하량을 갖도록 하기 위하여 음의 값인 제2 프로그램 전압(예컨대, -9V)을 대상 메모리 셀에 인가하거나, 대상 메모리 셀이 도 8의 (d)와 같은 분극 전하량을 갖도록 하기 위하여 음의 값인 제3 프로그램 전압(일례로, -8V)을 대상 메모리 셀에 인가하거나, 대상 메모리 셀이 도 8의 (b)와 같은 분극 전하량을 갖도록 하기 위하여 양의 값인 제4 프로그램 전압(예컨대, 10V)을 대상 메모리 셀에 인가할 수 있다. 따라서, 3차원 플래시 메모리는 단계(S1430)에서 대상 메모리 셀에 대한 다치화를 구현할 수 있다.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.

Claims (15)

  1. 일 방향으로 연장 형성되는 적어도 하나의 채널층;
    상기 적어도 하나의 채널층을 둘러싸도록 상기 일 방향으로 연장 형성된 채 데이터 저장소로 사용되는 적어도 하나의 강유전체막; 및
    상기 적어도 하나의 강유전체막에 대해 수직적으로 연결되도록 적층되는 복수의 전극층들
    을 포함하는 3차원 플래시 메모리.
  2. 제1항에 있어서,
    상기 적어도 하나의 강유전체막은,
    상기 복수의 전극층들과 맞닿는 영역들로 복수의 메모리 셀들을 구현하고,
    상기 적어도 하나의 채널층의 턴 온 전압이 상기 메모리 셀들 각각의 동작 전압보다 작고 상기 메모리 셀들 각각이 프로그램 되었을 때의 문턱 전압보다 큰 조건을 만족시키도록 형성되는 것을 특징으로 하는 3차원 플래시 메모리.
  3. 제2항에 있어서,
    상기 적어도 하나의 강유전체막은,
    상기 조건을 만족시키도록 두께가 조절되는 것을 특징으로 하는 3차원 플래시 메모리.
  4. 제1항에 있어서,
    상기 적어도 하나의 강유전체막은,
    사방정계(Orthorhombic) 결정 구조를 갖는 HfO 2의 강유전체 물질로 형성되는 것을 특징으로 하는 3차원 플래시 메모리.
  5. 제1항에 있어서,
    상기 적어도 하나의 강유전체막은,
    PZT(Pb(Zr, Ti)O 3), PTO(PbTiO 3), SBT(SrBi 2Ti 2O 3), BLT(Bi(La, Ti)O 3), PLZT(Pb(La, Zr)TiO 3), BST(Bi(Sr, Ti)O 3), 티탄산바륨(barium titanate, BaTiO 3), P(VDF-TrFE), PVDF, AlO x, ZnO x, TiO x, TaO x 또는 InO x 중 적어도 하나를 포함하는 강유전체 물질로 형성되는 것을 특징으로 하는 3차원 플래시 메모리.
  6. 제1항에 있어서,
    상기 적어도 하나의 채널층은,
    CAAC(C-axis aligned crystal) 결정 구조를 갖는, Zn, In, Ga, 4족 반도체 물질 또는 3-5족 화합물을 포함하는 반도체 물질로 형성되는 것을 특징으로 하는 3차원 플래시 메모리.
  7. 일 방향으로 연장 형성되는 적어도 하나의 채널층 및 상기 적어도 하나의 채널층에 대해 수직적으로 적층되는 복수의 전극층들을 포함하는 3차원 플래시 메모리에서 이용되는 적어도 하나의 강유전체막에 있어서,
    상기 적어도 하나의 강유전체막은,
    상기 적어도 하나의 채널층을 둘러싸도록 상기 일 방향으로 연장 형성된 채 데이터 저장소로 사용되어 상기 복수의 전극층들과 맞닿는 영역들로 복수의 메모리 셀들을 구현하고,
    상기 적어도 하나의 채널층의 턴 온 전압이 상기 메모리 셀들 각각의 동작 전압보다 작고 상기 메모리 셀들 각각이 프로그램 되었을 때의 문턱 전압보다 큰 조건을 만족시키도록 형성되는 것을 특징으로 하는 적어도 하나의 강유전체막.
  8. 기판 상에, 복수의 층간 절연층들 및 복수의 전극층들이 교대로 적층되는 몰드 구조체를 준비하는 단계;
    상기 몰드 구조체를 관통하여 상기 기판을 노출시키는 적어도 하나의 스트링 홀(String Hole)을 일 방향으로 연장 형성하는 단계;
    상기 적어도 하나의 스트링 홀 내에 데이터 저장소로 사용되는 적어도 하나의 강유전체막-상기 적어도 하나의 강유전체막은 내부의 수직 홀을 포함함-을 상기 일 방향으로 연장 형성하는 단계; 및
    상기 적어도 하나의 강유전체막의 수직 홀에 적어도 하나의 채널층을 상기 일 방향으로 연장 형성하는 단계
    를 포함하는 3차원 플래시 메모리의 제조 방법.
  9. 기판 상에, 복수의 층간 절연층들 및 복수의 희생층들이 교대로 적층되는 몰드 구조체를 준비하는 단계;
    상기 몰드 구조체를 관통하여 상기 기판을 노출시키는 적어도 하나의 스트링 홀(String Hole)을 일 방향으로 연장 형성하는 단계;
    상기 적어도 하나의 스트링 홀 내에 데이터 저장소로 사용되는 적어도 하나의 강유전체막-상기 적어도 하나의 강유전체막은 내부의 수직 홀을 포함함-을 상기 일 방향으로 연장 형성하는 단계;
    상기 적어도 하나의 강유전체막의 수직 홀에 적어도 하나의 채널층을 상기 일 방향으로 연장 형성하는 단계; 및
    상기 복수의 희생층들을 제거하고 상기 복수의 희생층들이 제거된 공간들에 복수의 전극층들을 충진하는 단계
    를 포함하는 3차원 플래시 메모리의 제조 방법.
  10. 다치화를 구현한 강유전체 물질 기반의 3차원 플래시 메모리에 있어서,
    기판 상 일 방향으로 연장 형성되는 적어도 하나의 채널층;
    상기 적어도 하나의 채널층에 대해 수직 방향으로 적층되는 복수의 전극층들; 및
    상기 적어도 하나의 채널층을 둘러싸며 상기 적어도 하나의 채널층과 상기 복수의 전극층들 사이에 상기 일 방향으로 개재된 채, 상기 복수의 전극층들과 맞닿는 영역들로 복수의 메모리 셀들을 구현하여 데이터 저장소로 사용되는 적어도 하나의 강유전체막
    을 포함하고,
    상기 복수의 메모리 셀들 중 프로그램 동작의 대상이 되는 대상 메모리 셀에 대응하는 상기 적어도 하나의 강유전체막의 일부 영역의 분극 전하량을 변화시켜, 상기 대상 메모리 셀에 대한 다치화를 구현하는 것을 특징으로 하는 3차원 플래시 메모리.
  11. 제10항에 있어서,
    상기 3차원 플래시 메모리는,
    상기 대상 메모리 셀에 인가하는 프로그램 전압을 음의 값 내지 양의 값 사이에서 조절하여 상기 적어도 하나의 강유전체막의 분극 전하량을 변화시키는 것을 특징으로 하는 3차원 플래시 메모리.
  12. 제11항에 있어서,
    상기 3차원 플래시 메모리는,
    상기 대상 메모리 셀에 서로 다른 음의 값의 프로그램 전압 및 양의 값의 프로그램 전압을 인가하여 상기 적어도 하나의 강유전체막의 분극 전하량을 변화시키는 것을 특징으로 하는 3차원 플래시 메모리.
  13. 제11항에 있어서,
    상기 3차원 플래시 메모리는,
    상기 대상 메모리 셀에 인가하는 프로그램 전압을 음의 값 내지 양의 값 사이에서 조절하여 상기 적어도 하나의 강유전체막의 일부 영역에서 분극되는 원자의 개수 또는 분극 회전 각도를 제어하고, 상기 제어된 원자의 개수 또는 분극 회전 각도에 따라 상기 분극 전하량을 변화시키는 것을 특징으로 하는 3차원 플래시 메모리.
  14. 기판 상 일 방향으로 연장 형성되는 적어도 하나의 채널층, 상기 적어도 하나의 채널층에 대해 수직 방향으로 적층되는 복수의 전극층들 및 상기 적어도 하나의 채널층을 둘러싸며 상기 적어도 하나의 채널층과 상기 복수의 전극층들 사이에 상기 일 방향으로 개재된 채, 상기 복수의 전극층들과 맞닿는 영역들로 복수의 메모리 셀들을 구현하여 데이터 저장소로 사용되는 적어도 하나의 강유전체막을 포함하는 3차원 플래시 메모리의 다치화 구현 방법에 있어서,
    상기 복수의 메모리 셀들 중 프로그램 동작의 대상이 되는 대상 메모리 셀에 인가하는 프로그램 전압의 범위를 음의 값 내지 양의 값 사이에서 결정하는 단계;
    상기 결정 결과에 따른 음의 값 내지 양의 값 사이의 범위에서 상기 대상 메모리 셀에 인가하는 프로그램 전압을 조절하는 단계; 및
    상기 대상 메모리 셀에 인가하는 프로그램 전압이 조절됨에 따라, 상기 대상 메모리 셀에 대응하는 상기 적어도 하나의 강유전체막의 일부 영역의 분극 전하량을 변화시켜 상기 대상 메모리 셀에 대한 다치화를 구현하는 단계
    를 포함하는 3차원 플래시 메모리의 다치화 구현 방법.
  15. 제14항에 있어서,
    상기 결정하는 단계는,
    상기 적어도 하나의 강유전체막의 두께 및 상기 적어도 하나의 강유전체막의 브레이크다운 전압에 기초하여 상기 대상 메모리 셀에 인가하는 프로그램 전압의 범위를 음의 값 내지 양의 값 사이에서 결정하는 단계인 것을 특징으로 하는 3차원 플래시 메모리의 다치화 구현 방법.
PCT/KR2019/018499 2019-03-29 2019-12-26 강유전체 물질 기반의 3차원 플래시 메모리 및 그 제조 WO2020204314A1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
US17/422,801 US11515333B2 (en) 2019-03-29 2019-12-26 Ferroelectric material-based three-dimensional flash memory, and manufacture thereof
EP19923541.7A EP3951873A4 (en) 2019-03-29 2019-12-26 FERROELECTRIC MATERIAL BASED THREE DIMENSIONAL FLASH MEMORY AND MANUFACTURE THEREOF
CN201980089104.5A CN113330566A (zh) 2019-03-29 2019-12-26 基于铁电材料的三维快闪存储器及其制造

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
KR1020190036909A KR102201016B1 (ko) 2019-03-29 2019-03-29 강유전체 물질 기반의 3차원 플래시 메모리 및 그 제조 방법
KR10-2019-0036909 2019-03-29
KR10-2019-0090736 2019-07-26
KR1020190090736A KR102219753B1 (ko) 2019-07-26 2019-07-26 다치화를 구현한 강유전체 물질 기반의 3차원 플래시 메모리 및 그 동작 방법

Publications (1)

Publication Number Publication Date
WO2020204314A1 true WO2020204314A1 (ko) 2020-10-08

Family

ID=72667308

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/KR2019/018499 WO2020204314A1 (ko) 2019-03-29 2019-12-26 강유전체 물질 기반의 3차원 플래시 메모리 및 그 제조

Country Status (4)

Country Link
US (1) US11515333B2 (ko)
EP (1) EP3951873A4 (ko)
CN (1) CN113330566A (ko)
WO (1) WO2020204314A1 (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220078839A (ko) * 2020-12-04 2022-06-13 포항공과대학교 산학협력단 반도체 메모리 소자 및 그의 제조방법
EP4071815A1 (en) * 2021-04-07 2022-10-12 Imec VZW Vertical ferroelectric transistor with deposited oxide semiconductor channel
WO2024055685A1 (zh) * 2022-09-14 2024-03-21 华为技术有限公司 铁电存储器、三维集成电路、电子设备

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014053571A (ja) * 2012-09-10 2014-03-20 Toshiba Corp 強誘電体メモリ及びその製造方法
KR101421879B1 (ko) * 2013-01-15 2014-07-28 한양대학교 산학협력단 반도체 메모리 소자 및 그의 제조 방법
KR101511421B1 (ko) * 2013-04-03 2015-04-10 한양대학교 산학협력단 다층 상변화 물질을 이용하는 3차원 메모리
JP2018037441A (ja) * 2016-08-29 2018-03-08 富士通セミコンダクター株式会社 ３次元積層チェーン型メモリ装置及びその製造方法
KR20180134122A (ko) * 2017-06-08 2018-12-18 에스케이하이닉스 주식회사 강유전층을 구비하는 반도체 장치 및 그 제조 방법

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6027160A (ja) 1983-07-25 1985-02-12 Nippon Telegr & Teleph Corp <Ntt> 半導体装置
JP3202188B2 (ja) 1998-03-30 2001-08-27 株式会社日立製作所 半導体装置
KR20140023806A (ko) 2012-08-17 2014-02-27 삼성전자주식회사 자기 저항 메모리 장치의 배치 구조
US9558804B2 (en) * 2014-07-23 2017-01-31 Namlab Ggmbh Charge storage ferroelectric memory hybrid and erase scheme
CN108140643B (zh) 2015-11-20 2022-03-15 桑迪士克科技有限责任公司 用于埋入源极线的包含支撑基座结构的三维nand设备及制造其的方法
US10892330B2 (en) * 2016-07-06 2021-01-12 International Business Machines Corporation FET based synapse network
KR101872122B1 (ko) * 2016-11-25 2018-06-27 연세대학교 산학협력단 3 차원 강유전체 메모리 소자 및 이의 제조 방법
KR20180111304A (ko) * 2017-03-31 2018-10-11 에스케이하이닉스 주식회사 강유전성 메모리 장치
US9941299B1 (en) * 2017-05-24 2018-04-10 Sandisk Technologies Llc Three-dimensional ferroelectric memory device and method of making thereof
KR20190026418A (ko) 2017-09-05 2019-03-13 에스케이하이닉스 주식회사 반도체 메모리 장치
JP2019057621A (ja) * 2017-09-21 2019-04-11 東芝メモリ株式会社 記憶装置
WO2019125352A1 (en) * 2017-12-18 2019-06-27 Intel Corporation Three-dimensional integrated circuit memory cell having a ferroelectric field effect transistor with a floating gate
KR102025007B1 (ko) * 2018-02-23 2019-09-24 서울대학교산학협력단 비휘발성 강유전체 메모리 소자 및 이의 구동 방법
KR20200078753A (ko) * 2018-12-21 2020-07-02 삼성전자주식회사 메모리 장치
KR102648581B1 (ko) 2019-01-16 2024-03-18 에스케이하이닉스 주식회사 반도체 메모리 장치

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014053571A (ja) * 2012-09-10 2014-03-20 Toshiba Corp 強誘電体メモリ及びその製造方法
KR101421879B1 (ko) * 2013-01-15 2014-07-28 한양대학교 산학협력단 반도체 메모리 소자 및 그의 제조 방법
KR101511421B1 (ko) * 2013-04-03 2015-04-10 한양대학교 산학협력단 다층 상변화 물질을 이용하는 3차원 메모리
JP2018037441A (ja) * 2016-08-29 2018-03-08 富士通セミコンダクター株式会社 ３次元積層チェーン型メモリ装置及びその製造方法
KR20180134122A (ko) * 2017-06-08 2018-12-18 에스케이하이닉스 주식회사 강유전층을 구비하는 반도체 장치 및 그 제조 방법

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of EP3951873A4 *

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220078839A (ko) * 2020-12-04 2022-06-13 포항공과대학교 산학협력단 반도체 메모리 소자 및 그의 제조방법
KR102506456B1 (ko) * 2020-12-04 2023-03-07 포항공과대학교 산학협력단 반도체 메모리 소자 및 그의 제조방법
EP4071815A1 (en) * 2021-04-07 2022-10-12 Imec VZW Vertical ferroelectric transistor with deposited oxide semiconductor channel
WO2024055685A1 (zh) * 2022-09-14 2024-03-21 华为技术有限公司 铁电存储器、三维集成电路、电子设备

Also Published As

Publication number Publication date
CN113330566A (zh) 2021-08-31
EP3951873A1 (en) 2022-02-09
EP3951873A4 (en) 2023-07-05
US11515333B2 (en) 2022-11-29
US20220130863A1 (en) 2022-04-28

Similar Documents

Publication Publication Date Title
WO2020204314A1 (ko) 강유전체 물질 기반의 3차원 플래시 메모리 및 그 제조
KR100274491B1 (ko) 스페이서 플래쉬 셀 공정
US9691866B2 (en) Memory cell having a vertical selection gate formed in an FDSOI substrate
WO2010041838A2 (ko) 고집적 플래시 메모리 셀 스택, 셀 스택 스트링 및 그 제조 방법
WO2021261744A1 (ko) 백 게이트를 포함하는 3차원 플래시 메모리
WO2010030110A2 (en) Nand flash memory of using common p-well and method of operating the same
KR100995720B1 (ko) 비휘발성 반도체 기억 장치를 구동하기 위한 방법
KR102219753B1 (ko) 다치화를 구현한 강유전체 물질 기반의 3차원 플래시 메모리 및 그 동작 방법
WO2022059956A1 (ko) 백 게이트 구조를 기반으로 강유전체층을 이용하는 3차원 플래시 메모리
KR102210330B1 (ko) 멀티 스텝 프로그램 동작을 이용하는 강유전체 물질 기반의 3차원 플래시 메모리 및 그 동작 방법
KR102373845B1 (ko) Gidl 현상에 의한 홀 주입 기반 메모리 동작을 수행하는 3차원 플래시 메모리
WO2021246825A1 (ko) 강유전체 물질 기반의 3차원 플래시 메모리 및 그 동작 방법
WO2023153671A1 (ko) 강유전체 기반의 데이터 저장 패턴을 포함하는 3차원 플래시 메모리의 동작 방법
WO2023033338A1 (ko) 강유전체 기반 3차원 플래시 메모리
WO2023153670A1 (ko) 강유전체 기반의 데이터 저장 패턴 및 백 게이트를 포함하는 3차원 플래시 메모리의 동작 방법
KR102201016B1 (ko) 강유전체 물질 기반의 3차원 플래시 메모리 및 그 제조 방법
WO2024063315A1 (ko) 듀얼 정션 구조를 갖는 3차원 메모리
WO2021251626A1 (ko) 강유전체 물질 기반의 2차원 플래시 메모리 및 이를 제조하기 위한 반도체 성막 시스템
WO2023068833A1 (ko) 3차원 플래시 메모리 및 그 동작 방법
WO2022215917A1 (ko) 강유전체 기반의 3차원 플래시 메모리의 제조 방법
WO2023195688A1 (ko) 스택 공정 기반의 3차원 플래시 메모리의 제조 방법
WO2021246664A1 (ko) 누설 전류를 개선하는 3차원 플래시 메모리
WO2022085967A1 (ko) 집적도를 향상시킨 3차원 플래시 메모리 및 그 동작 방법
WO2023195684A1 (ko) 스택 공정 기반의 3차원 플래시 메모리 및 그 제조 방법
WO2022239956A1 (ko) 3차원 플래시 메모리의 동작 방법

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 19923541

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

ENP Entry into the national phase

Ref document number: 2019923541

Country of ref document: EP

Effective date: 20211029