CN100550352C - 一种堆叠非易失性存储元件及其制造方法 - Google Patents

Abstract

本发明公开一种堆叠非易失性存储设备，其包括多个彼此堆叠的位线层与字线层。位线层包括多条位线，这些位线可以利用先进的制造技术有效且经济地制造。此器件可配置为适用于与非(NAND)操作中。

Description

一种堆叠非易失性存储元件及其制造方法

相关申请

本申请要求于2005年12月9日申请的美国临时申请的优先权，该申请的申请号为60/748,807，发明名称为“Process of Multi LayerNAND NROM”。

技术领域

本发明所述的实施例涉及非易失性存储设备以及用以制造此设备的方法，并尤其涉及堆叠非易失性存储设备及其制造方法。

背景技术

非易失性存储元件使用于越来越多的产品之中。举例而言，闪速存储元件使用于MP3播放器、数字相机、计算机文件的储存设备中等等。随着应用的增加，对于存储器的需求也趋向较小的尺寸、较大的存储容量。此种需求则需要制造高密度存储器。因此，研发的方向朝向增加公知非易失性存储设备的密度而努力。

用以增加非易失性存储元件的密度的方式之一，为使用堆叠存储元件，即多层存储单元层彼此互相堆叠的器件。不幸地，目前为止并未有许多研发能量投入于此种堆叠存储元件。举例而言，堆叠氮化物只读存储器的设计并不多。此现象部分因为堆叠存储元件不一定与当前的工艺兼容，因而可能使得制造堆叠存储元件时效率不佳、成本较高。

用以增加公知非易失性存储元件的密度仍有其它方式，然而这些方式并不必然适用于所有应用的需求。因此，对于增加公知非易失性存储元件的密度的方法仍有需求。

一种特别的非易失性存储元件为氮化物只读存储元件。图1为公知氮化物只读存储结构150的示意图。如图所示，氮化物只读存储器15建构于硅衬底152之上。此衬底可为P型硅衬底或N型硅衬底，然而由于多种设计上的理由，通常优选的使用P型硅衬底。然后源极/漏极区域154、156布植于衬底152之中。然后陷获结构158形成于衬底152之上、介于源极/漏极区域154，156之间。然后控制栅极160形成于陷获结构158之上。

源极/漏极区域154，156为掺杂有与衬底152相反类型掺杂物的硅区域。举例而言，当使用P型硅衬底时，则布植N型源极/漏极区域154，156。

电荷陷获结构158包括氮化物陷获层、以及位于陷获层与衬底152的沟道166之间的绝缘氧化物层。在其它实施例中，陷获结构158可以包括氮化物陷获层，其夹在二绝缘(介质)层之间，例如氧化物层或二氧化硅层。此等配置通常称为氧-氮-氧化物(ONO)陷获结构。

电荷可在陷获结构158之中、紧邻于源极/漏极区域154，156的位置累积并局域化于此处，因此有效地储存两个分离且独立的电荷162，164。每一电荷162，164可维持于两个状态之一，即编程态或擦除态，此二状态则分别由一局域陷获电子的存在与否来代表。此种配置允许双位信息的储存，而不需要使用复杂的多级单元技术。

在氮化物只读存储单元150之中的每一储存区域，可以独立地进行编程而不影响其它储存区域。氮化物只读存储单元的编程，通过施加电压而使得带负电荷的电子注入陷获结构158的氮化层中接近此单元的一端处。擦除则是通过施加电压而使得空穴注入氮化物层中，使得空穴抵销先前编程时储存在氮化物层中的电子而完成。

氮化物只读存储元件利用制造如图1所的存储单元阵列而建构。阵列将单元以字线与位线连接在一起。

氮化物只读存储设备(例如图1所示的器件)可以配置为将多位储存在单个单元，因此氮化物只读存储元件的密度可以使用堆叠结构而增加。不幸的是，氮化物只读存储元件堆叠很少被实施，即便实施，其工艺低效且因此增加制造成本。

发明内容

本发明公开用以制造堆叠非易失性存储元件的方法。所公开的方法使用了高效的工艺技术，以制造此堆叠器件。因此。本发明所述的实施例可以缩小其尺寸以达到不同级别的堆叠。

在本发明的目的之一中，堆叠氮化物只读存储器可以利用本发明的方法而制造。

在本发明另一目的中，堆叠氮化物只读存储元件可以利用绝缘层上硅(SOI)工艺技术而制造，例如薄膜晶体管(TFT)工艺技术等。

在本发明另一目的为，利用本发明的方法所制造的堆叠存储元件，可配置用于与非(NAND)操作。

以下详细说明本发明的结构与方法。本发明内容说明部分目的并非在于限定本发明。本发明由权利要求所限定。凡是本发明的实施例、特征、目的及优点等将可通过下列说明书、权利要求书及附图获得充分了解。

附图说明

图1示出了公知氮化物只读存储结构。

图2示出本发明一实施例中的堆叠氮化物只读存储结构。

图3-21根据本发明的实施例，示出利用示例工艺以制造如图2所示的堆叠氮化物只读存储器。

图22示出在一个由图3-21所示的工艺所制造的NAND阵列中，选定存储单元的电流路径。

图23A-H示出可用以形成图2器件的陷获结构的例示结构。

图23I-J示出图23C中的结构的带图。

图24为根据本发明的实施例，示出另一示例堆叠非易失性存储结构。

图25-35为根据本发明的实施例，示出包括用以制造图24的器件的步骤的示例工艺步骤。

图36-37为根据上述附图所示出的方法，而制造TFT NAND器件的示例操作特征。

主要器件符号说明

100             堆叠氮化物只读存储器

102             绝缘层

103，107        陷获层

103a，b，107a，b陷获层

104             位线

104a，b         位线

105             字线导体

105a，b         字线导体

106             绝缘区域

106a，b         绝缘区域

110             第一位线层

120             第一字线层

130             第二位线层

140             第二字线层

150             氮化物只读存储器

152             硅衬底

154，156        源极/漏极

158             陷获结构

160             控制栅极

162，164        电荷

166             沟道

202             绝缘层

204             半导体层

205             位线区域

206             覆盖层

209             介质层

210，212        介质区域

214             多晶硅层

216             源极/漏极区域

218          第二陷获结构

220          字线

222          陷获结构

224          字线导体

228          位线

230          字线

232          P型区域

234          源极/漏极区域

236          介质区域

240，244     陷获结构

242          高密度氧化物区域

246          字线导体

250，252，254，256，258，260，262，264，266    存储单元

272，276     氧化物层

274          氮化物层

278，282     氧化物层

280          氮化物层

284，288     氧化物层

286          氮化物层

290          氮化物层

292          介质层

294          ONO结构

302，306，310，314氧化物层

304，308，312氮化物层

315          ONO结构

316，320，324氧化物层

318          氮化物层

322          多晶硅层

321，325     OSO结构

326，330，334氧化物层

328         多晶硅层

332         氮化物层

336，340    氧化物层

338，342    氮化物层

341         ON结构

2402        绝缘层

2404        单元间介质层

2406        字线层

2408        陷获结构

2410        位线

2502        绝缘层

2504        多晶硅层

2506        位线区域

2508        陷获结构层

2528        覆盖层

2530        区域

2510        字线

2512        区域

2514        源极/漏极区域

2516        沟道区域

2518        单位间介质层

2520-2526   存储单元

具体实施方式

可以了解的是，以下所述的任何尺寸、测量、范围、测试结果、数值数据等，近似真实且除非另有叙述，并非用以指称精确数据。所涉及的接近真实程度，将会随着数据的本质、上下文、以及特定实施例或应用而变动。

图2示出实施例中的示例堆叠氮化物只读存储器100。在图2的实施例中，此堆叠氮化物只读存储器100制造于绝缘层102之上。因此，器件100利用绝缘层上硅(SOI)工艺技术而制造。举例而言，器件100可利用薄膜晶体管(TFT)工艺技术而制造。连续的位线层与字线层可接着形成于绝缘层102之上。举例而言，在图2中，第一位线层110形成于绝缘层120之上。第一字线层120接着制造于第一位线层110之上。第二位线层130接着制造于第一字线层120之上。最后第二字线层140制造于第二位线层130之上。

更多的位线与字线层，可顺续制造于(图2)所示的各层之上。因此，为了简洁起见，图中示出二个位线层与二个字线层，但本发明所描述的方法不应被视为将本发明限制于特定数目的位线层及/或字线层。每一位线层110，130包括了多条位线104，其由绝缘区域106所分隔。每一字线层120，140包括了字线导体105，其夹在陷获层103与107之间。

通过使用图2中的堆叠配置，则可以达到较大的存储密度。此外，如下所解释的，可使用高效的工艺方式以制造结构100。

图3-21示出一示例工艺步骤顺序，以制造本发明实施例的结构100。如图3所示，半导体层204可形成于绝缘层202之上。举例而言，在某些实施例中，绝缘层202可包括氧化物材料。半导体层204可包括P型半导体材料，例如硅、锗、或锗化硅。优选地，半导体层204包括沉积于绝缘层202之上的薄膜多晶硅层。可以理解的是，在其它实施例中，半导体层204可包括N型半导体材料。覆盖层206可接着形成于半导体层204之上。举例而言，在特定实施例中，覆盖层206可包括氮化硅材料。

如图4所示，公知的照相平板技术可用以图案化并蚀刻层204与206。图5示出截至目前为止所制造的器件中，各层的顶视图。图4为图5沿着AA’线所做的剖面图。因此，如图5所示，层206与204经图案化并蚀刻到区域205中，区域205从上到下穿越了绝缘层202。如下所解释，区域205将形成图2的第一位线层110的位线。

请参见图6，介质层209可接着形成于绝缘层202之上，如图所示。举例而言，介质层209可为二氧化硅层，并可利用高密度等离子化学气相沉积法(HDP-CVD)而形成。请参见图7，介质层209的一部份被移除，以露出覆盖层206的剩余部分，以及半导体层204的剩余部分。举例而言，可使用公知的湿蚀刻工艺(例如各向通性蚀刻)以移除介质层209的一部份。为了移除正确数量的介质层209，可使用针对介质层209与覆盖层206具有高蚀刻选择比例的蚀刻方法。蚀刻工艺在覆盖层206之上产生了介质区域210，并在半导体层204的剩余部分之间形成了介质区域212。

图8示出截至目前为止所制造的各层的顶视图。图7为沿着AA’线所做的剖面图。因此，如图8所示，介质区域212位于各区域205之间。如图所示，介质区域210覆盖了覆盖层206的一部份。

请参见图9，覆盖层206的剩余部分可被移除，同时在此步骤中移除介质层209的区域210。举例而言，可使用热磷酸以移除覆盖层206的剩余部分。在移除覆盖层206的剩余部分时，介质层209的介质区域210会自动被移除，因为介质区域210并不连接至介质区域212。

图6-9中所示出的工艺，在美国专利No.6,380,068，发明名称为“Method for Planarizing a Flash Memory Device”中进行了描述，该专利于2002年4月30日转让给本专利的申请人，并在此列为本案的参考。图6-9所示的工艺可以针对图9所示的剩余表面进行有效率的平坦化。因此，在此所述的工艺兼容于较新、较有效率的工艺技术。此特点将使得堆叠非易失性存储元件的制造变得更有效且符合经济效益。

图10为截至目前为止所形成的各层的顶视图。图9为沿着图10的AA’线所做的剖面图。因此，绝缘层202现在被交互排列的氧化物区域212以及位线205所覆盖，其中位线205由半导体材料204的剩余部分所形成。

如图11-13所示，字线220可接着形成于位线205之上。如图12所示，可先形成陷获结构222于半导体层204的剩余部分以及绝缘区域212之上。字线导体224可接着形成于陷获结构222之上，且第二陷获结构218可接着形成于字线导体224之上，而形成字线220。氮化硅层(未示出)可接着形成于第二陷获结构218之上。这些层结构可接着利用公知的照相平板技术进行图案化并蚀刻，以生成如图11所示的字线220。蚀刻工艺的配置可以设定为利用高密度等离子氧化物区域212做为蚀刻的停止层。另一高密度等离子氧化物层(未示出)可接着形成于经蚀刻的字线220之上，包括氮化硅层(未示出)。此高密度等离子层可接着被部分蚀刻，且高密度氧化物层的一部份可以沿着氮化硅层(未示出)的剩余部分而移除，其方式相似于图6-9所示的方法。至此，将留下高密度氧化物区域242于字线220之间，如图14-15所述。

在图11-12所示的实施例中陷获结构218，222为氧化物-氮化物-氧化物结构(ONO)。因此，陷获结构218与222通过顺续地形成氧化物层、氮化物层、以及氧化物层而形成。举例而言，氧化物层可包括二氧化硅，而氮化物层可包括氮化硅层。可以了解的是，氮化硅层作用于陷获层，以在编程操作中陷获电荷。被陷获的电荷会改变存储单元的门限电压，而检测门限电压则可以决定此单元的编程状态。

图23A-23H示出在器件100中可以使用的各种不同陷获结构的实施例。举例而言，参照图12，图23A-23H中所示的各种结构可用做为陷获结构222。在图23A所示的第一例示实施例，包括硅-氧化物-氮化物-氧化物-硅(SONOS)结构。此结构包括氧化物层272、氮化物层274、氧化物层276，其顺续地形成于多晶硅层214之上。氧化物区域272作为沟道介质层，而氮化物层274作为陷获层以陷获电荷。当使用图23A的SONOS结构时，电荷通过注入电子于陷获层274中，而储存于特定单元的陷获层274中。单元的擦除，是将空穴直接隧穿于陷获层274中而抵销任何先前储存于陷获层274中的电子。在陷获层274中的空穴隧穿，是利用富勒-诺德罕(Fowler-Nordheim)隧穿效应而达成。氧化物层272可为薄氧化物层，例如其厚度可小于3纳米。举例而言，利用图23的SONOS陷获结构所形成的单元可用于NAND存储应用中。

利用图23A所示的SONOS陷获结构所建构的NAND器件，可能显示较差的电荷保留效果，因为在电荷保留过程中，空穴直接隧穿至陷获层274中会产生漏电流。

图23B示出了氮化物只读存储陷获结构。相同地，此氮化物只读存储陷获结构包括ONO结构，其连续地形成氧化物层278、氮化物层280、以及第二氧化物层282于多晶硅区域214之上。然而，此处的氧化物层278的厚度大约介于5-7纳米之间。利用如图23B的氮化物只读存储结构所形成的单元的编程，是将电子注入层280中而达成。利用如图23B的氮化物只读存储结构所形成的单元，可接着利用热空穴擦除技术而擦除。图23B所示的氮化物只读存储结构可用于NOR(或非)应用中；然而，利用图23B的氮化物只读存储结构所建构的器件，显示了由热空穴擦除程序所造成的一些伤害。

图23C示出带隙加工(BE)的SONOS结构。图23C所示的BE-SONOS结构通过连续地形成ONO结构294、接着形成氮化物层290与介质层292而制成。ONO结构294依序由氧化物层284、氮化物层286、以及氧化物层288形成于多晶硅层214之上而获得。如同图23A的SONOS结构，图23C的BE-SONOS结构使用富勒-诺德罕空穴隧穿效应以擦除存储单元；然而，图23C的BE-SONOS结构并不具有由隧穿漏电流所产生的较差电荷保留效果，或由热空穴擦除所造成的伤害。此外，图23C的BE-SONOS结构可用于或非与与非应用中。

图23I与23J示出图23C中的BE-SONOS结构中的ONO结构294的带图。图23I示出数据保存时的带图，而图23J则是擦除时的带图。如图23I所示，在数据保存时，空穴所具有的能量并不足以克服包括有ONO结构294的各层的能障。由于空穴的隧穿效应被结构294所阻碍，因此施加低场时几乎不会产生隧穿漏电流。然而，如图23J所示，当陷获结构294具有横跨其上的高场时，能带的迁移会允许空穴隧穿经过结构294。此现象是因为对于空穴而言，由层286与288所代表的能障几乎被消除了，其是由于高场存在时所产生的能带偏移。

图23D-23H示出其它可用于器件100的陷获层中的示例结构。举例而言，图23D示出SONS结构，其可被包括于器件100的陷获结构中。图23D所示的结构包括形成于多晶硅层214之上的薄氧化物层302。氮化物层304接着形成于薄氧化物层302之上。栅极导电层224可接着形成于氮化物层304之上。薄氧化物层302作为隧穿介质层，且电荷可被储存于氮化物层304之中。

图23E示出可使用于器件100中的陷获结构的上BE-SONOS结构。因此，图23E所示的结构包括氧化物层306，其形成于多晶硅层214之上。氮化物层308接着形成于氧化物层306之上，且包括有氧化物层310、氮化物层312、以及氧化物层314的ONO结构315接着形成于氮化物层308之上。在图23E所示的实施例中，氧化物层306作为隧穿介质层，且电荷可被陷获于氮化物层308中。

图23F示出底SONOSOS结构，其可应用于器件100的陷获层中。图23F所示的结构包括形成于多晶硅层214之上的氧化物层316、以及形成于氧化物层316之上的氮化物层318。薄氧化物层320接着形成于氮化物层318上，接着则形成薄多晶硅层322。另一薄氧化物层324接着形成于多晶硅层322之上。因此，层320，322，324形成了靠近栅极导体224的OSO结构321。在图23F所示的实施例中，氧化物层316可作用为隧穿介质层，而电荷可被储存于氮化物层318之中。

图23G示出底SOSONOS结构。图中可见，薄OSO结构325形成于多晶硅层214之上。OSO结构325包括薄氧化物层326、薄多晶硅层328、以及薄氧化物层330。氮化物层332接着形成于OSO结构325之上，且氧化物层334可接着形成于氮化物层332之上。在图23G的实施例中，OSO结构325可作为隧穿介质层，而电荷则可储存于氮化物层332之中。

图23H示出一示例SONONS结构，其可使用于器件100的陷获结构中。图中可见，氧化物层336形成于多晶硅层214之上，且氮化物层338形成于氧化物层336之上。ON结构341接着形成于氮化物层338之上。ON结构341包括形成于氮化物层338之上的薄氧化物层340、以及形成于薄氧化物层340之上的氮化物层342。在图23H所示的实施例中，氧化物层336可作为隧穿介质层，而电荷则可被陷获于氮化物层338之中。

在其它实施例中，陷获结构可包括氮化硅或氮氧化硅，或者高介电值材料，例如氧化铪、氧化铝、氮化铝等。一般而言，可使用任何介质结构或介质材料，只要其可符合特定应用的要求即可。

字线导体224可由N+或P+导体材料所形成，例如多晶硅材料、多晶硅/硅化物/多晶硅材料、或金属，例如铝、铜、或钨。

一旦形成字线220之后，源极与漏极区域216可形成于半导体层204中，包括未被字线220所覆盖的位线205。因此，源极与漏极区域216可布植并热驱入于半导体层204的区域216之中。可以理解的是，此工艺为自对准工艺。在图11所示的实施例中，源极与漏极区域为以砷或磷所形成的N+型区域，因为半导体层204包括P型半导体材料。可以理解的是，P+区域应形成于使用N型半导体材料的实施例中。

形成源极与漏极区域216之后，半导体层204会包括源极/漏极区域216(掺杂成N+区域)以及P型区域214，其中P型区域仍位于字线220之下。如下所解释，这些P型区域214会为特定的存储单元形成沟道区域。

图12为图11的结构沿着AA’线所做的剖面图。如图所示，P型区域214仍位于字线220之下，并由介质区域212所分隔。图13示出沿着BB’线所做的剖面图。如图13所示，N+掺杂区域216形成于各字线220之间，且由介质区域212所隔开。如图14与15所示，高密度等离子氧化物区域242可形成于各字线220之间。

如图16-18所示，第二位线层(例如位线层130)可接着形成于字线220之上。因此，位线228可被形成于字线220之上，如图16所示。该些位线可以利用与形成位线205相同的工艺而形成，例如图6-9所示。位线228因此由介质区域236分隔。图17示出沿着BB’所制作的剖面图。如图所示，在介于各字线220之间的区域中，第一位线层110由高密度等离子氧化物层242而与第二位线层130隔开。图18示出沿着AA’所做的剖面图。如图所示，位线228形成于字线220之上，字线则形成于位线205之上。

如图19-21所示，字线230可接着形成于位线228之上，以形成第二字线层(例如字线层140)。与字线220相同，字线230可包括字线导体246，其夹在陷获结构240与244之间。这示出于图21中，该图示出图19的各层沿着AA’所做的剖面图。图20示出沿着BB’所做的剖面图。

因此，在图21的实施例中，陷获结构240，244以顺续形成氧化物层、氮化物层、氧化物层的方式而形成。举例而言，氧化物层可包括二氧化硅，而氮化物层则可包括氮化硅。可以理解的是，氮化物层作为陷获层，以在此器件进行编程操作时陷获电荷。被陷获的电荷会改变此存储单元的门限电压，检测门限电压则可决定此单元的编程状态。

在其它实施例中，陷获结构240，244可包括图23A-23H所示各结构之一。

在其它实施例中，陷获结构可包括氮化硅或氮氧化硅，或者高介电值材料，例如氧化铪、氧化铝、氮化铝等。一般而言，可使用任何介质结构或介质材料，只要其可符合特定应用的要求即可。

字线层246可由N+或P+导体材料所形成，例如多晶硅材料、多晶硅/硅化物/多晶硅材料、或金属，例如铝、铜、或钨。

一旦形成字线230之后，源极与漏极区域234可形成于位线228未被字线230所覆盖的区域中。因此，源极与漏极区域234可布植并热驱入于位线228之中。可以理解的是，此工艺为自对准工艺。在图19所示的实施例中，源极与漏极区域为以砷或磷所形成的N+型区域，因为位线228包括P型半导体材料。可以理解的是，P+区域应形成于使用N型半导体材料的实施例中。

形成源极与漏极区域234之后，位线228会包括源极/漏极区域234(掺杂成N+区域)以及P型区域232，其中P型区域仍位于字线230之下。如下所解释，这样P型区域232会为特定的存储单元形成沟道区域。

如图22所示，图3-21所示的工艺会制造堆叠存储阵列，其包括多个存储单元。为了举例，在图22中示出三个这种单元250，252，254。区域234形成了每一单元的源极与漏极区域，而电流以箭头所指的方向流经这些单元。这些单元可配置于与非(NAND)操作中。存储单元250，252，254位于此阵列的上层；然而此阵列包括多层彼此交互堆叠的单元层，其可由图21的剖面图而获得了解。

如图21所示，陷获结构240形成了单元250，252，254的栅极结构；位于陷获结构240之下的区域232则形成了单元250，252，254的沟道区域；字线230两侧的源极/漏极区域234则形成了单元250，252，254的源极与漏极区域(请参见图22)。此外，陷获结构218可做为单元250，252，254之下的存储单元层(例如单元256，258，260)的栅极结构。位于陷获结构218之上的区域232形成了单元256，258，260的沟道区域；同时字线230两侧的源极/漏极区域234则形成了单元256，258，260的源极与漏极区域。如图所示，导体224形成了字线，以供应电压至单元256，258，260的栅极结构。

第三层存储单元(例如单元262，264，266)位于单元256，258，260之下，如图21所示。陷获结构222形成了这些单元的栅极结构。导体层224形成了字线，而提供电压至多个单元的栅极结构。位于字线220之下的区域214形成了这些单元的沟道区域，且位于字线220两测的区域216形成了这些单元的源极与漏极区域。

图24示出根据本发明一实施例所配置的示例堆叠非易失性存储元件。图25-35示出根据本发明一实施例而用以制造图24的存储元件的各工艺步骤进程。图24-35所述的实施例提供了一种较简单的设计，其中字线并没有被多个存储单元所共享。如图24所示，图24-3图所示的工艺会生成堆叠存储结构，其包括绝缘或介质层2402，且在绝缘层2402之上包括有堆叠的字线与位线层，并且被中间层(或单元间介质层)2404所分隔。字线与位线层包括位线2410与字线层2406，二者之间则被陷获结构2408所分隔。如下所述，可先沉积一位线层，并接着图案化并蚀刻以形成位线2410。接着可沉积一陷获结构层，并接着沉积一字线层于陷获结构层之上。字线与陷获结构层可接着被图案化并蚀刻，以在位线2410之上形成字线。位于位线2410之上以及字线2406之下的陷获结构2408，可接着作为陷获层，以在存储单元中储存电荷。

图25-35示出了用以制造图24的器件的示例工艺。如图25所示，多晶硅层2504可沉积于绝缘层2502之上。绝缘层2502可包括氧化物材料，例如二氧化硅材料。多晶硅层2504的厚度可介于约200至1000埃之间。举例而言，多晶硅层2504的厚度可优选约为400埃。

请参照图26，多晶硅层2504可接着利用公知照相平板工艺而图案化并蚀刻，以生成位线区域2506。举例而言，绝缘层2502可作用为蚀刻步骤的蚀刻停止层，以生成区域2506。图26所示的结构的整体厚度，可介于约200至1000埃，且优选为约400埃。

图27A-27C示出了用以蚀刻多晶硅层2504的替代工艺，以生成位线区域2506。请参照图27A，覆盖层2528可形成于多晶硅层2504之上。举例而言，覆盖层2528可包括氮化硅层。多晶硅层2504与覆盖层2528可接着利用公知的照相平板技术以图案化并蚀刻，如图27B所示。相同地，绝缘层2502可作用为蚀刻工艺的蚀刻停止层。

请参照图27C，当层2504，2528被蚀刻而生成位线区域2506与区域2530之后，区域2530可利用公知工艺而移除。

请参照图28，陷获结构层2508可形成于绝缘层2502以及位线区域2506之上。如上所述，陷获结构层2508可包括任意多个陷获结构，例如SONOS、BE-SONOS、上BE-SONOS、SONONS、SONOSLS、SLSLNLS等。在其它实施例中，陷获结构层2508可包括氮化硅材料、氮氧化硅材料、或高介电材料，例如氧化铪、氧化铝、氮化铝等。

请参照图29，字线层2510可接着形成于陷获结构层2508之上。举例而言，字线层2510可包括沉积于陷获结构层2508之上的多晶硅材料。层2510与2508可接着以公知的照相平板技术进行图案化与蚀刻。如图31所示，此将在位线2506之上形成字线2510。

如图30所示，此蚀刻工艺的配置可设定为使得蚀刻发生于各字线2510之间的区域并穿透陷获结构层2508。此工艺会生成具有区域2512的区域2506，其具有陷获结构层2508位于区域2506的两侧。

图31示出截至目前为止所生成的各层的顶视图。图29示出图31中各层沿着AA’线所做的剖面图。图30示出图31中各层沿着BB’线所做的剖面图。

请参见图34，源极与漏极区域2514可沉积于位线2506并非位于字线2510底下的区域中。举例而言，若字线2506以P型多晶硅材料形成，则可布植N型源极/漏极区域2514，并热驱入于位线2506未被字线2510覆盖的部分中。或者，若字线2506以N型多晶硅材料形成，则可布植P型源极/漏极区域，并热驱入于位线2506中。

图32示出图34中各层沿着AA’线所做的剖面图。图33示出图34中各层沿着BB’线所做的剖面图。因此，可以看到位线2506在字线2510底下包括有沟道区域2516。源极与漏极区域2514形成于字线2510的两侧。可以了解的是，源极/漏极区域2514的形成过程为自对准工艺。

请参照图35，中间层(或单位间介质层)2518接着形成于字线2510之上。另一位线与字线层可接着利用上述相同的工艺而形成于中间层(或单位间介质层)2518之上。在此种方法中，任何数目的字线层与位线层均可形成于绝缘层2502之上，且被中间层(或单位间介质层)2518所分隔。

请参照图34，存储单元2520-2526可接着形成于所示出的结构中。存储单元2520，2522示出于图35中。存储单元的源极与漏极区域由相关字线2510两侧的源极/漏极区域2514所形成。沟道区域从位线2506位于字线2510之下的区域2516所形成。这些单元为三栅极器件，其可能受到过量的边缘效应所影响，但也能因为较大的器件宽度而增加单元电流。

如上所述，本发明的方法可被用以形成堆叠与非存储元件。图36与37示出根据本发明方法所配置的16字线与非器件的操作特征。如图36所示，其示出此器件的擦除态。在读取操作中，施加高电压(V_READ)至第一位线(BL1)，而此堆叠存储元件的第二层的位线则浮接，且源极线维持于0伏特。A单元(A)可接着通过施加读取电压(V_PASS)至单元(A)的字线而读取。如图36的曲线所示，+7伏特的读取电压V_PASS会生成大约1μA的读取电流，其足以进行与非操作。

图37示出一种用以使得被编程的存储单元的周围单元不受编程干扰的方法。在图37中，单元(A)通过施加约+17伏特的高电压至单元(A)的字线，而进行编程。BL₁维持于0伏特，而源极线则允许浮接。BL₂提升到大约+8伏特，且与单元(C)、(D)相关的字线提升到约+9伏特。因此，单元(C)、(D)处于中度场栅极干扰之下，而单元(B)则通过提高其沟道电位而抑制编程的发生。图37的图表说明了在上述情况下所进行的编程操作中，几乎没有编程干扰的发生。

虽然本发明已参照优选实施例加以描述，应该了解了解的是，本发明并不受限于其详细描述内容。替换方式及修改方式已在先前描述中建议，并且其它替换方式及修改方式将为本领域的技术人员可以想到的。特别是，根据本发明的结构与方法，所有具有实质上相同于本发明的构件结合而达成与本发明实质上相同结果的皆不脱离本发明的精神范畴。因此，所有此等替换方式及修改方式意欲落在本发明在所附的权利要求及其均等物所界定的范畴之中。任何在前文中提及的专利申请以及印刷文本，均列为本申请的参考。

Claims (61)

1.一种制造非易失性存储元件的方法，该器件包括依序形成于彼此之上的多个位线层以及多个字线层，该方法包括：

形成第一位线层，其中该第一位线层的形成包括：

形成半导体层于绝缘体上；

图案化并蚀刻该半导体层，以形成多条位线；

形成第一字线层于该第一位线层之上，其中该第一字线层的形成包括：

依序形成第一陷获结构、导体层、以及第二陷获结构；以及

图案化并蚀刻该第一与第二陷获结构以及该导体层，以形成多条字线。

2.如权利要求1所述的方法，其中该半导体层的图案化与蚀刻步骤包括：

形成覆盖层于该半导体层之上；

蚀刻该覆盖层与该半导体层，以形成位线区域，该位线区域包括该覆盖层与该半导体层的剩余部分；

形成介质层于该经过蚀刻的覆盖层与半导体层之上；

蚀刻该介质层的一部分以形成介质区域于这些位线区域之间以及该覆盖层的剩余部分之上；以及

移除该覆盖层的剩余部分，从而移除位于该覆盖层之上的该介质层部分。

3.如权利要求2所述的方法，其中该覆盖层包括氮化物层。

4.如权利要求2所述的方法，其中该介质层包括二氧化硅。

5.如权利要求4所述的方法，其中该二氧化硅利用高密度等离子化学气相沉积而沉积。

6.如权利要求1所述的方法，其中每一该第一与第二陷获结构的形成包括形成硅-氧化物-氮化物-氧化物-硅结构。

7.如权利要求1所述的方法，其中该每一第一与第二陷获结构的形成包括形成氧化物-氮化物-氧化物的氮化物只读存储结构。

8.如权利要求1所述的方法，其中每一该第一与第二陷获结构的形成包括形成带隙加工的硅-氧化物-氮化物-氧化物-硅结构。

9.如权利要求1所述的方法，其中每一该第一与第二陷获结构的形成包括形成硅-氧化物-氮化物-硅结构。

10.如权利要求1所述的方法，其中每一该第一与第二陷获结构的形成包括形成上层的带隙加工的硅-氧化物-氮化物-氧化物-硅结构。

11.如权利要求1所述的方法，其中每一该第一与第二陷获结构的形成包括形成上层的硅-氧化物-氮化物-氧化物-硅-氧化物-硅结构。

12.如权利要求1所述的方法，其中每一该第一与第二陷获结构的形成包括形成底层的硅-氧化物-氮化物-氧化物-硅-氧化物-硅结构。

13.如权利要求1所述的方法，其中每一该第一与第二陷获结构的形成包括形成硅-氧化物-氮化物-氧化物-氮化物-硅结构。

14.如权利要求1所述的方法，其中每一该第一与第二陷获结构的形成包括形成氮化硅层。

15.如权利要求1所述的方法，其中每一该第一与第二陷获结构的形成包括形成氮氧化硅层。

16.如权利要求1所述的方法，其中每一该第一与第二陷获结构的形成包括沉积高介电值材料。

17.如权利要求16所述的方法，其中该高介电值材料为氧化铪、氮化铝、或氧化铝。

18.如权利要求1所述的方法，还包括形成源极/漏极区域于该多条位线而未被该多条字线所覆盖的区域中。

19.如权利要求18所述的方法，其中该半导体层包括P型半导体材料，且其中该源极/漏极区域的形成包括在P型半导体材料中形成N+区域。

20.如权利要求19所述的方法，其中该N+区域利用砷或磷而形成。

21.如权利要求1所述的方法，其中该导体层包括多晶硅材料。

22.如权利要求1所述的方法，其中该导体层包括多晶硅/硅化物/多晶硅材料。

23.如权利要求1所述的方法，其中该导体层包括金属。

24.如权利要求23所述的方法，其中该金属为铝、铜或钨。

25.如权利要求1所述的方法，还包括形成第二位线层于该第一字线层之上。

26.如权利要求25所述的方法，还包括形成第二字线层于该第二位线层之上。

27.一种用以制造非易失性存储元件的方法，该器件包括依序形成于彼此之上的多个位线层以及多个字线层，该方法包括：

形成第一位线层；

形成第一字线层于该第一位线层之上，其中该第一字线层的形成包括：

依序形成陷获结构与导体层；

图案化并蚀刻该陷获结构与该导体层，以形成多条字线；以及

形成介质层于该第一字线层之上；及

形成源极/漏极区域于该多条位线而未被该多条字线所覆盖的区域中。

28.如权利要求27所述的方法，还包括形成第二位线层于该介质层之上。

29.如权利要求28所述的方法，还包括形成第二字线层于该第二位线层之上。

30.如权利要求27所述的方法，其中该陷获结构的形成包括形成硅-氧化物-氮化物-氧化物-硅结构。

31.如权利要求27所述的方法，其中该陷获结构的形成包括形成氧化物-氮化物-氧化物结构。

32.如权利要求27所述的方法，其中该陷获结构的形成包括形成带隙加工的硅-氧化物-氮化物-氧化物-硅结构。

33.如权利要求27所述的方法，其中该陷获结构的形成包括形成硅-氧化物-氮化物-硅结构。

34.如权利要求27所述的方法，其中该陷获结构的形成包括形成上层的带隙加工的硅-氧化物-氮化物-氧化物-硅结构。

35.如权利要求27所述的方法，其中该陷获结构的形成包括形成上层的硅-氧化物-氮化物-氧化物-硅-氧化物-硅结构。

36.如权利要求27所述的方法，其中该陷获结构的形成包括形成底层的硅-氧化物-硅-氧化物-氮化物-氧化物-硅结构。

37.如权利要求27所述的方法，其中该陷获结构的形成包括形成上层的硅-氧化物-氮化物-氧化物-氮化物-硅(SONONS)结构。

38.如权利要求27所述的方法，其中该陷获结构的形成包括形成氮化硅层。

39.如权利要求27所述的方法，其中该陷获结构的形成包括形成氮氧化硅层。

40.如权利要求27所述的方法，其中该陷获结构的形成包括沉积高介电值材料。

41.如权利要求40所述的方法，其中该高介电值材料为氧化铪、氮化铝或氧化铝。

42.如权利要求27所述的方法，其中该导体层包括多晶硅材料。

43.一种堆叠非易失性存储元件，包括：

多个位线层，每一该位线层包括多条位线，这些位线由半导体材料形成并由介质区域分隔；以及

多个字线层，每一该字线层包括多条字线，每一字线包括：

第一陷获结构；

导体层；以及

第二陷获结构。

44.如权利要求43所述的器件，其中该半导体材料包括硅、锗、或锗化硅。

45.如权利要求43所述的器件，其中该第一陷获结构包括氧化物-氮化物-氧化物结构。

46.如权利要求43所述的器件，其中该第一陷获结构包括硅-氧化物-氮化物-氧化物-硅结构。

47.如权利要求43所述的器件，其中该第一陷获结构包括带隙加工的硅-氧化物-氮化物-氧化物-硅结构。

48.如权利要求43所述的器件，其中该第一陷获结构包括硅-氧化物-氮化物-硅结构。

49.如权利要求43所述的器件，其中该第一陷获结构包括上层的带隙加工的硅-氧化物-氮化物-氧化物-硅结构。

50.如权利要求43所述的器件，其中该第一陷获结构包括上层的硅-氧化物-氮化物-氧化物-硅-氧化物-硅结构。

51.如权利要求43所述的器件，其中该第一陷获结构包括底层的硅-氧化物-氮化物-氧化物-硅-氧化物-硅结构。

52.如权利要求43所述的器件，其中该第一陷获结构包括硅-氧化物-氮化物-氧化物-氮化物-硅结构。

53.如权利要求43所述的器件，其中该第一陷获结构包括氮化物层。

54.如权利要求53所述的器件，其中该氮化物层为氮化硅层。

55.如权利要求53所述的器件，其中该氮化物层为氮氧化硅层。

56.如权利要求43所述的器件，其中该第一陷获结构包括高介电值材料。

57.如权利要求56所述的器件，其中该高介电值材料为氧化铪、氮化铝或氧化铝。

58.如权利要求43所述的器件，其中该导体层包括多晶硅。

59.如权利要求43所述的器件，其中该导体层包括多晶硅/硅化物/多晶硅材料。

60.如权利要求43所述的器件，其中该导体层包括金属。

61.如权利要求60所述的器件，其中该金属为铝、铜或钨。

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