CN100466186C - 制造具有独立栅极结构的晶体管的方法 - Google Patents

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Abstract

一种制造具有独立栅极结构(701，703)的晶体管的方法。栅极结构的每一个都与半导体结构(105)的侧壁相邻。该方法包括淀积至少一个共形层，该共形层包括在半导体结构上方的栅极材料层(203)，半导体结构包括沟道区。在晶片上方形成平面层(403)。平面层具有在衬底上方位置处的至少一个共形层顶部表面下方的顶部表面。蚀刻该至少一个共形层以移除在半导体结构上方的栅极材料。

Description

制造具有独立栅极结构的晶体管的方法
技术领域
本发明通常涉及一种晶体管，具体地，涉及一种制造具有独立栅极结构的晶体管的方法。
背景技术
具有与沟道区侧壁相邻的栅极结构的晶体管用于实现半导体器件中的电路。这种晶体管的一个例子是FinFET晶体管。典型地，FinFET晶体管包括位于垂直于衬底延伸的“鳍片”结构中的沟道区，和包括沿着鳍片结构的沟道侧设置的垂直栅极元件的栅极结构。在一些实施例中，沟道区在向上延伸的源极区和漏极区之间延伸。FinFET的一个例子在美国专利6,413,802中示出。
对于半导体器件，希望实现具有与沟道区的每个侧壁相邻设置的独立栅极结构的晶体管。然而，制造这种晶体管可能非常困难。例如，美国专利6,433,609的图2B示出了具有独立栅极结构的FinFET。然而，该专利提出一种方法，其中由于在鳍片结构顶部上栅极结构分离中的对准问题而造成该方法制造困难。
希望得到一种改进的方法，用于制造具有独立栅极结构的晶体管。
附图说明
对于本领域技术人员来讲，通过参考附图，可以较好地理解本发明，且其很多的目的、特征和优点都是显而易见的。
图1是在根据本发明的晶体管制造步骤期间，半导体晶片的一个实施例的局部侧面截面图。
图2是在根据本发明的晶体管的另一制造步骤期间，半导体晶片的一个实施例的局部侧面截面图。
图3是在根据本发明的晶体管的另一制造步骤期间，半导体晶片的一个实施例的局部等大图。
图4是在根据本发明的晶体管的另一制造步骤期间，半导体晶片的一个实施例的局部侧面截面图。
图5是在根据本发明的晶体管的另一制造步骤期间，半导体晶片的一个实施例的局部侧面截面图。
图6是在根据本发明的晶体管的另一制造步骤期间，半导体晶片的一个实施例的局部侧面截面图。
图7是在根据本发明的晶体管的另一制造步骤期间，半导体晶片的一个实施例的局部侧面截面图。
图8是在根据本发明的晶体管的另一制造步骤期间，半导体晶片的一个实施例的局部侧面截面图。
图9是在根据本发明的晶体管的另一制造步骤期间，半导体晶片的一个实施例的局部等大图。
图10是在根据本发明的晶体管的另一制造步骤期间，半导体晶片的一个实施例的局部侧面截面图。
图11是在根据本发明的晶体管的制造步骤期间，半导体晶片的另一实施例的局部侧面截面图。
图12是在根据本发明的晶体管另一制造步骤期间，半导体晶片的另一实施例的局部侧面截面图。
图13是在根据本发明的晶体管另一制造步骤期间，半导体晶片的另一实施例的局部侧面截面图。
图14是在根据本发明的晶体管另一制造步骤期间，半导体晶片的另一实施例的局部侧面截面图。
图15是在根据本发明的晶体管另一制造步骤期间，半导体晶片的另一实施例的局部侧面截面图。
图16是在根据本发明的晶体管的另一制造步骤期间，半导体晶片的另一实施例的局部等大图。
图17是根据本发明的晶体管的另一实施例的局部切除顶视图。
图18是根据本发明的存储器阵列的一个实施例的概略图。
图19列出了根据本发明施加到用于编程、擦除和读取存储器阵列的电荷储存位置的存储器阵列的位线和字线的一组电压的一个实施例的表格。
图20列出了根据本发明施加到用于编程、擦除和读取存储器阵列的另一电荷储存位置的存储器阵列的位线和字线的一组电压的一个实施例的表格。
图21列出了根据本发明施加到用于编程、擦除和读取存储器阵列的电荷储存位置的存储器阵列的位线和字线的一组电压的另一实施例的表格。
图22列出了根据本发明施加到用于编程、擦除和读取存储器阵列的另一电荷储存位置的存储器阵列的位线和字线的一组电压的另一实施例的表格。
除非另有说明，在不同的附图中使用相同的参考标记表示相同的部件。
具体实施方式
以下提出用于实施本发明的一种模式的详细说明。该说明意在说明本发明而不作为限制。
图1示出了在具有根据本发明的独立栅极结构的晶体管制造步骤期间，半导体晶片的一个实施例的局部侧面截面图。晶片101包括具有绝缘层103的衬底。结构104形成于绝缘层103上方。结构104包括形成于绝缘层103上方的半导体结构部分105、形成于半导体结构部分105和层103上方的介电部分111(例如，二氧化硅)、以及位于部分111和部分105上方的氮化物部分109。在一个实施例中，结构104以如下方式形成：在层103上方淀积半导体材料层4，在半导体材料层上方形成介电层(例如，通过半导体层的热氧化或通过高K介电材料的原子层淀积)，然后在介电材料上方淀积氮化物层。然后图案化半导体层、介电层和氮化物层以形成结构104。之后，在半导体结构部分105的侧壁上形成介电层106。如以下将示出的，沟道区和晶体管的电流端子区形成在结构104的半导体结构部分105中。在一个实施例中，半导体结构部分105由键合在绝缘层103上的外延硅制成。在另一实施例中，部分105可由多晶硅或其它半导体材料制成。在一个实施例中，结构104是FinFET的鳍片结构。在另一实施例中，部分109可由可用作硬掩模的其他材料(例如，其它的介电材料)制成。
参考图2，在晶片101上方、也在结构104上方淀积共形的多晶硅层203。如以下将示出的，多晶硅层203用来形成FinFET晶体管的独立栅极结构。在另一实施例中，层203可由如钨、钽、氮硅化钽、硅化物如硅化钴或硅化镍、锗、硅锗、其它金属或其组合的栅极材料制成。在示出的实施例中，然后在层203上方淀积共形氮化物层205。在一个实施例中，层205用作抗反射覆层和用作蚀刻层203的硬掩模。一些实施例中可不包括层205。在一些实施例中，可在淀积层205之前掺杂层203。在这些实施例中，可以用不同能量、角度和/或种类的单次或多次注入来掺杂层205。例如，在一个实施例中，层203相对于图2中示出的图的左侧可用第一掺杂剂以第一角度进行掺杂，以提供具有第一导电类型的部分，且层203相对于图2中示出的图的右侧可以以相对于图2中示出的图的第二角度进行掺杂，以提供具有第二导电类型的部分。
图3是在层205和203已经图案化以形成栅极结构301之后的局部等大图。在一些实施例中，层205和203通过利用常规光刻技术来图案化。在图案化期间，位于结构104上方但不位于栅极结构301下方氮化物部分109的部分被移除。在其它实施例中，该部分氮化物部分109可以在制造期间的之后的步骤中移除。
结构104包括位于结构104的部分105的每一个端部的电流端子区303和305。在获得的晶体管结构是场效应晶体管(FET)的一个实施例中，区域303和305分别用作源和漏区。此时可通过例如离子注入或等离子掺杂来掺杂区域303和305。
图4示出了在晶片101上方淀积平面层403之后的晶片101的局部截面图。在一些实施例中，层403可由例如光致抗蚀剂、旋涂玻璃或有机抗反射覆层材料制成。层403可由化学机械抛光或回流之后的旋涂技术或化学汽相淀积技术来形成。
图5示出了在层403已经回蚀刻至位于结构104上方的氮化物层203的部分505的顶部以下的水平之后的晶片101，以暴露出部分505。在一个实施例中，可通过例如常规干法或湿法蚀刻技术回蚀刻层403。在示出的实施例中，在回蚀刻之后，层403至少足够厚以覆盖层205的部分503，以便可以通过蚀刻而不移除部分503来移除层205的部分505。
在其它实施例中，获得的如在图5中示出的层403的结构可通过将层403的材料平面淀积至图5中示出的水平或至其它希望的水平来形成。
图6示出了与在已经通过蚀刻移除了位于结构104上方的氮化物层205的部分505之后的与图5相同的视图。如图6中所示的层403保护层205的部分503在蚀刻部分505期间不被移除。
参考图7，在移除了层205的部分505之后，先前位于移除的层205的部分505下方的层203的部分通过无磨蚀剂蚀刻(例如，湿法或干法)来移除，以形成独立栅极结构701和703。层403(沿着层205的残留部分)保护层203的部分707和709在蚀刻层203期间不被移除。栅极结构701和703每个都具有沿着结构104的侧壁设置的垂直部分。
利用用于形成独立栅极结构的平面层可允许移除栅极材料部分以形成用于晶体管的分离的栅极结构而不需额外的掩膜步骤。在一些实施例中，平面层允许栅极结构的部分位于将移除的结构104的上方而不移除用于形成独立栅极结构的栅极结构部分。在一些实施例中，由于包括在结构104上方配置的栅极材料的共形层部分自平面层暴露，所以可以通过例如蚀刻移除这些部分以隔离栅极结构而不使用额外的掩膜步骤。因此，可以避免前面描述的在形成分立栅极中的对准问题。
图8示出了与移除了层403和205的残留部分之后的与图7相同的视图。在一些实施例中，这些层可以通过湿法或干法蚀刻来移除。在其它实施例中，不移除层403和205的残留部分。
图9示出了图8中示出的晶体管的等大图。在后面的处理步骤中，间隙壁和晶体管的硅化物层通过常规半导体技术来形成。区域903和905用作电流端子触点(例如，作为FET的源/漏极触点)。而且，区域907和909用作栅极结构701和703各自的栅极触点。
图10示出了在区域907和909上方分别形成栅极通孔1003和1005之后的与图8相同的视图。示出了低K介电材料1009淀积在获得的晶体管结构上方。可在晶片101上进行这里未示出或描述的其它常规处理步骤，以形成半导体器件的其它常规结构(例如，互联和钝化层)。之后，分离晶片以分离晶片上的集成电路。
具有根据本发明的独立栅极结构的晶体管可由其它工艺制成。例如，平面层403的形成和位于结构104上方的栅极材料部分(例如，在层203中)的移除可在如上关于图10所述的形成间隙壁和/或硅化物之后进行。而且，具有独立栅极结构的晶体管可能在不利用工序共形氮化物层205的情况下制得。通过这些实施例，可形成平面层403，以便暴露位于结构104上方的栅极材料(例如，203)层的顶部部分以进行蚀刻。
在一些实施例中，独立栅极结构可通过硬连线(例如，在栅极结构之间延伸的导电材料)或通过其它的晶体管耦合到一起，其中其它的晶体管允许栅极结构选择性地耦合到一起。
图11—17列出了在制造具有根据本发明的独立栅极结构的晶体管的另一实施例中，在各步骤期间半导体晶片的视图。形成的该晶体管在晶体管的栅极和沟道区之间也包括电荷储存位置。如下面将描述的，这种晶体管可用作用于在电荷储存位置中存储数据的非易失性存储器件。
晶片1101包括具有绝缘层1103的衬底。结构1104已经形成于绝缘层1103的上方。在一个实施例中，结构1104是具有电荷储存位置的FinFET晶体管的“鳍片”结构。结构1104包括形成于绝缘层1103上方的半导体结构部分1105，介电部分1111(例如，二氧化硅)形成于半导体结构部分1105和层1103的上方，和氮化物层1109位于部分1111和部分1105上方。在一个实施例中，通过以下方式形成结构1104.在层1103上方淀积半导体材料层，在半导体材料层上方形成介电层(例如，通过半导体层的热氧化或通过高K介电材料的原子层淀积)，然后在介电材料上方淀积氮化物层。然后图案化半导体层、介电层和氮化物层以形成其中半导体层的侧壁、介电材料部分1111和氮化物部分1109相互平接的结构。在示出的实施例中，然后修整残留的半导体层部分(例如，通过具有各向同性分量的干法蚀刻)以使残留的半导体层的侧壁凹进以形成图11中示出的部分1105。在其它实施例中，不修整结构部分1105。在一些实施例中，在通过常规半导体处理技术图案化半导体材料层之前掺杂结构部分1105，以提供具有特定导电类型的部分105的沟道区。
之后，介电层1107形成于半导体结构部分1105的侧壁上。如下面将示出的，沟道区和电流端子区形成于部分1105中。在一个实施例中，半导体结构部分1105由键合在绝缘层1103上的外延硅制成。在其它实施例中，部分1105由多晶硅或其它的半导体材料制成。在一个实施例中，结构1104是FinFET的鳍片结构。
参考图12，然后在包括结构1104的晶片1101上方淀积电荷存储材料的层1203。在一个实施例中，层1203包括导电材料如多晶硅的层(例如，如同浮置栅晶体管)。在其它实施例中，层1203可包括其它类型的电荷存储材料，包括具有多种电荷俘获成分的材料(例如，如同薄膜晶体管中的氮化硅)。在其它实施例中，层1203可包括离散的电荷存储材料(例如，嵌入在介电层中的硅纳米晶体)。在一些实施例中，纳米晶体尺寸为2—10nm且具有3—10e＾11/cm＾2的密度。在其它的实施例中，层1203可由多层制成，该多层例如为硅纳米晶体层和淀积在硅纳米晶体层上方的氮化硅层或嵌入在两层介电材料之间的硅纳米晶体层。
图13示出了在对层1203进行蚀刻以移除位于氮化物部分1109上方和位于绝缘层1103上的层1203部分之后的晶片1101的局部截面图。随后，将蚀刻残留的层1203部分以形成位于结构1104的相对的侧壁上的隔离的电荷存储结构1307和1305。在一个实施例中，用各向异性干法蚀刻来蚀刻层1203，以形成存储结构1307和1305。在其中电荷存储材料由高电阻材料制成，以使得存在极小或不存在漏电流的一些实施例中，不蚀刻层1203。在这种实施例中，具有电荷储存位置的电荷存储结构是邻近层1203的部分。
图14示出了在已经在晶片1101上方淀积了控制介质的共形层1403之后和在已经在层1403上方淀积了栅极材料的共形层1407之后，晶片1101的局部截面图。
在淀积了栅极材料层1407之后，进一步处理晶片以形成两个栅极结构，如上面参考图2—8所述的每个相似处理。例如，与图2中的氮化物层205相类似的氮化物层(未示出)淀积在层1407上方。然后图案化氮化物层和层1407以形成与图3中示出的栅极结构301相类似的栅极结构。在一些实施例中，在蚀刻层1407之后蚀刻位于介电层1107的侧面上且不在栅极结构下面的电荷存储层1203部分。在形成栅极结构之后，形成平面层(与图5中的层1403相类似)，其中暴露位于结构1104上方的氮化物层部分(见图5和其中讨论的文字)。在移除了氮化物层的暴露部分之后，然后以与在图6—8中提出并在其中讨论的相类似的方式蚀刻位于结构1104上方的栅极材料，以形成栅极结构1505和1503(见图15)。
图15示出了在形成栅极结构1505和1503之后晶片1101的局部侧面截面图。图16是图15中示出的晶体管结构的局部等大图。区域1607和1605用作电流端子区，其中1611和1613用作这些区域的电流端子触点(例如，作为FET的源极/漏极触点)。而且，区域1620和1617分别用作栅极结构1505和1503的栅极触点。
在一些实施例中，掺杂栅极结构1503和1505。在一个实施例中，在栅极材料层上方淀积氮化物层(例如205)之前，掺杂这些栅极结构材料。而且，在一些实施例中，在形成栅极结构1505和1503之后，掺杂电流端子区1607和1605以提供与半导体结构部分1105的沟道区导电类型不同的导电类型。
在下面的处理步骤中，在晶体管结构1621上方通过常规的半导体技术形成硅化物层、间隙壁、栅极通孔和电流端子通孔。也在获得的晶体管结构1621上方淀积低K介电材料(例如，1009)。可在晶片1101上进行这里未示出或描述的其它常规的处理步骤，以形成其它的集成电路的常规结构(例如，互联和钝化层)。
图16中示出的获得的晶体管结构1621可用作具有四个隔离的电荷储存位置(其为每个分别在电荷存储结构1305和1307中的两个)的非易失性存储单元，其中每个隔离的电荷储存位置存储一个数据位。
图17是图16中示出的晶体管结构1621的局部剖面顶视图。电荷存储结构1305包括两个电荷储存位置1709和1711，且电荷结构1307包括两个电荷储存位置1713和1705。通过将电压施加于电流端子区1605和1607及栅极结构1503和1505，可以对这四个电荷储存位置进行编程、读取和/或擦除。
在一个实施例中，晶体管结构1621起到两个功能MOSFET晶体管的作用，该两个MOSFET晶体管共享源极/漏极区，且每一个具有两个电荷储存位置。栅极结构1503用作一个功能晶体管的栅极，而栅极结构1505用作另一个功能晶体管的栅极。电荷储存位置1709和1711用作将栅极结构1503作为其栅极的功能晶体管的电荷储存位置。电荷储存位置1713和1705用作将栅极结构1505作为其栅极的功能晶体管的电荷储存位置。
在示出的实施例中，半导体结构部分1105包括位于电流端子区1605和1607之间的沟道区1725(由虚线近似地区分)。掺杂沟道区1725以提供第一导电类型，和掺杂电流端子区1605和1607以提供第二导电类型。
在操作晶体管结构1621期间，当将电压施加到超出与栅极结构1503相关的功能晶体管的电压阈值的栅极结构1503时，反转区沿着与栅极结构1503相邻的沟道区1725的侧壁形成。当将电压施加到超出与那个栅极结构相关的功能晶体管的电压阈值的栅极结构1505时，反转层沿着与栅极结构1505相邻的沟道区1725的侧壁形成。在一些其中部分1105在栅极结构1503和1505之间相对薄的实施例中，形成反转层的区域相交叠。
可将电荷注入到每个电荷储存位置(例如，通过热载流子注入)，以增加与那个电荷储存位置相关的功能晶体管的阈值电压。例如，为了在电荷储存位置1709中存储电荷，将正向电压(Vpp)施加到栅极结构1503，将1/2Vpp施加到电流端子区1605，和将地电势施加到电流端子区1607和栅极结构1505。
可以相互独立地读取每个电荷储存位置。将正向电压(Vdd)施加到与电荷储存位置相邻的栅极结构和将正向电压(Vdd)施加到与电荷储存位置相对一侧上的电流端子，将有效地读取存储在电荷储存位置中的电荷，而不被存储在其它电荷储存位置中的电荷影响。例如，为了读电荷储存位置1709，将正向电压施加到栅极结构1503和电流端子区1607，同时地电势(VSS)施加到栅极结构1505和电流端子区1605。施加到电流端子区1607的电压足够正向以使其有效地掩膜或遮盖在电荷储存位置1711中出现的任何电荷。以这种方式，通过沟道区的电流主要由存储在位置1709中的电荷影响，而不由存储在任何其它电荷储存位置中的电荷影响。
为了擦除存储在电荷储存位置中的电荷，可使用热空穴注入技术。例如，为了擦除存储在电荷储存位置1709中的电荷，将负向电压(—Vpp)施加到栅极结构1503，并将正向电压(Vpp)施加到电流端子区1605、与电荷储存位置1709相邻的那个电流端子。将地电势(Vss)施加到电流端子区1605和栅极结构1505。
在另一个实施例中，通过将负向电压(—Vpp)施加到栅极结构1503和1505，并将正向电压(Vpp)施加到电流端子区1605和1607，可以同时擦除结构1621的电荷储存位置。
在其它实施例中，可以使用其它的编程、读取和/或擦除技术以编程、读取和/或擦除在晶体管结构1621的电荷存储位置中的电荷。例如，可以使用用于读取具有两个存储位置的非易失性存储单元的其它常规技术。
在其它的实施例中，可使用晶体管结构1621以使其只实现两个电荷储存位置。在一个这种实施例中，第一电荷储存位置位于电荷存储结构1305中，和第二电荷储存位置位于电荷存储结构1307中。通过这些实施例，将晶体管结构1621用作每个功能晶体管包括电荷储存位置的两个功能晶体管。在这种实施例的一个例子中，电荷存储层可以由导电材料(例如，多晶硅)制成，如同浮置栅晶体管。
在只具有两个电荷储存位置的其它实施例中，每个电荷存储结构(1305和1307)能够独立地存储电荷，但是晶体管结构1621可读取作具有4个电压阈值级的单个功能晶体管。电压阈值是存储在两个电荷存储结构中的电荷的函数。在该实施例中，可以通过施加到栅极结构的不同电压来编程电荷存储结构。可以通过施加到两个栅极结构的单个电压来读取该晶体管结构。在一些这样的实施例中，栅极结构优选具有不同的导电类型或具有不同的功函数。
在其它的实施例中，具有与沟道区的侧壁相邻的栅极结构的晶体管结构可具有其它的结构。例如，沟道区1225的宽度、长度和/或高度可以是其它的尺寸。而且在其它的实施例中，多个晶体管结构可以连接在一起，其中每个晶体管结构共享具有相邻的晶体管结构的电流端子区(如，1607)。沟道区(例如1725)和栅极结构(例如，1503和1505)定位于共享的电流端子区(例如，1607和1605)之间。这种应用的一个例子通过图18中示出的阵列来表示，其中一个晶体管结构的电流端子区用作另一个晶体管结构的电流端子。例如，参考图16，第二中间结构(未示出)从端部结构1630以相反方向(相对于图17中示出的图的左侧)延伸，同时结构1104的中间结构1631从端部结构1630延伸。第三中间结构(未示出)从端部结构1629以相反方向(相对于图17中示出的图的右侧)延伸，同时中间结构1631从末端结构1629延伸。一对与栅极结构1503和1505相类似的栅极结构与第二中间结构和第三中间结构的每一个侧壁相邻，与栅极结构1503和1505相对于中间结构1631的位置相类似。
在其它的实施例中，栅极结构1503和1505具有不同的导电类型。这一个实施例中可通过倾斜注入不同掺杂剂种类来实现。例如，可用P+掺杂剂来注入栅极结构1505，和可用N+掺杂剂来注入栅极结构1503。
图18是将晶体管结构1621用作包括四个存储位置(1713，1709，1715和1711)的存储单元的非易失性存储器阵列的电路图。在一个实施例中，阵列1801是集成电路器件的非易失性存储器阵列。阵列1801包括多个具有使用与晶体管结构1621相类似的晶体管结构的每个单元(例如，1809，1805，1807)的存储器单元。每个单元包括与存储位置1713、1709、1715和1711相类似的四个存储位置。
每个单元的栅极结构(例如，1505和1503)耦合到字线。例如，栅极结构1505耦合到字线WL0，和栅极结构1503耦合到字线WL1。存储器单元的每个电流端子区耦合到位线。例如，端子区的端子触点1611耦合到位线BL1，电流端子触点1613耦合到位线BL2。阵列1801的位线(BL0、BL1、BL2和BL3)和字线(WL0、WL1、WL2和WL3)耦合到用于控制所述线的电压的常规存储器阵列控制电路(未示出)。该存储器单元以行和列设置成阵列1801。在示出的实施例中，单元1809和晶体管结构1621的单元处于相同的行，单元1809和1807处于相同的列。
图19列出了施加到图18中示出的用于编程、擦除和读取存储位置1713的位线和字线的电压。在一个实施例中，Vpp＝8.0V，Vss＝0，和Vdd＝4.0。为了读取存储位置1713，BL1耦合到如在图19的表格中由“SA”所表示的读出放大器(未示出)，以确定晶体管是否已经打开。晶体管是否已经打开取决于电荷是否存储在被读取的电荷储存位置(例如，1713)。为了编程位置1713，将电压VPP/2施加到位线BL1和位于BL1(例如，BL0)之前的所有位线，以便不编程具有耦合到位于BL1(例如，电荷储存位置1821)之前的字线WL0的栅极的位置。将接地电压VSS施加到位于BL1(例如，BL2和BL3)之后的所有位线，以便位于位线BL2(例如，1823)之后没有电荷储存位置被无意中编程。
在其它的实施例中，以块擦除方式擦除阵列1801的电荷储存位置。在这些实施例中，将正向电压施加到所有位线，并将负向电压施加到所有字线。
图20列出了施加到图18中示出的位线和字线以用于编程、擦除和读取存储位置1711的电压。
如在图19和20的表格中示出的，在这些操作期间，以地电势(VSS)加偏压到与被编程、擦除或读取的电荷储存位置相对的单元的栅极。例如，在位置1713的编程、擦除和读取操作期间，以VSS加偏压到与电荷储存位置1713相对的栅极结构1503。
图21和22列出了在用于编程、擦除和读取1801的电荷储存位置的另一实施例中，施加到阵列1801的位线和字线的电压。在该实施例中，以与那个位置相关的那个单元的栅极相对的电压加偏压到与被编程的单元的电荷储存位置相对的栅极。例如，参考图21，为了编程位置1713，将正向电压VPP施加到字线(WL0)，其耦合到栅极结构1505且与电荷储存位置1713相关，且将—VPP施加到字线WL1，其耦合到栅极结构1503且与电荷储存位置1713相对。在该实施例中，晶体管结构的沟道区的宽度和导电性是这样的，以致于与栅极结构相邻的沟道区的电势由相对的栅极结构影响。
由于可将负向编程电压施加到被编程的电荷储存位置的相对栅极，所以施加到与被编程的单元相关的栅极的电压也可相应地降低。例如，在一个实施例中，VPP可以是6.0瓦特。因此，由于该实施例允许降低编程电压，所以可以使用较低的编程电压。在一些实施例中，降低编程电压可允许降低需要电路以提供编程电压的区域。
通过使用具有与在存储器阵列中的相对侧壁相邻的栅极结构的晶体管而具有的另一个优点在于，电荷储存位置的相对栅极可提供例如具有电压控制电路的FinFET的晶体管，其中该电压控制电路有效地作为用于平面CMOS晶体管的良好的电压控制电路。然而，与用于平面CMOS晶体管的良好的电压控制电路不同，可以与阵列的其它行中的栅极独立地控制相对栅极的电压。这可允许对阵列使用较其它类型的电荷存储晶体管所可能使用的更先进的编程和擦除技术。
图18中示出的阵列具有的一个优点是在给定的区域中可实现较平面CMOS NVM单元更多的电荷储存位置。而且，通过图18的阵列，由于仅利用两个电流端子触点可编程4个独立的存储位置，所以在阵列中可更接近地定位晶体管。在一些实施例中，在集成电路中可以轻易地实现与晶体管结构1621相类似的晶体管结构，其中集成电路具有执行了FinFET技术或其它类型绝缘体上的硅的技术的器件。
在另一实施例中，可改进晶体管结构1261以只在栅极和沟道区的侧壁之间具有电荷存储结构。通过这种晶体管的一个实施例，相对的侧壁可不具有在其和相对的栅极之间的电荷存储结构。该相对的栅极可用作很有效的偏置电压控制电路。
而且，可在具有其它结构的存储器阵列中实现例如上面描述的那些晶体管结构。而且，在其它的实施例中，具有与半导体结构的相对的侧壁相邻的两个独立的栅极结构、并具有位于栅极结构和该侧壁之间的电荷储存位置的存储器单元可以通过除了在该说明书中提出的那些的其它半导体处理工艺来制得，包括用于形成独立的栅极结构的其它常规工艺。
在本发明的一个方面，制造半导体器件的方法包括提供衬底和在衬底上方提供半导体结构。该半导体结构具有第一侧壁、第二侧壁和顶部表面。该方法还包括在衬底上方淀积至少一个基本共形层。该至少一个基本共形层包括至少一个栅极材料层。该至少一个基本共形层具有高于半导体结构的高度的顶部表面。该方法还包括在衬底上方形成在半导体结构上方的至少一个基本共形层的顶部表面高度之下的基本平面层，和在半导体结构的顶部表面上方穿过栅极材料层的无磨蚀剂蚀刻。
在本发明的另一方面中，制作半导体器件的方法包括提供衬底和在衬底上方提供半导体结构。该半导体结构具有第一侧壁，第二侧壁和顶部表面。该方法还包括在衬底上方和在半导体结构上方淀积栅极材料的第一基本共形层，在第一基本共形层上方淀积第二基本共形层材料，和在淀积第二基本共形层之后，在衬底上方形成基本平面层。该方法还包括在半导体结构的顶部表面上方穿过第一基本共形层的蚀刻，在半导体结构的顶部表面上方穿过第二基本共形层的蚀刻，和形成至第一基本共形层的一部分的触点。
在本发明的另一方面中，形成半导体结构的方法包括提供衬底和在衬底上形成半导体鳍片。该鳍片具有第一和第二侧壁。该方法还包括在衬底上方形成电荷存储材料层。该电荷存储材料层包括与该鳍片的第一侧壁的相邻的第一部份和与该鳍片的第二侧壁相邻的第二部分。该方法还包括在形成电荷存储材料层之后在衬底上方形成栅极材料层。该栅极材料层包括与该鳍片的第一侧壁相邻的第一部份和与该鳍片的第二侧壁相邻的第二部分。该方法还包括移除半导体鳍片上方的栅极材料层。
尽管已经示出并描述了本发明的具体实施例，但是，应当认识到，对于本领域技术人员来讲，基于这里示出的技术，可以作出进一步的变化和改进，而不超出本发明及其较宽的方面，且因此，附属的权利要求在其范围内包括了所有的这种变化和改进，这些都落入本发明真实的精神和范围内。

Claims (12)

1.一种制造半导体器件的方法，包括：
提供衬底和在衬底上方的半导体结构，该半导体结构有第一侧壁、第二侧壁和顶部表面；
在衬底上方淀积至少一个共形层，其中该至少一个共形层包括至少一个栅极材料层，其中该至少一个共形层具有在半导体结构上方的一高度处的顶部表面；
在衬底上方、并在半导体结构上方的所述至少一个共形层的顶部表面高度之下形成平面层；和
无磨蚀剂蚀刻穿过在半导体结构顶部表面上方的栅极材料层；
其中无磨蚀剂蚀刻还包括无磨蚀剂蚀刻穿过在半导体结构的沟道区域上方的栅极材料层。
2.权利要求1的方法还包括：
在于衬底上方形成平面层之前，图案化至少一个共形层，以形成栅极结构，其中无磨蚀剂蚀刻穿过在半导体结构顶部表面上方的栅极材料层进行还包括蚀刻穿过在半导体结构的顶部表面上方的栅极结构的栅极材料层。
3.权利要求1的方法，其中栅极材料层具有平行于衬底表面延展的部分，该方法还包括在平行于衬底表面延展的栅极材料层的部分上形成触点。
4.权利要求1的方法还包括在形成至少一个共形层之前在半导体结构上形成介电层。
5.权利要求4的方法还包括：
在形成至少一个共形层之前，在半导体结构上方形成电荷存储材料层，电荷存储材料层包括与第一侧壁相邻设置的第一部分和与第二侧壁相邻设置的第二部分。
6.一种制造半导体器件的方法，包括：
提供衬底和在衬底上方的半导体结构，该半导体结构有第一侧壁、第二侧壁和顶部表面；
在衬底上方淀积至少一个共形层，其中该至少一个共形层包括至少一个栅极材料层，其中该至少一个共形层具有在半导体结构上方的一高度处的顶部表面；
在衬底上方、并在半导体结构上方的所述至少一个共形层的顶部表面高度之下形成平面层；
无磨蚀剂蚀刻穿过在半导体结构顶部表面上方的栅极材料层；
在形成至少一个共形层之前，在半导体结构上方形成电荷存储材料层，电荷存储材料层包括与第一侧壁相邻设置的第一部分和与第二侧壁相邻设置的第二部分；
其中电荷存储材料层包括用于存储电荷的纳米晶体。
7.权利要求1的方法，其中至少一个共形层包括在栅极材料层之后形成的第二共形层，第二共形层用作蚀刻停止层。
8.权利要求1的方法还包括：
在半导体结构的顶部表面上方提供介电结构，该介电结构具有顶部表面，其中至少一个共形层淀积在介电结构上方，其中无磨蚀剂蚀刻穿过栅极材料层包括蚀刻穿过在介电结构顶部表面的上方的栅极材料层。
9.一种制造半导体器件的方法，包括：
提供衬底和在衬底上方的半导体结构，该半导体结构有第一侧壁、第二侧壁和顶部表面；
在衬底上方淀积至少一个共形层，其中该至少一个共形层包括至少一个栅极材料层，其中该至少一个共形层具有在半导体结构上方的一高度处的顶部表面；
在衬底上方、并在半导体结构上方的所述至少一个共形层的顶部表面高度之下形成平面层；
无磨蚀剂蚀刻穿过在半导体结构顶部表面上方的栅极材料层；
在半导体结构中形成第一电流端子区域；
在半导体结构中形成第二电流端子区域；
其中，沟道区域被设置在所述第一电流端子区域和第二电流端子区域之间的半导体结构中。
10.一种制造半导体器件的方法，包括：
提供衬底和在衬底上方的半导体结构，该半导体结构有第一侧壁、第二侧壁和顶部表面；
在衬底上方淀积至少一个共形层，其中该至少一个共形层包括至少一个栅极材料层，其中该至少一个共形层具有在半导体结构上方的一高度处的顶部表面；
在衬底上方、并在半导体结构上方的所述至少一个共形层的顶部表面高度之下形成平面层；
无磨蚀剂蚀刻穿过在半导体结构顶部表面上方的栅极材料层；
其中，半导体结构的沟道区域包括沿着半导体结构的第一侧壁设置的区域；
其中，穿过在半导体结构顶部表面上方的栅极材料层的无磨蚀剂蚀刻留下一个与沿着第一侧壁设置的所述区域相邻的结构。
11.一种制造半导体器件的方法，包括：
提供衬底和在衬底上方的半导体结构，该半导体结构有第一侧壁、第二侧壁和顶部表面；
在衬底上方淀积至少一个共形层，其中该至少一个共形层包括至少一个栅极材料层，其中该至少一个共形层具有在半导体结构上方的一高度处的顶部表面；
在衬底上方、并在半导体结构上方的所述至少一个共形层的顶部表面高度之下形成平面层；
无磨蚀剂蚀刻穿过在半导体结构顶部表面上方的栅极材料层；
其中，穿过栅极材料层的无磨蚀剂蚀刻还包括蚀刻栅极材料层，以留下与第一侧壁相邻设置的第一栅极材料部分和与第二侧壁相邻设置的第二栅极材料部分；
在半导体结构中形成第一电流端子区域；
在半导体结构中形成第二电流端子区域；
其中，第一功能晶体管的第一栅极包括第一栅极材料部分的材料，第一功能晶体管具有在第一电流端子区域和第二电流端子区域之间的第一沟道区域，所述第一沟道区域包括沿着与第一栅极相邻的第一侧壁设置的半导体结构的至少一个部分；
其中，第二功能晶体管的第二栅极包括第二栅极材料部分的材料，第二功能晶体管具有在第一电流端子区域和第二电流端子区域之间的第二沟道区域，所述第二沟道区域包括沿着与第二栅极相邻的第二侧壁设置的半导体结构的至少一个部分。
12.根据权利要求9所述的方法，其中无磨蚀剂蚀刻还包括无磨蚀剂蚀刻穿过在半导体结构的沟道区域上方的栅极材料层。
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