TWI361489B - Transistor with independent gate structures - Google Patents

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TWI361489B
TWI361489B TW093111745A TW93111745A TWI361489B TW I361489 B TWI361489 B TW I361489B TW 093111745 A TW093111745 A TW 093111745A TW 93111745 A TW93111745 A TW 93111745A TW I361489 B TWI361489 B TW I361489B
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Leo Mathew
Robert F Steimle
Ramachandran Muralidhar
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Freescale Semiconductor Inc
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Description

1361489 攻、發明說明-: 【發明所屬之技術領域】 本發明通常相關於〆電晶體’尤其相關於製造具獨立閘 結構的電晶體的方法。 【先前技術】 在毗鄰一通道區的數個側壁具有數個閘結構的數個電晶 體係用以實作半導體裝置中的電路結構，此一電晶體的一 範例為FinFET電晶體。通常一FinFET電晶體包括位於一 π翼片”結構中的一通道區，該翼片結構垂直於該基板及一 閘結構而延伸，該閘結構包括數個垂直閘元件，其沿著該 翼片結構的通道的數個側面而設置。有些實施例中，該通 道區在一向上延伸的源極區與汲極區之間延伸，在美國專 利第6,413,802號中說明一FinFET範例。 期望一半導體裝置可實作具有㈣獨立閉結構的電晶 體’該等閘結構係眺鄰—通道區的各側壁而設置，惟製造 此電曰曰體會有困難，例如，美國專利第6,433,6〇9號的圖 丁出具有獨立閘結構的—FinFET，惟由於在該翼片結構 U方分#卜閘結構的校準問題，而使此專利提供的製造 方法會有困難。 所期望的乃是有一敌& 叹良方法，可用以製造具數個獨立閘 結構的電晶體。 【發明内容】 相關申請案 本申請案於2003年$ Β μ ,, 牛5月22曰向美國提出申請為第 92723.doc 1361489 10/443,375號專利申請案。 在本發明一概念中，製造一半導體裝置的方法包括提供 一基板及該基板上方的一半導體結構，該半導體結構具有 -第-側壁、-第二側壁及一上表面。該方法亦包括在該 基板上方沈積至少一大體上正形層，該大體上正形層包括 至少一層閘材料，該大體上的正形層具有一上表面，其超 過該半導體結構-高度。該方法尚包括在該基板上方形成 一大體上平面層’其低於該半導體結構上方的至少一大體 上正形層的上表面高度，並以非研磨蝕刻穿透該半導體結 構的上表面上方的該層閘材料。 在本發明另—概Μ ’製造—半導體裝置的方法包括提 供一基板及該基板上方的一半導體結構，該半導體結構具 有-第-㈣、—第二側壁及—上表面。該方法亦包括在 該基板上方及在該半導體結構上方沈積一第一大體上正形 層閘材料，在該第-大體上正形層上方沈積—第二大體上 正形層材料，並在沈積該第：大體上正形層後，在該基板 上方形成-大體上平面層。該方法仍尚包括蝕刻穿透該半 導體結構的上表面上方的第一大體上正形層，蝕刻穿透該 半導體結構的上表面上方的第二大體上正形層，並對該第 一大體上正形層的一部分形成一接觸點。 在本發明另一概念中’形成一半導體結構的方法包括提 供一基板’並在該基板上形成一半導體翼片，該翼片具有 第側壁及一第二侧壁。該方法亦包括在該基板上方形 成—層電荷儲存材料’該層電荷儲存材料包括田比鄰該翼片 92723.doc 丄： 的第一側壁的第—Λβ八 π σ刀 鄰該翼片的第二側壁的第二 部分。該方法仍尚包括在 ^ ^ 4、 ^在料該層電荷儲存㈣後，在該 :形成—層問材料，該層閉材料包括蛾鄰該翼片的 第一側壁的第—部分， i 、 鄰該翼片的第二側壁的第二部 为。該方法仍尚包括移除該半 干等體翼片上方的該層閑材料。 【實施方式】 以下將詳細說明用以實施本 +赞明的模式，該說明意欲作
為本發明的示範實施例，不應用以餘本發明。
圖1根據本發明，以局部側剖圖說明在具獨立閘結構的電 晶體製造中，在—階段期間的一半導體晶圓實施例。晶圓 ιοί包括-基板，該基扳具有—絕緣層1〇3，在絕緣層而 上方已形成-結構104,結構1〇4包括形成於絕緣層ι〇3上方 的一半導體結構部分105，形成於半導體結構部分105及層 103上方的-介電層部分⑴（例如二氧化石夕），及位於部分 111及αΡ刀105上方的一氮化層部分丨〇9。在一實施例中，藉 由在層103上方沈積一層半導體材料而形成結構1〇4，在該 半導體層上方形成一介電層（例如藉由該半導體層的熱氧 化或藉由一尚Κ電介質的原子層沈積），然後並在該電介質 上方沈積一層氮化物。然後將該半導體層、該介電層及該 氮化層定圖案以形成結構104，然後在半導體結構部分1〇5 的數個側壁上形成一介電層丨〇6。如稍後將說明者，在結構 104的半導體結構部分1〇5中形成一電晶體的一通道區及數 個電流端子區。在一實施例中，半導體結構部分1 〇5由接合 在絕緣層103上的磊晶矽所製成，在另一實施例中，部分1〇5 92723.doc -8 - 1361489 由多晶石夕或其他半導體材料所製成。在—實施例中，結構 104係一FinFET的翼片結構，在其他實施例中部分1〇9可 由其他可用作硬式蝕刻罩幕的材料（例如其他電介質）所製 成。 參照至圖2，在晶圓101上方（包括在結構1〇4上方）沈積一 正形多晶矽層203，如稍後將說明者，利用多晶矽層2〇3而 形成一FinFET電晶體的數個獨立閘結構。在其他實施例 中，層203可由其他閘材料，諸如鎢、鈦、氮化鉅矽、矽化 物（諸如矽化鈷或矽化鎳等）、鍺、鍺化矽、其他金屬，或其 組合等所製成。在所示實施例中，然後在層2〇3上方沈積一 正形氮化層205，在一實施例中，使用層2〇5作為一抗反射 塗裝，並同時作為蝕刻層203的硬式罩幕，有些實施例中可 不包括層205。有些實施例中，可在層2〇5的沈積之前，先 摻雜層203，在此等實施例中，可利用單一或多個植入物以 夕種不同的能量、角度及/或種類而摻雜層2〇5。例如，在 一實施例中，層203的左側（相關於圖2的圖示）可在一第一角 度摻雜一第一雜質而使該部分具有一第一導電類型；層 的右側（相關於圖2的圖示）可在相關於圖2的圖示的一第二 角度掺雜一第二雜質，而使該部分具有一第二導電類型。 圖3以局部等軸圖說明已將層205及203定圖案以形成開 結構301後的晶圓1〇1，有些實施例中，利用習用的微影技 術將層205及203定圖案。在定圖案期間，移除氮化層部分 109位於結構104上方（但不在閘結構3〇1下方）的部分，在其 他實施例中，可在製造期間的稍後階段移除氮化層部分1〇9 ^2723.d〇c -9- 1361489 的此部分。- 結構104包括電流端子區303及305，該等電流端子區位於 結構104的部分105的各末端，在最終電晶體結構係—場效 電晶體（FET)的一實施例中，區域303及3〇5分別作用為源極 區及汲極區，此時例如可藉由離子植入或電漿摻雜而摻雜 區域303及305。 " 圖4以局部側刮圖說明在晶圓1〇1上方沈積一平面層*们 之後的晶圓101，有些實施例中，例如可由光學阻蝕劑、旋 塗式玻璃，或有機抗反射塗裝材料而製成層4〇3。可藉由旋 塗技術或藉由化|氣相沈積技術之後接著進行化學機械式 拋光或回流而形成層403。 圖5說明已將層4 〇 3蝕回至一位準而曝露部分5 〇 $後的晶 圓ιοί’該位準低於氮化層203(位於結構1〇4上方）的部分％ 的頂部。在-實施例中，例如可藉由習用乾式或濕式钮刻 技術將層403蝕回。在所示實施例中，在該蝕回之後，層403 的厚度至y足以覆蓋層2〇5的部分5()3，俾便不用移除部分 503而可藉由蝕刻而移除層2〇5的部分5〇5。 在其他實施例中，可藉由層403的材料的平面沈積達到圖 斤丁位準（或其他期望位準），而％成層彻的最終結構（如 圖5所示）。 圖說月如圖5的相同圖示，在藉由蚀刻將位於結構⑽ 上方的氮化層205的部分5〇5移除之後的情形。如圖6所示， 在部分5〇5的姓刻期間，層彻保護層2〇5的部分503免於遭 到移除。 92723.doc 1361489 參照至圖7’在移除層205的部分5〇5之後，藉由一非研磨 蝕刻（例如濕式或乾式）而移除層2〇3先前位於層2〇5的移除 部分505下面的部分，而形成獨立閘結構7〇丨及7〇3。在層2们 的蝕刻期間，層403(連同層205的剩餘部分）保護層2〇3的部 分707及709免於遭到移除。閘結構7〇1及7〇3各具有一垂直 口P刀’其位置係沿著結構1 04的一側壁。 利用平面層以幵）成數個獨立閘結構，無需額外的遮罩 步驟而可容許移除該閘材料的一部分，以形成一電晶體的 數個分開的間結構。有些實施例中，該平面層容許無需移 除該閘結構用以形成該等獨立閘結構的數個部分，而移除 該閘結構位於結構104上方的部分。有些實施例中，因該等 正形層的數個部分（包括位於結構刚上方的閘材料）從該平 面層露出’因此無需使用—額外遮罩步驟而可例如藉由姓 刻而移除該等部分，以隔離該等問結構。因此，可避免掉 先前所述在形成分開閘極時遭遇的校準問題。 圖8說明如圖7的相同圖示，在移除層4〇3及2〇5的剩餘部 分後的情形。有些實施例中，可藉由濕式或乾式银刻而移 除此等層纟其他實施例中，並未移除層彻及的剩餘 部分。 圖9以等軸圖說明圖8所示的電晶體，在稍後處理階段 中’由習用半導體技術而形成該電晶體的數個隔離物及矽 化層。區域903及905作用為電流端子接觸點(例如作為ρΕτ 的源/汲極接觸點）’㈣區域9〇7及9〇9分別作用為閉結構 701及703的閘極接觸點。 92723.doc -11 · 丄丄 成❹®8的相同圖示’分別在區域術及_上方形 成閑極通孔则及1005之後的情形，示出 1_沈積於該最終電晶體牡 軍材枓 菔、口構上方。在晶圓101上可執行本 未不出或說明的其他習用處理階段，以形成一半導體 !置的其他習用結構(諸如數個互連及鈍化層等)，然後將該 曰曰圓個別化而分離該晶圓的數個積體電路。 根據本發明，可藉由其他過程製造具有數個獨立閉結構 的電晶體’例如’如以上相關於圖10所述，形成數個隔離 物及/切化物之後，可執行平面層403的形成及位於結構 1 04上方的閘材料部分（例如在層2〇3中）的移除。亦可能益需 利用正形氮化層205而製造具獨立閘結構的電晶體，利用此 等實施例，將形成平面層4〇3,俾便將位於結構1〇4上方的 該層閘材料（例如203)的上部露出而用於蝕刻。 有些實施例中，可藉由硬式接線（例如在該等閘結構間延 伸的導電材料）’或藉由可容許用於該等閘結構而可選擇地 耦合一起的其他電晶體，而將數個獨立的閘結構耦合一起。 圖11至17根據本發明，以數個圖示提出在製造具有獨立 閘結構的另一電晶體實施例中，在多種不同階段期間的半 導體晶圓。所形成的電晶體亦包括位於該電晶體的數個閘 極與通道區間的數個電荷儲存位置，如稍後將說明者，可 利用此一電晶體作為非揮發性記憶裝置，而將資料儲存於 5亥等電荷儲存位置中。 晶圓1101包括具有一絕緣層1103的—基板，一結構11〇4 已形成於絕緣層1103上方，在一實施例中，結構丨i 〇4係用 92723.doc •12· 1361489 於一 FinFET電晶體的"翼片，，結構，該電晶體具有數 個電荷儲存位置。結構1104包括形成於絕緣層ιι〇3上方的 -半導體結構部分11G5，形成於半導體結構料11〇5及層 1103上方的-介電層部分1111(例如二氧切），及位於部分 1111及邛分1105上方的一氮化層部分11〇9。在一實施例 中，藉由在層1103上方形成一層半導體材料，在該半導體 材料層上方形成一介電層（例如藉由該半導體層的熱氧化 或藉由一高K電介質的原子層沈積），然後在該介電層上方 沈積一層氮化物而形成結構1104。然後將該半導體層、該 介電層及該氮化層定圖案以形成一結構，其中該半導體 層、介電層部分1111及氮化層部分11〇9的側壁互相緊接。 在所示貫把例中，然後修整該半導體層的剩餘部分而使剩 餘的半導體層的數個側壁凹陷，以形成圖u所示的部分 1105。在其他實施例中，並未修整結構部分1105，有些實 施例中，可在藉由習用半導體處理技術將該層半導體材料 定圖案之前，先摻雜結構部分1105而提供部分1105的通道 區一特定導電類型。 然後，在半導體結構部分1105的數個側壁上形成一介電 層1107，如稍後將說明者，在部分1105中形成該通道區及 數個電流端子h在—實施例中，半導體結構部分i 1〇5由 接合在絕緣層1103上的磊晶矽所製成，在其他實施例中， 部分1105可由多晶矽或其他半導體材料所製成。在一實施 例中，結構1104係一 FinFET的一翼片結構。 參照至圖12’然後在晶圓1101(包括結構1104)上方沈積一 92723.doc -13· 。笮儲存材料1203，在一實施例中，層i2〇3包括一層諸 如多晶碎等導^ + ，丨γ 干毛材料（例如’如同於浮動閘電晶體）。在其他 實施例中，層〗） 、 203可包括其他類型的電荷儲存材料，包括 具f複數個電荷捕捉元素的材料（例如，如同於薄膜電晶體 、氮匕夕）。在其他實施例中，層1203亦可包括分離的電荷 儲存材料（例如矽奈米晶體内嵌於一層電介質中）。有些實施 該等奈米晶體直徑為2至10 nm，並具有3至 口 11/Cm 2的密度。在其他實施例中，層1203可由多層所 ，諸如層石夕奈米晶體及一層沈積於該層石夕奈米晶體 上方的氮化矽（或一層内嵌於兩層介電材料間的矽奈米晶 體）。 圖13以局部側剖圖說明蝕刻層1203以移除層1203位於氮 化層部分1109上方及位於絕緣層11〇3上的部分後的晶圓 1101稍後將钱刻層1203所剩餘的數個部分，以形成位於 結構1104的數個相對面側壁上的隔離式電荷儲存結構1307 及1305。在一實施例中，利用各向異性乾式蝕刻將層丨之们 蝕刻’以形成儲存結構1307及1305 ;有些實施例中（其中該 電荷儲存材料由高電阻材料所製成，以便少（至無）漏電）， 未蝕刻層1203，在此類實施例中，具有數個電荷儲存位置 的數個電荷儲存結構將為一連續層丨203的一部分。 圖14以局部側剖圖說明在晶圓11〇1上方沈積一正形層控 制電介質1403後，及在層1403上方沈積一正形層閘材料 1407後的晶圓11〇1。 沈積閘材料層1407後，按照以上相關於圖2至8所述類似 92723.doc -14- 1361489 過程’而進一步處理該晶圓以形成兩個閘結構，例如，在 層1407上方沈積一氮化層（未示），該層類似於圖2中的氮化 層205 °然後將該氮化層及層14〇7定圖案以形成一閘結構 (類似於圖3所示閘結構301)。有些實施例中，在姓刻層1々ο? 後，將電荷儲存層1203位於介電層11 〇7的側面上及未在該 閘結構下方的部分加以蝕刻。形成一閘結構後，再形成一 平面層（類似於圖5中的層403)，其中曝露該氮化層位於結構 1104上方的部分（參見圖5及其討論内文）。移除該氮化層的 裸露部分後’再利用類似於圖6至8及其討論中所提出的方 式，將位於結構1104上方的閘材料加以蝕刻，以形成數個 閘結構1505及1503(參見圖15)。 圖15以局部側剖圖說明形成數個閘結構15〇5及15〇3之後 的晶圓1101 ’圖16以局部等轴圖說明圖15中所示的電晶體 結構。數個區域1607及1605作用為數個電流端子區，該等 區域有1611及1613作用為該等區域的數個電流端子接觸點 (例如作為FET的源/沒極接觸點）’數個區域1620及1617亦 分別作用為數個閘結構1505及1503)的閘極接觸點。 有些實施例中’將閘結構15〇3及1505加以摻雜，在一實 施例中，在該層閘材料上方沈積該氮化層（例如2〇5)之前， 先摻雜此等閘結構的材料。有些實施例中，亦在形成閘結 構1505及1503後才摻雜電流端子區16〇7及16〇5，以提供一 導體類型，該導電類型不同於半導體結構部分11〇5的通道 區的導電類型。 在精後處理階段中’藉由習用半導體技術而在電晶體結 92723.doc •15· 1361489 構1621上方形成數個矽化層、隔離物、閘極通孔及電流端 子通孔亦可在最終電晶體結構丨62丨上方沈積一低κ介電材 料（例如1009)。在晶圓11〇1上可執行本文未示出或說明的其 他習用處理階段，以形成一積體電路的其他習用結構（諸如 數個互連及鈍化層等）。 可利用圖16所示的最終電晶體結構1621作為一非揮發性 記憶單兀*，該記憶單元具有四個隔離的電荷儲存位置（在電 荷儲存結構1305及1307中分別各有兩個），該等電荷儲存位 置各可儲存一位元資料。 圖17以局部剖面上視圖說明圖16所示的電晶體結構 1621，電荷儲存結構13〇5包括兩個電荷儲存位置1709及 1711，而電荷儲存結構1307包括兩個電荷儲存位置1713及 1715。可藉由對電流端子區16〇5及16〇7及閘結構Η⑽及 1505施加電$，而程式化、讀取及/或拭除此四個電荷儲存 位置。 在一實施例中，電晶體結構1621的功能如同兩個共享源/ 、和區並各有兩個電荷儲存位置的功能MOPPET電晶體。 1。。構1503作用為該等功能電晶體之—者的閘極，而問結 構1505作用為另—功能電晶體的閘極。電荷儲存位置1709 及1711作用為具有閘結構15()3作為其閘極的功能電晶體的 電拷儲存位置，電荷儲存位置1713及1715作用為具有問結 構1505作為其閘極的功能電晶體的電荷儲存位置。 在所示實施例中，半導體結構部分11〇5包括一通道區 1725(大約由破折線加以區分），通道區咖位於電流端子區 92723.doc -16 - 1361489 1605與1607之間。將通道區1725加以摻雜以提供—第一導 電類型’並將電流端子區1605與1607加以摻雜以提供一第 二導電類型。 在電晶體結構1 62 1的操作期間，當一電壓施至閘結構 1503而超過與閘結構15〇3相關聯的功能電晶體的一電壓臨 界值時，沿著通道區1725毗鄰閘結構1503的側壁形成一反 向區。當一電壓施至閘結構15〇5而超過與該閘結構相關聯 的功能電晶體的一電壓臨界值時，沿著通道區1725毗鄰閘 結構1505的侧壁形成一反向層。有些實施例中（其中部分 1105在閘結構1503與1505之間較薄）’發生該等反向層的數 個區域會重疊。 可將電荷注入各個電荷儲存位置中（例如藉由熱載子注 入）’以增加與該電荷儲存位置相關聯的功能電晶體的臨界 電壓’例如’為將一電荷儲存於電荷儲存位置1 709中，將 正電壓（Vpp)施至閘結構15〇3，將1/2 νρρ施至電流端子區 1605，並將一接地電位施至電流端子區16〇7及閘結構15〇5。 可將各個電荷儲存位置互相獨立地加以讀取，將一正電 壓（Vdd)施至毗鄰一電荷儲存位置的閘結構，並將一正電壓 (Vdd)^至该電荷儲存位置對面側上的電流端子，將有效地 讀取該電荷儲存位置中所儲存的電荷，而不會受到其他電 荷儲存位置所儲存電荷的影響。例如，為讀取電荷儲存位 置1709 ’將一正電荷施至閘結構1503，並施至電流端子區 1607 ’將一接地電位（VSS)施至閘結構15〇5及電流端子區 1605她至電流端子區16〇7的電壓夠正向，俾有效地遮罩 92723.doc -17- 1361489 或遮蔽任何存在於電荷儲存位置1711十的電荷，依此，通 過該通道區的電流主要受到位置1709令所儲存電荷的影 響，而未受到其他任何電荷儲存位置所儲存電荷的影響。 為拭除一電荷儲存位置所儲存的電荷，可利用一熱電洞 注入技術，例如，為拭除電荷儲存位置17〇9中所儲存的電 荷，將一負電荷（-VPP)施至閘結構丨503，並將一正電荷（Vpp) 施至電流端子區1605，該電流端子毗鄰電荷儲存位置 1709。將一接地電位（Vss)施至電流端子區“㈦及閘結構 1505。 在另實加例巾，藉由將一負電壓（_Vpp)施至開結構 1503及1505，並將一正電壓（Vpp)施至電流端子區祕及 7 了同時拭除結構1621的數個電荷儲存位置。 ，在其他實施例中，可利用其他程式化、讀取及/或拭除技 '而程式化項取及/或拭除電晶體結構1621的電荷健存 位置中的電荷。 在其他實施例中，可利用電晶體結構1621，俾便只實< 兩個電何儲存位置，在—此類實施例中，第—電荷储存^ ，位於電荷儲存結構13()5中，而第二電荷儲存位置位於^ 荷儲存結構13 〇 7中。利用此等實施例，利用電晶體結構i 6 2 作為兩個功能電晶體，其中各功能電晶體包括—電荷儲； 位置在此-實施例的一範例中，該電荷儲存層將由導, 材料=列如夕晶石夕）所製成，例如，如同於浮動閘電晶體。 在“具有兩個電荷儲存位置的其他實施例中，各電荷信 存結構（咖及咖)將能獨立地儲存—電荷，但將電晶㊆ 92723.doc 1361489 Γ碎見讀取為具有4電壓臨界位準的單一功能電晶體，該電 值㈣兩電荷館存結構中所儲存電荷的函數。在此 實施例中，將利用施至該等閉結構的不同電壓而將該等電 荷健存結構程式化，利用施至兩間結構的單一電磨而讀取
該電晶體結構。有此并莖杳A y A 頁二此等實施例中，該等閘結構較佳屬於 不同導電類型，或具有不同的工作函數。 在其他實施例中，毗鄰該通道區的數個側壁具有數個閘 結構的-電晶體結構可具有其他配置，例如，通道區⑽ 的寬度、長度及/或高度可為其他尺寸。在其他實施例中， 亦可將多個電晶體結構鏈結一起，其中各電晶體結構與該 此鄰電晶體結構共享一電流端子區(例如16〇7)。該等通道區 (例如1725)及該等閘結構（例如15〇3及15〇5)將位於該等共 享電流端子區（例如1607與16〇5)之間。此一實作範例可由圖 18所示陣列所代表，其中一電晶體結構的電流端子區作用 為另一的電晶體結構的電流端子區。例如，參照至圖16， 當結構1104的中間結構163 1從末端結構1630延伸時，一第 二中間結構（未示）將從相反方向的末端結構163〇延伸（至相 對於圖17所示圖形的左邊）^當中間結構1631從末端結構 1629延伸時’一第三中間結構（未示）將從相反方向的末端結 構1629延伸（至相對於圖丨7所示圖形的右邊類似於閘結構 1503及1505的一對閘結構將毗鄰該第二中間結構及第三中 間結構的各侧壁，類似於閘結構1503及1505相對於中間結 構163 1的位置。 在其他實施例中，閘結構1503及1505可具有不同的導電 92723.doc -19- 1361489 類型，在一實施例中，此可藉由不同雜質種類的角度植入 而達成，例如可在閘結構1505植入一 p+雜質，並可在閘結 構1503植入一 N+雜質。 圖18以電路圖說明一非揮發性記憶體陣列，該記憶體陣 列將電晶體結構1621實作為包括四個儲存位置（1713、 1709、1715及1711)的一 §己憶單元。在一實施例中，陣列J 8〇】 係一積體電路裝置的非揮發性記憶體陣列，陣列丨8〇丨包括 許多s己憶單元，其中各單元（例如丨8〇9、18〇5、18〇7)實作類 似於電晶體結構1621的一電晶體結構。各單元包括類似於 儲存位置1713、1709、1715及1711的四個儲存位置。 各單元的數個閘結構（例如1505及1503)輕合至一字線， 例如’閘結構1505搞合至字線WL0，而閘結構1 5〇3麵合至 字線WL1。一記憶單元的各電流端子區耦合至一位元線， 例如，端子區的端子接觸點1611耦合至位元線BL1，而電流 端子接觸點1613耦合至位元線BL2。陣列18〇1的數個位元線 (BL0、BL1、BL2及 BL3)及數個字線（wl〇、WL1、WL2及 WL3)耦合至習用記憶體陣列控制電路結構（未示），以控制 該等線的電壓《該等記憶單元在數列及數行中，配置於陣 列1801中，在所示實施例中，數個單元18〇9及電晶體結構 1621的單元係位於同列中，而數個單元（18〇9及18〇7)係在同 行中β 圖19提出用以程式化、拭除及讀取儲存位置1713而施至 圖18所示位元線及字線的數個電壓，在一實施例中，
Vpp = 8_0 V，Vss=0，及 Vdd=4.0。為讀取儲存位置 1713，BL1 92723.doc -20- 1361489 耦合至一感應放大器（未示）（如圖19的表中以"SA"所指 明）’以判定該電晶體是否已導通。一電晶體是否已導通取 決於一電荷是否儲存在正讀取的電荷儲存位置（例如 1713)。為將位置1713程式化’將VPP/2的一電壓施至位元 線BL1及所有位於BL1之前的位元線（例如bl〇)，俾未將具 有一閘極搞合至字線WLO(位於位元線BL1之前）的數個位 置（例如電何儲存位置1821)程式化。將一接地電壓vss施至 位於BL1之後的所有位元線（例如BL2及BL3)，俾未有任何 位於位元線BL2之後的電荷儲存位置（例如1823)遭到不經 意的程式化。 在其他實施例中，可在一封閉拭除函數中拭除陣列18〇1 的數個電荷儲存位置，在此等實施例中，將一正電壓施至 所有位元線，並將一負電壓施至所有字線。 圖20提出用以程式化 '拭除及讀取儲存位置1711而施至 圖18所示位元線及字線的數個電壓。 如圖19及20的表格所示，在此等操作期間，在正程式化、 拭除或讀取的電荷儲存位置對面的一單元的閘極以接地 (vss)加以偏壓，例如在位置1713的程式化、栻除及讀取操 作期間，以VSS將閘結構1503(其在電荷儲存位置1713的對 面）偏壓。 圖21及22提供在另一實施例中施至陣列18〇1的數個位元 線及字線的數個電壓，用以程式化、拭除及讀取18〇1的數 個電荷儲存位置。在此實施例中，正程式化的一單元的電 荷儲存位置的對面閘極，以該單元（與該位置相關聯）的閘極 92723.doc •21 - 1361489 的相反電壓加以偏壓，例如，參照至圖21，為將位置1713 程式化，將一正電壓VPP施至該字線（WLO)，字線WLO輕合 至閘結構1505並與電荷儲存位置1713相關聯，並將_VPP施 至字線WL1，字線WL1耦合至閘結構1503並在電荷儲存位 置1713的對面。在此實施例中，該等電晶體結構的數個通 道區的寬度及導電性，係便於毗鄰一閘結構的通道區的電 位受到對面閘結構的影響。 因一負程式化電壓可施至正程式化的一電荷儲存位置的 對面閘極，因此可減少施至與正程式化單元相關聯的閘極 的電壓。例如，在一實施例中，vpp可為6 〇伏特，因此， 因為此實施例容許該程式化電壓減少，因此可利用較低的 程式化電壓。有些實施例中，減少該程式化電壓可容許提 供該程式化電壓的電路結構所需的面積減少。 由使用在一記憶體陣列中毗鄰數個相對面侧壁而具有數 個閘結構的-電晶體而發生的另—優勢為…電荷健存位 置的對面閘極可提供具有電壓控制電路的一電晶體(諸如 一 FmFET等）’該電壓控制電路有效地充任-平面CM0S電 :體的適當電壓控制電路。惟，不像平面CMOS電晶體的適 虽電壓控制電路’該對面閘極的電壓可獨立於該陣列的其 他歹i中的數個閘極而受到控制。相較於利用其他類型電荷 :存電晶體的可能情況，此容許—陣列使用更先 化及栻除技術。 八 利用圖1 8所示陣列 可實作的電荷儲存位 而 置 可發生的一優勢為，在一已知面積 較多於利用平面CMOS NVM單元 92723.doc •22- 1361489 者。此外，利用圖18的陣列，因僅利用兩個電流端子接觸 點即可程式化四個獨立的儲存位置，因此可將該等電晶體 更緊密地設置在一陣列中。有些實施例中，類似於電晶體 結構1621的一電晶體結構可輕易地實作於一積體電路中， 該積體電路具有實作FinFET科技或其他類型絕緣上矽科技 的數個裝置。 在另一實施例中，可將電晶體結構1261修改成一閘極與 該通道區的數個側壁間僅有一電荷儲存結構，利用此一電 晶體的一實施例，該對面側壁在它與該對面閘極間將不具 有電荷儲存結構，該對面閘極將作用為一有效適當偏壓 控制電路。 此外，諸如上述該等電晶體結構可實作於具有其他配置 的記憶體陣列中，在其他實施例中，在毗鄰一半導體結構 的數個相對面侧壁具有兩個獨立閘結S，並在該等閘結構 與忒等侧壁之間具有數個電荷儲存位置的一記憶單元，亦 可能由此說明書所提出者以外的其他半導體處理過程（包 括用以形成數個獨立閘結構的其他習用處理過程）加以製 造。 雖然已提出並說明本發明的數個特殊實施例，但根據本 的教不熟叫此藝者將了解，不用背離此發明及其較廣 泛概念’可作出進_步的變動及修改，因&，後附申請專 利规圍將用以在其範•内涵括所有此類變動及修改，視同 涵括在本發明的真精神及範疇内。 【圖式簡單說明】 92723.doc -23- 1361489 可明白 參照以下附圖可較佳了解本發明，熟諳此藝者並 本發明多個目的、特徵及優點。 階 圖1根據本發明，以局部側剖圖說明在電晶體製造、 段期間的一半導體晶圓實施例； 、的 圖2根據本發明，以局部側剖圖說明在 階段期間的一半導體晶圓實施例； 體^的另一 圖3根據本發明，以局部等軸圖說明在電晶體製造 階段期間的一半導體晶圓實施例； ~ 圖4根據本發明，以局部側剖圖說明在電晶體製造— 階段期間的一半導體晶圓實施例； 圖5根據本發明，以局部側剖圖說明在電晶體製造的另— 階段期間的一半導體'晶圓實施例； 另一 另一 圖6根據本發明，以局部側剖圖說明在電晶體製造的 階段期間的一半導體晶圓實施例，· ' 圖7根據本發明，以局部側剖圖說明在電晶體製造的 階段期’間的一半導體晶圓實施例； 圖8根據本發明，以局部側剖圖說明在電晶體製造的另 階段期間的一半導，體晶.圓實施例； 圖9根據本發明，以局部等軸圖說明在電晶體製造的另一 階段期間的—半導體晶圓實施例； 圖根據本發明，以局部側剖圖說明在電晶體製造的另 一階段期間的一半導體晶圓實施例； 圖11根據本發明，以局部側剖圖說明在電晶體製造的-階段期間的另一半導體晶圓實施例； 92723.doc -24 _ 圖12根據本發明’以局部側剖圖說明在電晶體製造的另 階段期間的另一半導體晶圓實施例； 圖13根據本發明，以局部側剖圖說明在電晶體製造的另 愍段期間的另一半導體晶圓實施例； 圖14根據本發明，以局部側到圖說明在電晶體製造的另 P白段期間的另一半導體晶圓實施例； 圖15根據本發明，以局部侧剖圖說明在電晶體製造的另 階段期間的另一半導體晶圓實施例； 圖16根據本發明，以局部等軸圖說明在電晶體製造的另 階段期間的另一半導體晶圓實施例； 圖17根據本發明，以局部剖面上視圖說明另一電晶體實 施例； 圖18根據本發明，以示意圖說明一記憶體陣列實施例； 圖19根據本發明’以表格說明施至一記憶體陣列的位元 線及字線以程式化、拭除及讀取該記憶體陣列的一電荷鎖 存俾置的一組電壓實施例； 圖20根據本發明，以表格說明施至一記憶體陣列的位元 線及字線以程式化、拭除及讀取該記憶體陣列的另一電荷 儲存位置的一組電壓實施例； 圖21根罈本發明，以表格說明施至另一記憶體陣列的位 元線及字線以程式化、拭除及讀取該記憶體陣列的一電荷 儲存位置的另r-組電壓實施例；及 圖22根據本發明，以表格說明施至另一記憶體陣列的位 元線及字線以程式化、拭除及讀取該記憶體陣列的另一電 92723.doc •25· 1361489 荷儲存位置的另一組電壓實施例。 除非特別註明，不同附圖中所使用的相同參照符號表 相同的項目。 【圖式代表符號說明】 1，301，1503, 1505 閘結構 101, 1101 晶圓 103, 403, 1103 層 104, 1104 結構 105 半導體結構部分 106, 1107 介電層 109, 1109 氮化層部分 111 介電層部分 203 多.晶發層 205 氮化層 303, 305 電流端子區 503, 505, 1105 部分 701, 703 閘結構 707, 709, 1111 部分 903, 905, 907, 909, 1617, 1620 區域 1003, 1005 閘極通孔 1009 低K介電材料 1203 電荷儲存層 1261, 1621 電晶體結構 1305, 1307 電荷儲存結構 92723.doc 26- 1361489 1403, 1407 - 正形層 1605, 1607, 161 1， 1613 電流端子區 1629, 1630 末端結構 1631 中間結構 1709, 1711， 1713, 1715, 1821 電荷儲存位置 1725 通道區 1801 陣列 1809 早兀 92723.doc -27-

Claims (1)

1361489 第093^1745號專利_請案 {—„„———— 中文申請專利範面替換本(1〇〇年3月）〖峰今月王衣| 拾、申請專利範圍： 一一一—_J 1. 一種製造半導體裝置之方法，包括： ，提供一基板，並在該基板上方提供一半導體結構，該 半導體結構具有—第-側壁、-第二側壁及-上表面； 在該基板上方沈積至少一大體上正形層，其中該大體 上：形層包括至少一閘材料層，其中該大體上正形層具 有一上表面，其位於該半導體結構上方之一高度； 在該半導體結構上方之至少一大體上正形層上表面高 度以下，並在該基板上方形成一大體上平面層； π 非研磨姓刻穿透該半導體結構上表面上方之閘材料 . 層；及 纟該基板上方形成該大體上平面層之前，先將該至少 -大體正形層定圖案以形成一閘結構，其中該非研磨蝕 刻穿透該半導體結構上表面上方之閉材料層尚包括 穿透該半導體結構上表面上方之閘結構之閘材料層。 2·如申請專利範圍第旧之方法，其中形成該大體上平面層 包括： 將該大體上平面層之材料沈積至該至少一大體上正形 層上表面高度以上之高度；及 將該大體上平面層之材料姓回至該至少一大體上正形 層上表面高度以下之高纟，以曝露該半導體結構上表面 上方之至少一大體上正形層之上表面。 3.如申請專利範圍第！項之方法，其中形成該大體上平面層 包括旋塗該大體上平面層之材料。 92723-1000304.doc 4· 一種製造半導體裝置之方法，包括： 提供一基板，並在該基板上方提供一半導體結構，該 半導體結構具有一第一側壁、一第二側壁及一上表面； 在該基板上方沈積至少一大體上正形層，其中該大體 上正形層包括至少一閘材料層，其中該大體上正形層具 有一上表面，其位於該半導體結構上方之一高度； 在該半導體結構上方之至少一大體上正形層上表面高 度以下，並在邊基板上方形成一大體上平面層；及 非研磨蝕刻穿透該半導體結構上表面上方之閘材料 層； 其中形成該大體上平面層包括，在該半導體基板之一 表面上方，將該大體上平面層之材料沈積至該至少一大 體上正形層上表面高度以下之高度。 5·如申請專利範圍第4項之方法，尚包括： 在該基板上方形成該大體上平面層之前，先將該至少 一大體正形層定圖案以形成一閘結構，其中該非研磨蝕 刻穿透該半導體結構上表面上方之閘材料層尚包括蝕刻 穿透該半導體結構上表面上方之閘結構之閘材料層。 6. 一種製造半導體裝置之方法，包括： 提供一基板’並在該基板上方提供一半導體結構，該 半導體結構具有一第一側壁、一第二側壁及一上表面； 在該基板上方沈積至少一大體上正形層，其中該大體 上正形層包括至少一閘材料層，其中該大體上正形層具 有一上表面，其位於該半導體結構上方之一高度； 92723-1000304.doc -2- 在4半導體結構上方之至少一大體上正形層上表面高 度以下，並在該基板上方形成一大體上平面層；及 非研磨蝕刻穿透該半導體結構上表面上方之閘材料 層； 其中該至少一大體上正形層在該閘材料層上方尚包括 —氮化層。 .種製造半導體裝置之方法，包括： 提供一基板，並在該基板上方提供一半導體結構，該 半導體結構具有-第-側壁第二側壁及-上表面； 在該基板上方沈積至少一大體上正形層，其中該大體 上正形層包括至少一閘材料層，其中該大體上正形層具 有一上表面，其位於該半導體結構上方之一高度； 在該半導體結構上方之至少一大體上正形層上表面高 度以下，並在該基板上方形成一大體上平面層；及 非研磨蝕刻穿透該半導體結構上表面上方之閘材料 層； 在形成該至少一大體上正形層之前，先在該半導體結 構上形成一介電層；及 在形成該至少-大體上正形層之前，先在該半導體結 構上方形成-層電荷儲存材料，該層電荷儲存材料包括 一第一部分，其位置毗鄰該第一側壁，及一第二部分， 其位置B比鄰該第二側壁。 8· 一種製造半導體裝置之方法，包括： 提供-基板，並在該基板上方提供一半導體結構，該 92723-丨 000304.doc 半導體結構具有一第一側壁、一第二側壁及一上表面； 在該基板上方沈積至少一大體上正形層，其中該大體 上正形層包括至少一閘材料層，其中該大體上正形層具 有一上表面，其位於該半導體結構上方之一高度； 在該半導體結構上方之至少一大體上正形層上表面高 度以下，並在該基板上方形成一大體上平面層；及 非研磨蝕刻穿透該半導體結構上表面上方之閘材料 層； 其中該至少一正形層包括在該層閘材料之後形成之一 第一大體上正形層，該第二大體上正形層用作一蝕刻停 止層。 9. 一種製造半導體裝置之方法，包括： 提供一基板，並在該基板上方提供一半導體結構，該 半導體結構具有一第一側壁、一第二側壁及—上表面； 在該基板上方沈積至少-大體上正形層，其中該大體 上正形層包括至少1材料層，其中該大體上正形層具 有一上表面，其位於該半導體結構上方之一高度； 在該半導體結構上方之至少—大體上正形層上表面高 度以下，並在該基板上方形成—大體上平面層；及 非研隸刻穿透該半導體結構上表面上方之閘材料 層； ’以相關於該第一類型 入該閘材料層中；及 ，以相關於該第二類型 在毗鄰該第一側壁之一面積中 基板之一第一角度將數個雜質植 在毗鄰該第二側壁之一面積中 92723-1000304.doc 1361489 基板之一第二角度將數個雜質植入該閘材料層中。 10. —種製造半導體裝置之方法，包括： 提供一基板及該基板上方之一半導體結構，該半導體 結構具有一第一側壁、一第二側壁及一上表面； 在該基板上方及在該半導體結構上方，沈積一第一大 體上正形層閘材料； 在該第一大體上正形層上方沈積一第二大體上正形層 材料； 沈積該第二大體上正形層後，在該基板上方形成一大 體上平面層； 银刻穿透該半導體結構上表面上方之第一大體上正形 層； 钮刻穿透該半導體結構上表面上方之第二大體上正形 層；及 形成與省f大體上正形層之一部分之一接觸點。 如申請專利範圍第10項之方法，其中透該第一大 體上正形層造成該第—大體上正形層之第一部分毗鄰該 半導體結構之第一側壁並在該基板之第一部分上方延 伸及省第一大體上正形層之第二部分毗鄰該半導體結 構之第二側壁並在該基板之第二部分上方延伸，其中該 第-部分與該第二部分互相以電隔離。 12.t申請專利範圍第10項之方法，其中該大體平面層係- 方疋塗材料。 13· 一種形成半導體結構之方法，包括： 92723-1000304.doc 提供一基板； 該翼片具有一第—侧 在該基板上形成一半導體翼片 壁及一第二側壁； 電荷儲存 及毗鄰該 在該基板上㈣成—層電荷儲存材料，該層 材料包括毗鄰該翼片之第一側壁之第一部分， 翼片之的第二側壁之第二部分； 形成該層電荷儲存材料後，在該基板上方形成—間材 料層，該閘材料層包括地鄰該翼片之第一側壁之第一部 分’及毗鄰該翼片之的第二側壁之第二部分；及 移除在該半導體翼片上方之閘材料層。 92723-1000304.doc
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