TW201642396A - 記憶體結構及其相關之交叉點記憶體陣列、電子系統及形成記憶體結構之方法 - Google Patents

記憶體結構及其相關之交叉點記憶體陣列、電子系統及形成記憶體結構之方法 Download PDF

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Abstract

記憶體結構，包括：在部分基底結構上方沿第一方向延伸之第一導線；在第一導線上方沿第一方向延伸之儲存元件結構；覆於部分儲存元件結構上方之隔離電極結構；在隔離電極結構上方沿垂直第一方向之第二方向延伸之選擇裝置結構；在選擇裝置結構上方沿第二方向延伸之第二導線；在第二導線上方沿第二方向延伸之額外選擇裝置結構；覆於部分額外選擇裝置結構上方之額外隔離電極結構；在額外隔離電極結構上方沿第一方向延伸之額外儲存元件結構；及在額外儲存元件結構上方沿第一方向延伸之第三導線。交叉點記憶體陣列、電子系統及相關方法。

Description

記憶體結構及其相關之交叉點記憶體陣列、電子系統及形成記憶體結構之方法 [優先權主張]
本申請案主張名稱為「Memory Structures and Related Cross-Point Memory Arrays,Electronic Systems,and Methods of Forming Memory Structures」之2015年5月14日申請之美國專利申請案第14/712,241號之申請日之權利。
本發明之實施例係關於半導體裝置設計及製作之領域。更具體言之，本發明之實施例係關於記憶體結構及其相關之交叉點記憶體陣列、電子系統及形成記憶體結構之方法。
半導體裝置設計者通常期望藉由減小個別特徵之尺寸且藉由減小相鄰特徵之間之間隔距離而提高一半導體裝置內之特徵之整合度或密度。另外，半導體裝置設計者通常期望設計不僅外觀緊湊且提供效能優點以及精簡設計之架構。
一半導體裝置之一實例係一記憶體裝置。記憶體裝置一般設置為電腦或其他電子裝置中之內部積體電路。存在諸多類型之記憶體，其包含(但不限於)隨機存取記憶體(RAM)、唯讀記憶體(ROM)、動態 隨機存取記憶體(DRAM)、同步動態隨機存取記憶體(SDRAM)、快閃記憶體及電阻可變記憶體。電阻可變記憶體之非限制性實例包含電阻隨機存取記憶體(RRAM)、導電橋隨機存取記憶體(導電橋RAM)、磁性隨機存取記憶體(MRAM)、相變材料(PCM)記憶體、相變隨機存取記憶體(PCRAM)、自旋力矩轉移隨機存取記憶體(STTRAM)、基於氧空位之記憶體及可程式化導體記憶體。
一些記憶體裝置包含展現配置成一交叉點架構之記憶體胞之記憶體陣列，該交叉點架構包含垂直(例如，正交)於額外導線(例如資料線，諸如位元線)延伸之導線(例如存取線，諸如字線)。記憶體陣列可為二維(2D)的以展現記憶體胞之一單一層疊(例如一單一階層、一單一層級)，或可為三維(3D)的以展現記憶體胞之多個層疊(例如多個層級、多個階層)。選擇裝置可用於選擇一3D記憶體陣列之特定記憶體胞。與記憶體裝置製作相關之挑戰包含減小一記憶體裝置之大小、增大一記憶體裝置之儲存密度及減少製作成本。
因此，需要新記憶體結構(諸如3D交叉點記憶體陣列)以及電子系統(其包含記憶體結構)及形成記憶體結構之簡單、具成本效益方法。
100‧‧‧記憶體結構
102‧‧‧基底結構
104‧‧‧介電結構
105‧‧‧溝渠
106‧‧‧第一導線
108‧‧‧儲存元件結構
110‧‧‧緩衝器結構
112‧‧‧電極結構
114‧‧‧選擇裝置材料
116‧‧‧導線材料
118‧‧‧額外選擇裝置材料
120‧‧‧電極材料
122‧‧‧遮罩材料
124‧‧‧開口
126‧‧‧選擇裝置建構
127‧‧‧記憶體胞
128‧‧‧選擇裝置結構
130‧‧‧第二導線
132‧‧‧額外選擇裝置結構
134‧‧‧額外電極結構
136‧‧‧遮罩結構
138‧‧‧隔離電極結構
140‧‧‧第一層疊
142‧‧‧額外介電結構
144‧‧‧犧牲結構
146‧‧‧額外溝渠
148‧‧‧額外儲存元件結構
150‧‧‧額外緩衝器結構
152‧‧‧第三導線
154‧‧‧額外開口
156‧‧‧額外隔離電極結構
158‧‧‧額外選擇裝置建構
159‧‧‧額外記憶體胞
160‧‧‧第二層疊
200‧‧‧電子系統
202‧‧‧記憶體裝置
204‧‧‧電子信號處理器裝置
206‧‧‧輸入裝置
208‧‧‧輸出裝置
圖1至圖8(其等包含圖4A及圖4B)係根據本發明之實施例繪示形成一記憶體結構之一方法的透視圖。
圖9係根據本發明之實施例繪示一電子系統的一示意方塊圖。
本發明揭示記憶體結構以及三維交叉點記憶體陣列、電子系統及形成記憶體結構之方法。在一些實施例中，一記憶體結構包含在一基底結構之部分上方沿一第一方向延伸之第一導線(例如存取線，諸如字線)。儲存元件結構可在該等第一導線上方沿該第一方向延伸。視情況而定，緩衝器結構可位於該等第一導線與該等儲存元件結構之 間且可沿該第一方向延伸。隔離電極結構可覆於該等儲存元件結構之部分上方。選擇裝置結構可在該等隔離電極結構上方沿垂直於該第一方向之一第二方向延伸。第二導線(例如資料線，諸如位元線)可在該等選擇裝置結構上方沿該第二方向延伸。額外選擇裝置結構可在該等第二導線上方沿該第二方向延伸。額外隔離電極結構可覆於該等額外選擇裝置結構之部分上方。額外儲存元件結構可在該等額外隔離電極結構上方沿該第一方向延伸。第三導線(例如額外存取線，諸如額外字線)可在該等額外儲存元件結構上方沿該第一方向延伸。視情況而定，額外緩衝器結構可位於該等第三導線與該等額外儲存元件結構之間且可沿該第一方向延伸。本發明之結構及方法可促進增大特徵密度以提供依靠高特徵密度之裝置(例如記憶體裝置)及系統(例如電子系統)之增強效能。
以下描述提供諸如材料類型、材料厚度及處理條件之特定細節以提供對本發明之實施例之一透徹描述。然而，一般技術者應瞭解，可在不採用此等特定細節之情況下實踐本發明之實施例。其實，可結合業界中所採用之習知製作技術來實踐本發明之實施例。另外，下文所提供之描述不形成用於製造一半導體裝置(例如一記憶體裝置)之一完整程序流程。下文所描述之記憶體結構不形成一完整半導體裝置。下文僅詳細描述理解本發明之實施例所需之程序動作及結構。可由習知製作技術執行由記憶體結構形成完整半導體裝置之額外動作。亦應注意，伴隨申請案之任何圖式僅供說明且因此未按比例繪製。另外，圖之間之共同元件可保留相同元件符號標識。
如本文所使用，術語「基板」意謂且包含額外材料形成於其上之一基底材料或建構。基板可為一半導體基板、一支撐結構上之一基底半導體層、具有形成於其上之一或多個層、結構或區域之一金屬電極或一半導體基板。基板可為一習知矽基板或包括一層半導電材料之 其他塊體基板。如本文所使用，術語「塊體基板」不僅意謂及包含矽晶圓，且意謂及包含絕緣體上矽(SOI)基板(諸如藍寶石上矽(SOS)基板及玻璃上矽(SOG)基板)、一基底半導體基座上之矽之磊晶層及其他半導體或光電材料(諸如矽鍺、鍺、砷化鎵、氮化鎵及磷化銦)。基板可經摻雜或可未經摻雜。
如本文所使用，術語「經組態」係指至少一結構及至少一器具之一或多者之一大小、形狀、材料組合物及配置以一預定方式促進該結構及該器具之一或多者之操作。
如本文所使用，除非內文另外明確指示，否則單數形式「一」及「該」意欲亦包含複數形式。
如本文所使用，「及/或」包含相關聯列項之一或多者之任何及所有組合。
如本文所使用，相對空間術語(諸如「在...之下」、「在...下方」、「下」、「底部」、「在...上方」、「上」、「頂部」、「前」、「後」、「左」、「右」及其類似者)可用於使用於描述一元件或特徵與另一(或另外若干)元件或特徵之關係之描述變簡便，如圖中所繪示。除非另外說明，否則相對空間術語意欲涵蓋材料之不同定向及圖中所描繪之定向。例如，若使圖中之材料顛倒，則描述為「在其他元件或特徵下方」或「在其他元件或特徵之下」或「在其他元件或特徵下面」或「在其他元件或特徵之底部上」之元件將被定向成「在該等其他元件或特徵上方」或「在該等其他元件或特徵之頂部上」。因此，一般技術者將明白，術語「在...下方」可涵蓋上方及下方之兩個定向，此取決於其中使用該術語之內文。材料可以其他方式定向(例如旋轉90度、顛倒、翻轉等等)且本文所使用之相對空間描述符可據此加以解譯。
如本文所使用，一給定參數、性質或條件所涉及之術語「實質 上」意謂且包含「在一定程度上」，一般技術者會將其理解為在一方差範圍內滿足該給定參數、性質或條件，諸如在可接受製造容限內。例如，取決於實質上滿足之特定參數、性質或條件，參數、性質或條件可至少滿足90.0%，至少滿足95.0%，至少滿足99.0%，或甚至至少滿足99.9%。
如本文所使用，一給定參數所涉及之術語「約」包含所陳述之值且具有內文指定之含義(例如，其包含與該給定參數之量測相關聯之誤差度)。
圖1至圖8係繪示形成一記憶體結構(諸如一記憶體裝置(例如一電阻可變記憶體裝置，諸如一RRAM裝置、一CBRAM裝置、一MRAM裝置、一PCM記憶體裝置、一PCRAM裝置、一STTRAM裝置、一基於氧空位之記憶體裝置及/或一可程式化導體記憶體裝置)之一3D交叉點記憶體陣列)之一方法之實施例的簡化透視圖。一般技術者易於通過下文所提供之描述而明白，本文所描述之方法可用於各種裝置中。換言之，每當期望形成一半導體裝置結構時，可使用本發明之方法。
參考圖1，一記憶體結構100可包含：一基底結構102；介電結構104，其位於基底結構102上或位於基底結構102上方且藉由溝渠105而彼此分離；及第一導線106(例如存取線，諸如字線)，其位於基底結構102上或位於基底結構102上方且位於溝渠105內。基底結構102可包括至少一電絕緣材料(例如至少一介電材料)，諸如以下之至少一者：氧化物材料(例如二氧化矽、磷矽酸鹽玻璃、硼矽酸鹽玻璃、硼磷矽酸鹽玻璃、氟矽酸鹽玻璃、二氧化鈦、二氧化鋯、二氧化鉿、氧化鉭、氧化鎂、氧化鋁或其等之一組合)、氮化物材料(例如氮化矽)、氮氧化物材料(例如氮氧化矽)、非晶碳或其等之一組合(例如上述材料之至少兩者之一積層)。在一些實施例中，基底結構102由氮化矽(Si3N4)形成且包含氮化矽(Si3N4)。基底結構102可定位於一基板中，定位於 一基板上，或定位於一基板上方。
介電結構104可由諸如以下之至少一者之至少一介電材料形成且包含該至少一介電材料：氧化物材料(例如二氧化矽、磷矽酸鹽玻璃、硼矽酸鹽玻璃、硼磷矽酸鹽玻璃、氟矽酸鹽玻璃、二氧化鈦、二氧化鋯、二氧化鉿、氧化鉭、氧化鎂、氧化鋁或其等之一組合)、氮化物材料(例如Si3N4)、氮氧化物材料(例如氮氧化矽)、非晶碳或其等之一組合(例如上述材料之至少兩者之一積層)。介電結構104之材料組合物可相同於或可不同於基底結構102之材料組合物。在一些實施例中，介電結構104由Si3N4形成且包含Si3N4。介電結構104之各者之尺寸(例如長度、寬度、高度)及間隔可經選擇以將所要尺寸及間隔提供給記憶體結構100之一或多個其他特徵(例如字線、儲存元件結構、電極結構)，如下文將進一步詳細描述。在一些實施例中，介電結構104經組態以用於一4F2記憶體架構(即，其中「F」表示最小微影特徵寬度)。例如，介電結構104之各者之一寬度可實質上相同於相鄰介電結構104之間之一距離(例如間隔)。在額外實施例中，介電結構104可經組態以用於一不同記憶體架構(例如一6F2記憶體架構、一8F2記憶體架構)。介電結構104之上表面可實質上彼此共面(例如，可共用一共同平面)。
第一導線106可由諸如以下各者之至少一導電材料形成且包含該至少一導線材料：一金屬、一金屬合金、一導電金屬氧化物、一導電金屬氮化物、一導電金屬矽化物、一導電摻雜半導體材料或其等之組合。例如(但不限於)，第一導線106可由以下之至少一者形成且包含該至少一者：鎢(W)、氮化鎢(WN)、鎳(Ni)、鉭(Ta)、氮化鉭(TaN)、矽化鉭(TaSi)、鉑(Pt)、銅(Cu)、銀(Ag)、金(Au)、鋁(Al)、鉬(Mo)、鈦(Ti)、氮化鈦(TiN)、矽化鈦(TiSi)、氮化鈦矽(TiSiN)、氮化鈦鋁(TiAlN)、氮化鉬(MoN)、銥(Ir)、氧化銥(IrOx)、釕(Ru)、氧化釕 (RuOx)及導電摻雜矽。在一些實施例中，第一導線106由W形成且包含W。可根據記憶體結構100之所要導線電阻性質而調適第一導線106之一厚度。第一導線106可填充溝渠105之一部分，使得第一導線106之上表面可相對於介電結構104之上表面而凹入。
可使用習知程序(例如習知沈積程序、習知光微影程序、習知材料移除程序)及習知處理設備(本文不再詳細描述)來形成基底結構102、介電結構104及第一導線106。例如(但不限於)，可在基底結構102上方形成(例如，透過原位生長、旋塗式塗佈、毯覆式塗佈、化學氣相沈積(CVD)、電漿增強化學氣相沈積(PECVD)、原子層沈積(ALD)及物理氣相沈積(PVD)之至少一者)且圖案化(例如，遮罩、曝光、顯影及蝕刻)一介電材料以形成介電結構104。接著，一導電材料可形成(例如，透過原位生長、旋塗式塗佈、毯覆式塗佈、CVD、PECVD、ALD及PVD之至少一者)於介電結構104上方及介電結構104之間且經凹入(例如，透過至少一材料移除程序，諸如一濕式蝕刻程序及一乾式蝕刻程序之至少一者)以形成第一導線106。
接著參考圖2，可形成儲存元件結構108於溝渠105(圖1)內之第一導線106上或溝渠105內之第一導線106上方，且可形成電極結構112於溝渠105內之儲存元件結構108上或溝渠105內之儲存元件結構108上方。另外，至少部分取決於儲存元件結構108之性質，可視情況形成緩衝器結構110於溝渠105內之第一導線106與儲存元件結構108之間。
儲存元件結構108(其亦可特性化為可程式化結構)可由至少一電阻可變材料形成且包含該至少一電阻可變材料。如本文所使用，術語「電阻可變材料」意謂且包含經配製以在將至少一物理信號(例如熱、電壓、電流或其他物理現象之至少一者)施加至其之後自一電阻狀態切換至另一電阻狀態之一材料。本發明之實施例不受限於一特定電阻可變材料。儲存元件結構108可(例如)由經組態及配製以用於以 下之一或多者之一電阻可變材料形成且包含該電阻可變材料：RRAM、CBRAM、MRAM、PCM記憶體、PCRAM、STTRAM、基於氧空位之記憶體及可程式化導體記憶體。適合之電阻可變材料包含(但不限於)主動切換材料(例如固體電解質材料，諸如過渡金屬氧化物(TMO)材料、硫族化物材料、介電金屬氧化物材料、包含兩種或兩種以上金屬及/或類金屬之混價氧化物)、金屬離子源材料、吸氧材料、相變材料、二元金屬氧化物材料、超巨磁阻材料及基於聚合物之電阻可變材料。在一些實施例中，儲存元件結構108由氧化物材料形成且包含該氧化物材料。
儲存元件結構108可在溝渠105(圖1)內展現任何所要形狀及任何所要大小。例如，儲存元件結構108可在第一導線106之上表面上或在第一導線106之上表面上方橫向延伸且可在介電結構104之對置側壁上或在介電結構104之對置側壁上方縱向延伸。如本文所使用，術語「橫向」及「橫向地」之各者意謂且包含沿實質上平行於基底結構102之一方向延伸，不管基底結構102之定向如何。據此，如本文所使用，術語「縱向」及「縱向地」之各者意謂且包含沿實質上垂直於基底結構102之一方向延伸，不管基底結構102之定向如何。如圖2中所展示，在一些實施例中，儲存元件結構108可展現一大體上呈「U形」之幾何形狀，其包含相鄰於介電結構104之對置側壁之豎向部分及接近於溝渠105之中央區域之凹入部分。儲存元件結構108可實質上被侷限於(例如，實質上被縱向侷限於、實質上被橫向侷限於)溝渠105之邊界(例如縱向邊界、橫向邊界)內。儲存元件結構108可在溝渠105內展現任何所要厚度。
若存在緩衝器結構110，則緩衝器結構110可包括經配製以充當一離子儲集器、一固體電解質離子導體及一離子擴散障壁之一或多者之至少一材料。緩衝器結構110可為同質的(例如，可包括一單一材料 層)或可為異質的(例如，可包括至少兩個不同材料層之一堆疊)。緩衝器結構110之存在或不存在可至少部分取決於儲存元件結構108之性質(其可取決於將使儲存元件結構108包含於其中之記憶體裝置之類型)。作為一非限制性實例，若儲存元件結構108由一主動切換材料(例如一TMO材料、一介電金屬氧化物、一硫族化物材料)、一金屬離子源材料或一吸氧材料形成且包含該主動切換材料、該金屬離子源材料或該吸氧材料，則可包含緩衝器結構110。作為另一非限制性實例，若儲存元件結構108由一相變材料形成且包含該相變材料，則可省略(或不存在)緩衝器結構110。在一些實施例中，緩衝器結構110係存在的且包括第一導線106上或第一導線106上方之一離子儲集器材料及該離子儲集器材料上或該離子儲集器材料上方之一固體電解質離子導體材料。若包含緩衝器結構110，則緩衝器結構110可在溝渠105(圖1)內展現任何所要形狀及任何所要大小。
電極結構112(例如電極接點)可由諸如以下各者之一導電材料形成且包含該導電材料：一金屬、一金屬合金、一導電金屬氧化物、一導電金屬氮化物、一導電金屬矽化物、一導電摻雜半導體材料或其等之組合。電極結構112可(例如)由以下之至少一者形成且包含該至少一者：W、WN、Ni、Ta、TaN、TaSi、Pt、Cu、Ag、Au、Al、Mo、Ti、TiN、TiSi、TiSiN、TiAlN、MoN、Ir、IrOx、Ru、RuOx及導電摻雜矽。電極結構112之材料組合物可相同於或可不同於第一導線106之材料組合物。在一些實施例中，電極結構112由TiN形成且包含TiN。電極結構112可在溝渠105(圖1)內展現任何所要形狀及任何所要大小。電極結構112可至少部分由溝渠105內之儲存元件結構108環繞。例如，如圖2中所展示，電極結構112之下表面及對置側壁可由溝渠105內之儲存元件結構108環繞。電極結構112可實質上被侷限於(例如，實質上被縱向侷限於、實質上被橫向侷限於)溝渠105之邊界(例 如縱向邊界、橫向邊界)內。介電結構104之上表面可實質上與電極結構112之上表面共面(例如，可共用一共同平面)。
可透過一鑲嵌程序(例如一基於非蝕刻之程序，諸如無電漿蝕刻之一程序)而形成儲存元件結構108、電極結構112及緩衝器結構110(若存在)之一或多者。例如(但不限於)，在一些實施例中，可形成一緩衝器材料於介電結構104及第一導線106上或介電結構104及第一導線106上方，可形成一儲存元件材料於該緩衝器材料上或該緩衝器材料上方，且可形成一導電材料於該儲存元件材料上或該儲存元件材料上方。接著，可採用至少一拋光程序(例如至少一化學機械拋光(CMP)程序)來移除溝渠105(圖1)外之該導電材料、該儲存元件材料及該緩衝器材料之部分(例如覆於介電結構104之上表面上方之該導電材料、該儲存元件材料及該緩衝器材料之部分)以形成電極結構112、儲存元件結構108及緩衝器結構110。在額外實施例中，可在形成電極結構112及儲存元件結構108之前形成緩衝器結構110(若存在)。例如，可形成一緩衝器材料於介電結構104及第一導線106上或介電結構104及第一導線106上方，且可使用至少一材料移除程序(例如一濕式蝕刻程序及一乾式蝕刻程序之至少一者)來使該緩衝器材料凹入以形成緩衝器結構110於溝渠105內。其後，可形成一儲存元件材料於緩衝器結構110、介電結構104及第一導線106上或緩衝器結構110、介電結構104及第一導線106上方，且可形成一導線材料於該儲存元件材料上或該儲存元件材料上方。接著，可使用至少一拋光程序來移除溝渠105外之該導電材料及該儲存元件材料之部分以形成電極結構112及儲存元件結構108。在其中省略緩衝器結構110之進一步實施例中，可形成該儲存元件材料於介電結構104及第一導線106上或介電結構104及第一導線106上方，可形成該導電材料於該儲存元件材料上或該儲存元件材料上方，且可使用至少一拋光程序來移除溝渠105外之該導電材料 及該儲存元件材料之部分以形成電極結構112及儲存元件結構108。
透過一鑲嵌程序而形成儲存元件結構108、電極結構112及緩衝器結構110(若存在)之一或多者可促進利用無法蝕刻之材料來形成記憶體結構(例如3D交叉點記憶體陣列)。例如，透過一鑲嵌程序而形成儲存元件結構108、電極結構112及緩衝器結構110之一或多者可促進無法與習知蝕刻程序(諸如習知電漿蝕刻程序)相容及/或會非所要地由該等習知蝕刻程序損壞之材料(例如含鹵素之材料)之使用。
接著參考圖3，可形成一選擇裝置材料114於介電結構104、儲存元件結構108及電極結構112上或介電結構104、儲存元件結構108及電極結構112上方，可形成一導線材料116於選擇裝置材料114上或選擇裝置材料114上方，可形成一額外選擇裝置材料118於導線材料116上或導線材料116上方，可形成一電極材料120於額外選擇裝置材料118上或額外選擇裝置材料118上方，且可形成一遮罩材料122於電極材料120上或電極材料120上方。
選擇裝置材料114(例如存取裝置材料)可由至少一材料形成且包含該至少一材料，該至少一材料相對於電極結構112及導線材料116之(若干)材料組合物而組態及配製以形成其下面之儲存元件結構108之一開關。選擇裝置材料114可包括至少一硫族化物材料、至少一半導體材料及至少一絕緣材料之一或多者，選擇裝置材料114與電極結構112及導線材料116一起形成一非歐姆裝置(NOD)堆疊。例如，該NOD堆疊可展現一雙向定限開關(OTS)組態、一導體-半導體-導體(CSC)開關組態、一金屬-絕緣體-金屬(MIM)開關組態、一金屬-半導體-金屬(MSM)開關組態、一金屬-絕緣體-絕緣體-金屬(MIIM)開關組態、一金屬-半導體-半導體-金屬(MSSM)開關組態、一金屬-絕緣體-半導體-金屬(MISM)開關組態、一金屬-半導體-絕緣體-金屬(MSIM)開關組態、一金屬-絕緣體-半導體-絕緣體-金屬(MISIM)開關組態、一金屬-半導 體-絕緣體-半導體-金屬(MSISM)開關組態、一金屬-絕緣體-絕緣體-絕緣體-金屬(MIIIM)開關組態、一金屬-半導體-半導體-半導體-金屬(MSSSM)開關組態或另一類型之兩端子選擇裝置組態。可使選擇裝置材料114依任何所要厚度形成於介電結構104、儲存元件結構108及電極結構112上或介電結構104、儲存元件結構108及電極結構112上方。
導線材料116可由諸如以下各者之一導電材料形成且包含該導電材料：一金屬、一金屬合金、一導電金屬氧化物、一導電金屬氮化物、一導電金屬矽化物、一導電摻雜半導體材料或其等之組合。例如，導線材料116可由以下之至少一者形成且包含該至少一者：W、WN、Ni、Ta、TaN、TaSi、Pt、Cu、Ag、Au、Al、Mo、Ti、TiN、TiSi、TiSiN、TiAlN、MoN、Ir、IrOx、Ru、RuOx及導電摻雜矽。導線材料116之材料組合物可相同於或可不同於第一導線106及電極結構112之一或多者之(若干)材料組合物。在至少一些實施例中，導線材料116由W形成且包含W。可使導線材料116依任何所要厚度形成於選擇裝置材料114上或選擇裝置材料114上方。
額外選擇裝置材料118(例如額外存取裝置材料)可由至少一材料形成且包含該至少一材料，該至少一材料相對於導線材料116及電極材料120之(若干)材料組合物而組態及配製以形成待随後形成於其上方之額外儲存元件結構之一開關。額外選擇裝置材料118可包括至少一硫族化物材料、至少一半導體材料及至少一絕緣材料之一或多者，額外選擇裝置材料118與導線材料116及電極材料120一起形成一額外NOD堆疊。例如，該額外NOD堆疊可展現一OTS組態、一CSC開關組態、一MIM開關組態、一MSM開關組態、一MIIM開關組態、一MSSM開關組態、一MISM開關組態、一MSIM開關組態、一MISIM開關組態、一MSISM開關組態、一MIIIM開關組態、一MSSSM開關組態或另一類型之兩端子選擇裝置組態。可使額外選擇裝置材料118依 任何所要厚度形成於導線材料116上或導線材料116上方。額外選擇裝置材料118可展現實質上相同於選擇裝置材料114之材料組合物及厚度，或額外選擇裝置材料118之材料組合物及厚度之至少一者可不同於選擇裝置材料114之材料組合物及/或厚度。
電極材料120可由諸如以下各者之一導電材料形成且包含該導電材料：一金屬、一金屬合金、一導電金屬氧化物、一導電金屬氮化物、一導電金屬矽化物、一導電摻雜半導體材料或其等之組合。例如，電極材料120可由以下之至少一者形成且包含該至少一者：W、WN、Ni、Ta、TaN、TaSi、Pt、Cu、Ag、Au、Al、Mo、Ti、TiN、TiSi、TiSiN、TiAlN、MoN、Ir、IrOx、Ru、RuOx及導電摻雜矽。電極材料120之材料組合物可相同於或可不同於第一導線106、電極結構112及導線材料116之一或多者之(若干)材料組合物。在至少一些實施例中，電極材料120由TiN形成且包含TiN。可使電極材料120依任何所要厚度形成於額外選擇裝置材料118上或額外選擇裝置材料118上方。電極材料120可展現實質上相同於電極結構112之厚度或可展現不同於電極結構112之一厚度。
遮罩材料122可由至少一材料(例如至少一硬遮罩材料)形成且包含該至少一材料，該至少一材料適合用作為一蝕刻遮罩以圖案化其下面之材料及結構之一或多者(例如電極材料120、額外選擇裝置材料118、導線材料116、選擇裝置材料114及電極結構112之一或多者)。例如(但不限於)，遮罩材料122可由以下之至少一者形成且包含該至少一者：非晶碳、矽、氧化矽、氮化矽、碳氧化矽、氧化鋁及氮氧化矽。遮罩材料122可為同質的(例如，可包括一單一材料層)或可為異質的(例如，可包括展現至少兩個不同材料層之一堆疊)。可使遮罩材料122依任何所要厚度形成於電極材料120上或電極材料120上方。
可使用習知程序(例如習知沈積程序，諸如原位生長、旋塗式塗 佈、毯覆式塗佈、CVD、PECVD、ALD及PVD之至少一者)及習知處理設備(本文不再詳細描述)來形成選擇裝置材料114、導線材料116、額外選擇裝置材料118、電極材料120及遮罩材料122。
接著參考圖4A，可形成穿過遮罩材料122(圖3)、電極材料120(圖3)、額外選擇裝置材料118(圖3)、導線材料116(圖3)、選擇裝置材料114(圖3)及電極結構112(圖3)之各者之開口124以分別形成遮罩結構136、額外電極結構134、額外選擇裝置結構132、第二導線130(例如資料線，諸如位元線)、選擇裝置結構128及隔離電極結構138。圖4B展示圖4A中所描繪之處理階段中之記憶體結構100，其中省略遮罩結構136、額外電極結構134、額外選擇裝置結構132、第二導線130及選擇裝置結構128以繪示：開口124(圖4A)延伸至儲存元件結構108之上表面以形成隔離電極結構138。
返回至圖4A，開口124之橫向尺寸可實質上相同於或可不同於介電結構104之橫向尺寸。在一些實施例中，開口124(且因此隔離電極結構138、選擇裝置結構128、第二導線130、額外選擇裝置結構132及額外電極結構134)經組態以用於一4F2記憶體架構。另外，額外電極結構134、額外選擇裝置結構132、第二導線130及選擇裝置結構128之各者可沿實質上垂直(例如正交)於介電結構104、第一導線106、儲存元件結構108及緩衝器結構110(若存在)之一延伸方向的一方向延伸。
如圖4A中所展示，第二導線130、選擇裝置結構128及隔離電極結構138可形成記憶體結構100之一第一層疊140(例如一第一階層、一第一層級)之選擇裝置建構126。接著，選擇裝置建構126、儲存元件結構108及緩衝器結構110(若存在)可形成記憶體結構100之第一層疊140之記憶體胞127。此外，可利用第二導線130、額外選擇裝置結構132及額外電極結構134來形成記憶體結構100之一第二層疊(例如一第二階層、一第二層級)之額外選擇裝置建構，如下文將進一步詳細 描述。接著，此等額外選擇裝置建構可與隨後形成之額外儲存元件結構及隨後形成之緩衝器結構(若存在)一起形成記憶體結構100之第二層疊之額外記憶體胞，亦如下文將進一步詳細描述。第二導線130可由記憶體結構100之第一層疊140及第二層疊共用(例如，共同用於記憶體結構100之第一層疊140及第二層疊)。
可使用至少一材料移除程序來形成開口124(且因此形成遮罩結構136、額外電極結構134、額外選擇裝置結構132、第二導線130、選擇裝置結構128及隔離電極結構138)。例如，可使遮罩材料122(圖3)、電極材料120(圖3)、額外選擇裝置材料118(圖3)、導線材料116(圖3)、選擇裝置材料114(圖3)及電極結構112(圖3)曝露於至少一蝕刻程序(例如：至少一乾式蝕刻程序，諸如一反應性離子蝕刻(RIE)程序、一深度RIE程序、一電漿蝕刻程序、一反應性離子束蝕刻程序及一化學輔助離子束蝕刻程序之至少一者；至少一濕式蝕刻程序，諸如氫氟酸蝕刻程序、緩衝氫氟酸蝕刻程序及緩衝氧化物蝕刻程序之至少一者)以形成延伸至儲存元件結構108(例如，延伸至儲存元件結構108之上表面)之開口124。材料移除程序可移除遮罩材料122、電極材料120、額外選擇裝置材料118、導線材料116、選擇裝置材料114及電極結構112之曝露部分且實質上不移除儲存元件結構108之曝露部分。
本發明之方法有利地促進在不必執行多個光微影圖案化程序之情況下形成額外電極結構134、額外選擇裝置結構132、第二導線130、選擇裝置結構128及隔離電極結構138。例如，可利用一單一光微影圖案化程序(例如一單一光阻沈積、遮罩及圖案化程序)來形成開口124之一圖案，且可使該圖案延伸至儲存元件結構108以形成額外電極結構134、額外選擇裝置結構132、第二導線130、選擇裝置結構128及隔離電極結構138。使用單一光微影圖案化程序來形成額外電極結構134、額外選擇裝置結構132、第二導線130、選擇裝置結構128及隔 離電極結構138可比形成記憶體結構之習知方法提高效率且降低處理複雜性。
接著參考圖5，可形成額外介電結構142於開口124(圖4A)內。額外介電結構142可由諸如以下之至少一者之至少一介電材料形成且包含該至少一介電材料：氧化物材料(例如二氧化矽、磷矽酸鹽玻璃、硼矽酸鹽玻璃、硼磷矽酸鹽玻璃、氟矽酸鹽玻璃、二氧化鈦、二氧化鋯、二氧化鉿、氧化鉭、氧化鎂、氧化鋁、其等之一組合)、氮化物材料(例如Si3N4)、氮氧化物材料(例如氮氧化矽)、非晶碳或其等之一組合(例如上述材料之至少兩者之一積層)。額外介電結構142之材料組合物可實質上相同於或可不同於基底結構102及介電結構104之一或多者之(若干)材料組合物。在一些實施例中，額外介電結構142由Si3N4形成且包含Si3N4。
如圖5中所展示，額外介電結構142可實質上填充開口124(圖4A)之部分以至少部分由額外電極結構134、額外選擇裝置結構132、第二導線130、選擇裝置結構128及隔離電極結構138界定。例如，可形成額外介電結構142於由開口124曝露之儲存元件結構108及介電結構104之上表面上或該等上表面上方，且可橫向形成額外介電結構142於額外電極結構134、額外選擇裝置結構132、第二導線130、選擇裝置結構128及隔離電極結構138之間。額外介電結構142之橫向尺寸可對應於開口124之橫向尺寸。另外，額外介電結構142之上表面可實質上彼此共面(例如，可共用一共同平面)且實質上與額外電極結構134之上表面共面。
可使用習知程序(例如習知沈積程序、習知材料移除程序)及習知處理設備(本文不再詳細描述)來形成額外介電結構142。例如(但不限於)，可形成一介電材料(例如，透過原位生長、旋塗式塗佈、毯覆式塗佈、CVD、PECVD、ALD及PVD之至少一者)於開口124(圖4A)內 及開口124外以實質上填充開口124，接著，可使用至少一材料移除程序(例如至少一CMP程序)來實質上移除開口124外之該介電材料之部分(例如覆於額外電極結構134之上表面上方之該介電材料之部分)且形成額外介電結構142。在一些實施例中，在形成額外介電結構142之前(例如，在形成該介電材料於開口124內之前)移除遮罩結構136(圖4A)。在額外實施例中，可形成該介電材料於開口124內及開口124外，接著，可實質上移除遮罩結構136及開口124外之該介電材料之部分以形成額外介電結構142。
接著參考圖6，可形成藉由額外溝渠146而彼此分離之犧牲結構144於額外電極結構134及額外介電結構142之上表面上或該等上表面上方。犧牲結構144可由至少一材料形成且包含該至少一材料，該至少一材料相對於額外電極結構134、額外介電結構142及待形成於額外溝渠146內之額外結構(例如額外緩衝器結構、額外儲存元件結構、額外字線)而選擇性地可蝕刻。如本文所使用，若一材料展現比另一材料之蝕刻率大至少約5倍(5x)之一蝕刻率(諸如，更大約10倍(10x)，更大約20倍(20x)，或更大約40倍(40x))，則該材料相對於該另一材料而「選擇性地可蝕刻」。例如(但不限於)，犧性結構144可由非晶碳形成且包含非晶碳。
可至少部分基於待形成於額外溝渠146內之額外結構(例如額外緩衝器結構、額外儲存元件結構、第三導線)之所要尺寸及所要間隔而選擇犧牲結構144及額外溝渠146之尺寸及間隔。在一些實施例中，犧性結構144及額外溝渠146之尺寸及間隔經組態以用於一4F2記憶體架構。在額外實施例中，犧牲結構144及額外溝渠146之尺寸及間隔經組態以用於一不同記憶體架構(例如一6F2記憶體架構、一8F2記憶體架構)。額外溝渠146之橫向尺寸可實質上相同於介電結構104之橫向尺寸或可不同於介電結構104之橫向尺寸。另外，如圖6中所展示，犧牲 結構114及額外溝渠146可沿實質上垂直於額外介電結構142、額外電極結構134、額外選擇裝置結構132、第二導線130及選擇裝置結構128之一延伸方向的一方向延伸。即，犧牲結構144及額外溝渠146可沿實質上相同於介電結構104、第一導線106、儲存元件結構108及緩衝器結構110(若存在)之方向延伸。
可使用習知程序(例如習知沈積程序、習知材料移除程序)及習知處理設備(本文不再詳細描述)來形成犧牲結構144。例如(但不限於)，可形成一犧牲材料(例如，透過原位生長、旋塗式塗佈、毯覆式塗佈、CVD、PECVD、ALD及PVD之至少一者)於額外電極結構134及額外介電結構142上或額外電極結構134及額外介電結構142上方。其後，可使用至少一材料移除程序(例如至少一蝕刻程序，諸如至少一乾式蝕刻程序)來移除該犧牲材料至額外電極結構134及額外介電結構142之上表面之部分且形成犧牲結構144及額外溝渠146。
接著參考圖7，可形成額外儲存元件結構148於額外溝渠146(圖6)內，且可形成第三導線152(例如額外存取線，諸如額外字線)於額外溝渠146內之額外儲存元件結構148上或額外儲存元件結構148上方。另外，至少部分取決於額外儲存元件結構148之性質，可視情況形成額外緩衝器結構150於額外溝渠146內之額外儲存元件結構148與第三導線152之間。
額外儲存元件結構148(其亦可特性化為額外可程式化結構)可由至少一電阻可變材料形成且包含該至少一電阻可變材料。本發明之實施例不受限於一特定電阻可變材料。例如，額外儲存元件結構148可由一電阻可變材料形成且包含該電阻可變材料，該電阻可變材料經組態且經配製以用於RRAM、CBRAM、MRAM、PCM記憶體、PCRAM、STTRAM、基於氧空位之記憶體及可程式化導體記憶體之一或多者。適合之電阻可變材料包含(但不限於)主動切換材料(例如固 態電解質材料，諸如過渡金屬氧化物材料、硫族化物材料、介電金屬氧化物材料、包含兩種或兩種以上金屬及/或類金屬之混價氧化物)、金屬離子源材料、吸氧材料、相變材料、二元金屬氧化物材料、超巨磁阻材料及基於聚合物之電阻可變材料。在一些實施例中，額外儲存元件結構148由氧化物材料形成且包含該氧化物材料。額外儲存元件結構148之材料組合物可實質上相同於或可不同於儲存元件結構108之材料組合物。在一些實施例中，額外儲存元件結構148之材料組合物實質上相同於儲存元件結構108之材料組合物。
額外儲存元件結構148可在額外溝渠146(圖6)內展現任何所要形狀及任何所要大小。例如，額外儲存元件結構148可在額外電極結構134及額外介電結構142之上表面上或該等上表面上方橫向延伸且可在犧牲結構144之對置側壁上或該等對置側壁上方縱向延伸。如圖7中所展示，額外儲存元件結構148可展現一大體上呈「U形」之幾何形狀，其包含相鄰於犧牲結構144之對置側壁之豎向部分及接近於額外溝渠146之中央區域之凹入部分。在額外實施例中，額外儲存元件結構148可在額外溝渠146內展現一不同形狀，諸如一實質上呈矩形之形狀。額外儲存元件結構148可實質上被侷限於(例如，實質上被縱向侷限於、實質上被橫向侷限於)額外溝渠146之邊界(例如縱向邊界、橫向邊界)內。額外儲存元件結構148可在額外溝渠146內展現任何所要厚度。額外儲存元件結構148可展現實質上相同於儲存元件結構108之形狀及實質上相同於儲存元件結構108之大小，或額外儲存元件結構148可展現不同於儲存元件結構108之一形狀及一大小之至少一者。
若存在額外緩衝器結構150，則額外緩衝器結構150可包括經配製以充當一離子儲集器、一固體電解質離子導體及一離子擴散障壁之一或多者之至少一材料。額外緩衝器結構150可為同質的(例如，可包括一單一材料層)或可為異質的(例如，可包括至少兩個不同材料層之 一堆疊)。額外緩衝器結構150之存在或不存在可至少部分取決於額外儲存元件結構148之性質(其可取決於將使額外儲存元件結構148包含於其中之記憶體之類型)。作為一非限制性實例，若額外儲存元件結構148由一主動切換材料(例如一過渡金屬氧化物材料、一介電金屬氧化物、一硫族化物材料)、一金屬離子源材料或一吸氧材料形成且包含該主動切換材料、該金屬離子源材料或該吸氧材料，則可包含額外緩衝器結構150。作為另一非限制性實例，若額外儲存元件結構148由一相變材料形成且包含該相變材料，則可省略(例如，不存在)額外緩衝器結構150。額外緩衝器結構150之材料組合物可實質上相同於或可不同於緩衝器結構110之材料組合物。在一些實施例中，額外緩衝器結構150係存在的且包括額外電極結構134及額外介電結構142上或額外電極結構134及額外介電結構142上方之一固體電解質離子導體材料及該固體電解質離子導體材料上或該固體電解質離子導體材料上方之一離子儲集器材料。
若包含額外緩衝器結構150，則額外緩衝器結構150可在額外溝渠146(圖6)內展現任何所要形狀及任何所要大小。額外緩衝器結構150可至少部分由額外溝渠146內之額外儲存元件結構148環繞。例如，額外緩衝器結構150之下表面及對置側壁可由額外溝渠146內之額外儲存元件結構148環繞。如圖7中所展示，在一些實施例中，額外緩衝器結構150展現一大體上呈「U形」之幾何形狀，其包含相鄰於額外儲存元件結構148之對置側壁之豎向部分及接近於額外溝渠146之中央區域之凹入部分。在額外實施例中，額外緩衝器結構150可在額外溝渠146內展現一不同形狀，諸如一實質上呈矩形之形狀。額外緩衝器結構150(若存在)可實質上被侷限於(例如，實質上被縱向侷限於、實質上被橫向侷限於)額外溝渠146之邊界(例如縱向邊界、橫向邊界)內。額外緩衝器結構150可在額外溝渠146內展現任何所要厚度。
第三導線152可由諸如以下各者之至少一導電材料形成且包含該至少一導電材料：一金屬、一金屬合金、一導電金屬氧化物、一導電金屬氮化物、一導電金屬矽化物、一導電摻雜半導體材料或其等之組合。例如(但不限於)，第三導線152可由以下之至少一者形成且包含該至少一者：W、WN、Ni、Ta、TaN、TaSi、Pt、Cu、Ag、Au、Al、Mo、Ti、TiN、TiSi、TiSiN、TiAlN、MoN、Ir、IrOx、Ru、RuOx及導電摻雜矽。第三導線152之材料組合物可相同於或可不同於第一導線106、隔離電極結構138、第二導線130及額外電極結構134之一或多者之(若干)材料組合物。在一些實施例中，第三導線152由W形成且包含W。第三導線152可在額外溝渠146(圖6)內展現任何所要形狀及任何所要大小。第三導線152可至少部分由額外溝渠146內之額外儲存元件結構148及額外緩衝器結構150(若存在)環繞。例如，如圖7中所展示，第三導線152之下表面及對置側壁可由額外溝渠146內之額外儲存元件結構148及額外緩衝器結構150環繞。第三導線152可實質上被侷限於(例如，實質上被縱向侷限於、實質上被橫向侷限於)額外溝渠146之邊界(例如縱向邊界、橫向邊界)內。在一些實施例中，第三導線152之上表面實質上與犧牲結構144之上表面共面。
可透過一鑲嵌程序(例如一基於非蝕刻之程序，諸如無電漿蝕刻之一程序)而形成額外儲存元件結構148、額外緩衝器結構150(若存在)及第三導線152之一或多者。例如(但不限於)，在一些實施例中，可形成一額外儲存元件材料於額外電極結構134、額外介電結構142及犧牲結構144上或額外電極結構134、額外介電結構142及犧牲結構144上方，可形成一額外緩衝器材料於該額外儲存元件材料上或該額外儲存元件材料上方，且可形成一額外導電材料於該額外緩衝器材料上或該額外緩衝器材料上方。接著，可使用至少一拋光程序(例如至少一CMP程序)來移除額外溝渠146(圖6)外之該額外導電材料、該額外緩 衝器材料及該額外儲存元件材料之部分(例如覆於犧牲結構144之上表面上方之該額外導電材料、該額外緩衝器材料及該額外儲存元件材料之部分)以形成第三導線152、額外緩衝器結構150及額外儲存元件結構148。在其中省略額外緩衝器結構150之額外實施例中，可形成該額外儲存元件材料於額外電極結構134、額外介電結構142及犧牲結構144上或額外電極結構134、額外介電結構142及犧牲結構144上方，可形成該額外導電材料於該額外儲存元件材料上或該額外儲存元件材料上方，且可使用至少一拋光程序來移除額外溝渠146外之該額外導電材料及該額外儲存元件材料之部分以形成第三導線152及額外儲存元件結構148。
透過一鑲嵌程序而形成額外儲存元件結構148、額外緩衝器結構150(若存在)及第三導線152之一或多者可至少提供類似於先前相對於透過一鑲嵌程序而形成儲存元件結構108、電極結構112及緩衝器結構110(若存在)之一或多者所描述之優點的優點(例如，增加材料選擇之靈活性)。
接著參考圖8，可移除犧牲結構144(圖7)及犧牲結構144下面之額外電極結構134(圖7)之部分以形成額外開口154及額外隔離電極結構156。可使用至少一選擇性材料移除程序來形成額外開口154及額外隔離電極結構156。用於該選擇性材料移除程序中之材料可移除犧牲結構144及額外電極結構134之部分且實質上不移除第三導線152、額外緩衝器結構150(若存在)、額外儲存元件結構148、額外介電結構142及額外選擇裝置結構132之曝露部分。例如(但不限於)，若犧牲結構144包括非晶碳且額外電極結構134包括一金屬材料(例如一金屬、一金屬合金、一金屬氧化物、一金屬氮化物、一金屬矽化物)，則可執行氧化電漿蝕刻程序來選擇性地移除犧牲結構144，接著，可執行一金屬蝕刻程序來選擇性地移除額外電極結構134之曝露部分。在移除 額外電極結構134之部分以形成額外隔離電極結構156之前，可視情況形成一保護材料(例如氮化物材料，諸如Si3N4)於第三導線152、額外緩衝器結構150(若存在)及額外儲存元件結構148上或第三導線152、額外緩衝器結構150(若存在)及額外儲存元件結構148上方。
本發明之方法有利地促進在不必執行一單獨光微影圖案化程序(例如一光阻沈積、遮罩及圖案化程序)之情況下形成額外隔離電極結構156。可利用第三導線152、額外緩衝器結構150(若存在)、額外儲存元件結構148作為用於形成額外隔離電極結構156之一蝕刻遮罩。使用第三導線152、額外緩衝器結構150(若存在)及額外儲存元件結構148作為用於形成額外隔離電極結構156之一蝕刻遮罩可比形成記憶體結構之習知方法提高效率且降低處理複雜性。
如圖8中所展示，第二導線130、額外選擇裝置結構132及額外隔離電極結構156可形成記憶體結構100之一第二層疊160(例如一第二階層、一第二層級)之額外選擇裝置建構158。接著，額外選擇裝置建構158、額外儲存元件結構148及額外緩衝器結構150(若存在)可形成記憶體結構100之第二層疊160之額外記憶體胞159。第二導線130可由記憶體結構100之第一層疊140及第二層疊160共用(例如，可共同用於記憶體結構100之第一層疊140及第二層疊160)。
因此，根據本發明之實施例，一種形成一記憶體結構之方法包括：形成沿一第一方向延伸之第一導線於位於一基底結構上方之介電結構之間之溝渠內。形成儲存元件結構於該等溝渠內之該等第一導線上方。形成電極結構於該等溝渠內之該等儲存元件結構上方。形成一材料堆疊於該等介電結構及該等電極結構上方，該材料堆疊包括一選擇裝置材料、該選擇裝置材料上方之一導線材料、該導線材料上方之一額外選擇裝置材料、該額外選擇裝置材料上方之一電極材料及該電極材料上方之一遮罩材料。形成穿過該材料堆疊及該等電極結構之開 口以形成隔離電極結構、該等介電結構及該等隔離電極結構之部分上方之選擇裝置結構、該等選擇裝置結構上方之第二導線、該等第二導線上方之額外選擇裝置結構及該等額外選擇裝置結構上方之額外電極結構，該等開口沿垂直於該第一方向之一第二方向延伸。形成額外介電結構於該等開口內之該等介電結構及該等儲存元件結構之其他部分上方。形成犧牲結構於該等額外電極結構及該等額外介電結構之部分上方，該等犧牲結構藉由沿該第一方向延伸之額外溝渠而彼此分離。形成額外儲存元件結構於該等額外溝渠內之該等額外電極結構及該等額外介電結構之其他部分上方。形成第三導線於該等額外溝渠內之該等額外儲存元件結構上方。移除該等犧牲結構及該等犧牲結構下面之該等額外電極結構之該等部分以形成額外隔離電極結構。
另外，根據本發明之實施例，一種記憶體結構包括：第一導線，其等在一基底結構之部分上方沿一第一方向延伸；儲存元件結構，其等在該等第一導線上方沿該第一方向延伸；隔離電極結構，其等覆於該等儲存元件結構之部分上方；選擇裝置結構，其等在該等隔離電極結構上方沿垂直於該第一方向之一第二方向延伸；第二導線，其等在該等選擇裝置結構上方沿該第二方向延伸；額外選擇裝置結構，其等在該等第二導線上方沿該第二方向延伸；額外隔離電極結構，其等覆於該等額外選擇裝置結構之部分上方；額外儲存元件結構，其等在該等額外隔離電極結構上方沿該第一方向延伸；及第三導線，其等在該等額外儲存元件結構上方沿該第一方向延伸。
此外，根據本發明之實施例，一種交叉點記憶體陣列包括一第一層疊、共同位元線及一第二層疊。該第一層疊包括：字線，其等在一基底結構上方沿一第一方向延伸；儲存元件結構，其等在該等字線上方沿該第一方向延伸；隔離電極結構，其等位於該等儲存元件結構上方；及選擇裝置結構，其等在該等隔離電極結構上方沿垂直於該第 一方向之一第二方向延伸。該等共同位元線在該等選擇裝置結構上方沿該第二方向延伸。第二層疊包括：其他選擇裝置結構，其等在該等共同位元線上方沿該第二方向延伸；其他隔離電極結構，其等位於該等其他選擇裝置結構上方；其他儲存元件結構，其等在該等其他隔離電極結構上方沿該第一方向延伸；及其他字線，其等在該等其他儲存元件結構上方沿該第一方向延伸。
在形成額外隔離電極結構156之後，記憶體結構100可根據期望經受額外處理(例如額外沈積程序、額外材料移除程序)。該額外處理可由習知程序及習知處理設備實施，且本文不再加以詳細繪示或描述。例如(但不限於)，可形成至少一額外介電材料於額外開口154內及額外開口154外之表面(例如第三導線152、額外緩衝器結構150(若存在)、額外儲存元件結構148、額外隔離電極結構156、額外介電結構142及額外選擇裝置結構132之表面)上或該等表面上方。接著，可移除該介電材料之部分以形成橫向定位於記憶體結構100之第二層疊160之額外記憶體胞159之間之進一步介電結構。該等進一步介電結構之材料組合物可實質上相同於或可不同於基底結構102、介電結構104及額外介電結構142之一或多者之(若干)材料組合物。在一些實施例中，該等進一步介電結構由Si3N4形成且包含Si3N4。
包含根據本發明之實施例之記憶體結構100之記憶體裝置(例如電阻可變記憶體裝置，諸如RRAM裝置、CBRAM裝置、MRAM裝置、PCM記憶體裝置、PCRAM裝置、STTRAM裝置、基於氧空位之記憶體裝置及可程式化導體記憶體裝置)可用於本發明之電子系統之實施例中。例如，圖9係根據本發明之實施例之一繪示性電子系統200之一方塊圖。例如，電子系統200可包括一電腦或電腦硬體組件、一伺服器或其他網路硬體組件、一蜂巢式電話、一數位相機、一個人數位助理(PDA)、可攜式媒體(例如音樂)播放器、一啟用WiFi或蜂巢網路之 平板電腦(諸如(例如)一iPad®或SURFACE®平板電腦)、一電子書、一導航裝置等等。電子系統200包含至少一記憶體裝置202。例如，至少一記憶體裝置202可包含圖1至圖8中所展示之記憶體結構100之一實施例。電子系統200可進一步包含至少一電子信號處理器裝置204(通常指稱一「微處理器」)。電子信號處理器裝置204可視情況包含實質上類似於圖1至圖8中所展示之記憶體結構100之一實施例的一記憶體結構。電子系統200可進一步包含用於由一使用者將資訊輸入至電子系統200中之一或多個輸入裝置206，諸如(例如)一滑鼠或其他指標裝置、一鍵盤、一觸控板、一按鈕或一控制面板。電子系統200可進一步包含用於對一使用者輸出資訊(例如視訊或音訊輸出)之一或多個輸出裝置208，諸如(例如)一監視器、一顯示器、一印表機、一音訊輸出插座、一揚聲器等等。在一些實施例中，輸入裝置206及輸出裝置208可包括可用於將資訊輸入至電子系統200及對一使用者輸出視覺資訊之一單一觸控螢幕裝置。一或多個輸入裝置206及輸出裝置208可與記憶體裝置202及電子信號處理器裝置204之至少一者電通信。
因此，根據本發明之實施例，一種電子系統包括與一電子信號處理器裝置、一輸入裝置及一輸出裝置之至少一者通信之一記憶體裝置。該記憶體裝置包含一記憶體結構，其包括一第一層疊、共同位元線及一第二層疊。該第一層疊包括：字線，其等位於介電結構之間且在一基底結構之部分上方沿一第一方向延伸；儲存元件結構，其等位於該等介電結構之間且在該等字線上方沿該第一方向延伸；隔離電極結構，其等覆於該等儲存元件結構之部分上方；及選擇裝置結構，其等位於額外介電結構之間且沿垂直於該第一方向之一第二方向延伸。該等共同位元線位於該等額外介電結構之間且在該等選擇裝置結構上方沿該第二方向延伸。該第二層疊包括：額外選擇裝置結構，其等位於該等額外介電結構之間且在該等共同位元線上方沿該第二方向延 伸；額外隔離電極結構，其等覆於該等額外選擇裝置結構之部分上方；額外儲存元件結構，其等在該等額外隔離電極結構及該等額外介電結構之部分上方沿該第一方向延伸；及額外字線，其等在該等額外儲存元件結構上方沿該第一方向延伸。
本發明之方法促進簡單且具成本效益地形成一記憶體結構(例如記憶體結構100)，諸如一交叉點記憶體陣列。本發明之方法可比形成一記憶體結構之習知方法減少形成一記憶體結構所需之處理動作(例如遮罩及材料移除動作)、材料(例如光阻劑、遮罩材料、蝕刻劑)及結構之數目。本發明之方法亦可比形成一記憶體結構之習知方法減少損壞風險及/或材料相容性問題(例如與減少形成程序(諸如基於電漿-蝕刻之程序)相關聯之損壞風險及/或材料相容性問題)。本發明之方法及記憶體結構可促進相較於習知方法及習知記憶體結構之改良裝置效能、可靠性及耐久性、更低成本、組件之進一步小型化、改良圖案品質及更大封裝密度。
儘管本發明接受各種修改及替代形式，但特定實施例已以實例方式展示於圖式中且已在本文中被詳細描述。然而，本發明不意欲受限於所揭示之特定形式。確切而言，本發明將涵蓋落於由以下隨附申請專利範圍及其合法等效物界定之本發明之範疇內之所有修改、等效物及替代物。
100‧‧‧記憶體結構
102‧‧‧基底結構
104‧‧‧介電結構
105‧‧‧溝渠
106‧‧‧第一導線

Claims (20)

  1. 一種記憶體裝置結構，其包括：第一導線，其等在一基底結構之部分上方沿一第一方向延伸；儲存元件結構，其等在該等第一導線上方沿該第一方向延伸；隔離電極結構，其等覆於該等儲存元件結構之部分上方；選擇裝置結構，其等在該等隔離電極結構上方沿垂直於該第一方向之一第二方向延伸；第二導線，其等在該等選擇裝置結構上方沿該第二方向延伸；額外選擇裝置結構，其等在該等第二導線上方沿該第二方向延伸；額外隔離電極結構，其等覆於該等額外選擇裝置結構之部分上方；額外儲存元件結構，其等在該等額外隔離電極結構上方沿該第一方向延伸；及第三導線，其等在該等額外儲存元件結構上方沿該第一方向延伸。
  2. 如請求項1之記憶體裝置結構，其進一步包括：緩衝器結構，其等位於該等第一導線與該等儲存元件結構之間且沿該第一方向延伸；及額外緩衝器結構，其等位於該等額外儲存元件結構與該等第三導線之間且沿該第一方向延伸。
  3. 如請求項2之記憶體裝置結構，其中該等緩衝器結構及該等額外 緩衝器結構之至少一者包括一離子儲集器材料、一固體電解質離子導體材料及一離子擴散障壁材料之至少一者。
  4. 如請求項2之記憶體裝置結構，其中該等額外緩衝器結構之下表面及對置側壁由該等額外儲存元件結構環繞。
  5. 如請求項1之記憶體裝置結構，其進一步包括：介電結構，其等在該基底結構之其他部分上方沿該第一方向延伸且橫向定位於該等第一導線、該等儲存元件結構及該等隔離電極結構之間；及額外介電結構，其等在該等介電結構之部分及該等儲存元件結構之其他部分上方沿該第二方向延伸且橫向定位於該等隔離電極結構、該等選擇裝置結構、該等第二導線、該等額外選擇裝置結構及該等額外隔離電極結構之間。
  6. 如請求項1至5中任一項之記憶體裝置結構，其中該等儲存元件結構及該等額外儲存元件結構之至少一者包括一電阻可變材料。
  7. 如請求項1至5中任一項之記憶體裝置結構，其中該等儲存元件結構及該等額外儲存元件結構之至少一者包括一種氧化物材料。
  8. 如請求項1至5中任一項之記憶體裝置結構，其中該等儲存元件結構及該等額外儲存元件結構之至少一者包括豎向周邊部分及凹入中央部分。
  9. 如請求項1至5中任一項之記憶體裝置結構，其中該等儲存元件結構及該等額外儲存元件結構之至少一者包括鑲嵌結構。
  10. 如請求項1至5中任一項之記憶體裝置結構，其中該等隔離電極結構之下表面及對置側壁由該等儲存元件結構環繞，且其中該等第三導線之下表面及對置側壁由該等額外儲存元件結構環 繞。
  11. 一種三維交叉點記憶體陣列，其包括如請求項1至5中任一項之記憶體裝置結構。
  12. 一種電子系統，其包括與一電子信號處理器裝置、一輸入裝置及一輸出裝置之至少一者通信之一記憶體裝置，該記憶體裝置包括如請求項1至5中任一項之記憶體裝置結構。
  13. 一種形成一記憶體裝置結構之方法，其包括：形成沿一第一方向延伸之第一導線於位於覆於一基底結構上方之介電結構之間之溝渠內；形成儲存元件結構於該等第一導線上方及該等溝渠內。形成電極結構於該等儲存元件結構上方及該等溝渠內；形成一材料堆疊於該等介電結構及該等電極結構上方，該材料堆疊包括一選擇裝置材料、該選擇裝置材料上方之一導線材料、該導線材料上方之一額外選擇裝置材料、該額外選擇裝置材料上方之一電極材料及該電極材料上方之一遮罩材料；形成穿過該材料堆疊及該等電極結構之開口以形成隔離電極結構、該等介電結構及該等隔離電極結構之部分上方之選擇裝置結構、該等選擇裝置結構上方之第二導線、該等第二導線上方之額外選擇裝置結構及該等額外選擇裝置結構上方之額外電極結構，該等開口沿垂直於該第一方向之一第二方向延伸；形成位於該等介電結構及該等儲存元件結構之其他部分上方之額外介電結構於該等開口內；形成犧牲結構於該等額外電極結構及該等額外介電結構之部分上方，該等犧牲結構藉由沿該第一方向延伸之額外溝渠而彼此分離；形成位於該等額外電極結構及該等額外介電結構之其他部分 上方之額外儲存元件結構於該等額外溝渠內；形成位於該等額外儲存元件結構上方之第三導線於該等額外溝渠內；及移除該等犧牲結構及該等犧牲結構下面之該等額外電極結構之該等部分以形成額外隔離電極結構。
  14. 如請求項13之方法，其進一步包括：形成緩衝器結構於該等溝渠內之該等第一導線與該等儲存元件結構之間；及形成額外緩衝器結構於該等額外溝渠內之該等額外儲存元件結構與該等第三導線之間。
  15. 如請求項13之方法，其進一步包括：實質上同時形成該等儲存元件結構及該等電極結構。
  16. 如請求項15之方法，其中實質上同時形成該等儲存元件結構及該等電極結構包括：形成一儲存元件材料於該等第一導線及該等介電結構上方；形成一導電材料於該儲存元件材料上方；及執行一拋光程序以移除該等溝渠外之該導電材料及該儲存元件材料之部分。
  17. 如請求項13之方法，其進一步包括：實質上同時形成該等額外儲存元件結構及該等第三導線。
  18. 如請求項17之方法，其中實質上同時形成該等額外儲存元件結構及該等第三導線包括：形成一儲存元件材料於該等額外電極結構、該等額外介電結構及該等犧牲結構上方；形成一導電材料於該儲存元件材料上方；及執行一拋光程序以移除該等額外溝渠外之該導電材料及該儲 存元件材料之部分。
  19. 如請求項13至18中任一項之方法，其中形成穿過該材料堆疊及該等電極結構之開口包括：移除該材料堆疊及該等電極結構之部分且不移除該材料堆疊及該等電極結構之該等部分下面之該等儲存元件結構之部分。
  20. 如請求項13至18中任一項之方法，其進一步包括：形成橫向定位於該等隔離電極結構、該等額外儲存元件結構、該等第三導線及該等額外介電結構之上部分之間之進一步介電結構，該等進一步介電結構在該等額外選擇裝置結構及該等額外介電結構之表面上方沿該第一方向延伸。
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