KR102491943B1 - 3d 적층형 메모리 및 제조 방법 - Google Patents

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KR102491943B1
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치-유 창
한-종 치아
사이-후이 영
유-밍 린
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Abstract

메모리 디바이스 및 메모리 디바이스를 형성하는 방법이 본 명세서에서 개시된다. 메모리 디바이스는 제1 저항성 메모리 셀을 포함하는 저항성 메모리 어레이, 저항성 메모리 어레이에 인접한 계단형 콘택트 구조물, 및 계단형 콘택트 구조물 위의 금속간 유전체층을 포함한다. 메모리 디바이스는 금속간 유전체층 위의 제1 다이오드 및 제2 다이오드를 더 포함한다. 메모리 디바이스는 제1 다이오드를 제1 저항성 메모리 셀의 제1 저항기에 전기적으로 커플링시키는 제1 도전 비아 및 제2 다이오드를 제1 저항성 메모리 셀의 제2 저항기에 전기적으로 커플링시키는 제2 도전 비아를 더 포함한다.

Description

3D 적층형 메모리 및 제조 방법{3D STACKABLE MEMORY AND METHODS OF MANUFACTURE}
[우선권 주장 및 상호 참조]
본 출원은 2020년 6월 29일자로 출원된 미국 가출원 제63/045,296호의 이익을 주장하고, 이 미국 가출원은 이로써 참고로 본 명세서에 포함된다.
반도체 디바이스는, 예를 들어, 개인용 컴퓨터, 셀 폰, 디지털 카메라, 및 다른 전자 장비와 같은, 다양한 전자 응용분야에서 사용된다. 반도체 디바이스는 전형적으로 반도체 기판 위에 절연 물질층 또는 유전체 물질층, 도전 물질층, 및 반도체 물질층을 순차적으로 퇴적시키는 것, 및 다양한 물질층을 리소그래피를 사용해 패터닝하여 상부에 회로 컴포넌트 및 요소를 형성하는 것에 의해 제조된다.
반도체 산업은 최소 피처 크기의 지속적인 감소로 주어진 면적에 더 많은 컴포넌트가 집적될 수 있게 하는 것에 의해 다양한 전자 컴포넌트(예를 들면, 트랜지스터, 다이오드, 저항기, 커패시터 등)의 집적 밀도를 계속하여 개선시킨다.
본 개시의 양태는 첨부 도면과 함께 읽을 때 이하의 상세한 설명으로부터 가장 잘 이해된다. 업계에서의 표준 관행에 따라, 다양한 피처가 일정한 축척으로 그려져 있지 않음에 유의한다. 실제로, 논의의 명확성을 위해 다양한 피처의 치수가 임의로 증가되거나 감소될 수 있다.
도 1은 일부 실시예에 따른, 기판 위에 형성될 수 있는 디바이스 구조물의 단면도를 예시한다.
도 2 내지 도 7은 실시예에 따른, 3D 적층형 저항성 랜덤 액세스 메모리(RRAM) 어레이의 제조에서의 중간 스테이지의 사시 단면 평면도(perspective, cross-sectional and top-view)를 예시한다.
도 8은 일부 실시예에 따른, 3D 적층형 RRAM 어레이 및 제1 계단형 콘택트 구조물을 통합하는 3D 메모리 디바이스의 사시도를 예시한다.
도 9, 도 10a 및 도 10b는 일부 실시예에 따른, 제1 계단형 콘택트 구조물을 형성하는 데 있어서의 중간 단계의 단면도를 예시한다.
도 11은 일부 실시예에 따른, 3D 메모리 디바이스의 적층 메모리 셀 및 제1 계단형 콘택트 구조물의 여러 단면도를 나타내는 2차원 예시이다.
도 12는 일부 실시예에 따른, 적층 메모리 셀에 대한 등가 회로의 회로 다이어그램이다.
도 13은 일부 실시예에 따른, 인터커넥트 구조물의 단면도를 예시한다.
도 14a는 일부 다른 실시예에 따른, 3D 적층형 RRAM 어레이 및 제2 계단형 콘택트 구조물을 포함하는 제2 3D 메모리 디바이스의 사시도를 예시한다.
도 14b는 일부 실시예에 따른, 계단형 콘택트 구조물의 단면도를 예시한다.
도 15는 일부 실시예에 따른, 제2 3D 메모리 디바이스의 적층 메모리 셀 및 제2 계단형 콘택트 구조물의 여러 단면도를 나타내는 2차원 예시이다.
도 16은 일부 다른 실시예에 따른, 계단형 콘택트 구조물의 단면도를 예시한다.
도 17은 일부 다른 실시예에 따른, 제2 3D 메모리 디바이스의 적층 메모리 셀 및 계단형 콘택트 구조물의 여러 단면도를 나타내는 2차원 예시이다.
이하의 개시는 본 발명의 상이한 특징을 구현하기 위한 많은 상이한 실시예 또는 예를 제공한다. 본 개시를 단순화하기 위해 컴포넌트 및 배열의 특정 예가 아래에서 설명된다. 이들은, 물론, 예에 불과하고 제한하는 것으로 의도되지 않는다. 예를 들어, 이하의 설명에서 제2 피처 위에 또는 제2 피처 상에 제1 피처를 형성하는 것은 제1 피처와 제2 피처가 직접 접촉하게 형성되는 실시예를 포함할 수 있으며, 제1 피처와 제2 피처가 직접 접촉하지 않을 수 있도록, 제1 피처와 제2 피처 사이에 추가적인 피처가 형성될 수 있는 실시예를 또한 포함할 수 있다. 추가적으로, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순성 및 명확성을 위한 것이며, 그 자체로 논의되는 다양한 실시예 및/또는 구성 사이의 관계에 영향을 미치지 않는다.
게다가, "밑에(beneath)", "아래에(below)", "하부의(lower)", "위에(above)" "상부의(upper)" 등과 같은, 공간적으로 상대적인 용어(spatially relative term)는, 본 명세서에서 설명의 용이성을 위해, 도면에 예시된 바와 같이 하나의 요소 또는 피처와 다른 요소(들) 또는 피처(들) 간의 관계를 기술하는 데 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 묘사된 배향 외에도 사용 또는 동작 중의 디바이스의 상이한 배향을 포괄하는 것으로 의도된다. 장치는 달리 배향될 수 있고(90도 회전되거나 다른 배향으로 있음), 본 명세서에서 사용되는 공간적으로 상대적인 기술어(spatially relative descriptor)도 마찬가지로 그에 따라 해석될 수 있다.
본 개시의 다양한 실시예는 복수의 적층 메모리 셀(예를 들면, 1T2R 메모리 셀)을 포함하고 메모리 셀의 제1 저항기 위에 메모리 셀의 제1 저항기에 전기적으로 연결되게 제1 다이오드를 형성하고 메모리 셀의 제2 저항기 위에 메모리 셀의 제2 저항기에 전기적으로 연결되게 제2 다이오드를 형성하는 것을 포함하는 3차원(3D) 메모리 어레이(예를 들면, RRAM 메모리 어레이)를 제공한다. 이에 따라, 제1 다이오드와 제2 다이오드는 본 명세서에서 BEOL 호환 다이오드(BEOL-compatible diode)라고 지칭될 수 있다. 추가적으로, 3D 메모리 어레이 및 계단형 콘택트 구조물은 제조 프로세스에서 사용되는 물질들의 다층 스택으로 형성될 수 있다. 결과적인 3D 메모리 어레이는 또한 감소된 높이 및/또는 증가하는 디바이스 밀도를 가질 수 있다. 게다가, 본 개시의 실시예는 메모리 셀의 타깃 저항기(targeted resistor)에 대한 기입 동작 동안 기입 방해(write disturb) 문제를 방지하는 메모리 셀(예를 들면, 1T2R)을 제공한다. 예를 들어, 메모리 셀의 타깃 저항기에 대한 기입 동작 동안, 비타깃 저항기(non-targeted resistor)에 전기적으로 연결된 다이오드로 인해 누설 전류가 메모리 셀의 비타깃 저항기의 비트 라인을 통과하는 것이 방지된다.
도 1 내지 도 7은 일부 실시예에 따른 3D 메모리 어레이를 제조하는 것의 다양한 중간 단계의 단면도를 예시한다. 도 1에, 디바이스 구조물(103)이 예시되어 있다. 디바이스 구조물(103)은, (예를 들면, p형 또는 n형 도펀트로) 도핑될 수 있거나 도핑되지 않을 수 있는, 벌크 반도체, SOI(semiconductor-on-insulator) 기판 등과 같은, 반도체 기판일 수 있는 기판(50)을 포함한다. 기판(50)은, 실리콘 웨이퍼와 같은, 웨이퍼일 수 있다. 일반적으로, SOI 기판은 절연체층 상에 형성되는 반도체 물질의 층이다. 절연체층은, 예를 들어, 매립 산화물(BOX)층, 실리콘 산화물층 등일 수 있다. 절연체층은 기판, 전형적으로 실리콘 또는 유리 기판 상에 제공된다. 다층 또는 구배 기판과 같은, 다른 기판이 또한 사용될 수 있다. 일부 실시예에서, 기판(50)의 반도체 물질은 실리콘; 게르마늄; 실리콘 탄화물, 갈륨 비화물, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물을 포함한 화합물 반도체; 실리콘-게르마늄, 갈륨 비소 인화물, 알루미늄 인듐 비화물, 알루미늄 갈륨 비화물, 갈륨 인듐 비화물, 갈륨 인듐 인화물, 및/또는 갈륨 인듐 비소 인화물을 포함한 합금 반도체; 또는 이들의 조합을 포함할 수 있다.
도 1은 기판(50) 위에 형성될 수 있는 디바이스 구조물(103)의 회로를 추가로 예시한다. 회로는 기판(50)의 상단 표면에 있는 능동 디바이스(예를 들면, 트랜지스터)를 포함한다. 트랜지스터는 기판(50)의 상단 표면 위의 게이트 유전체층(202) 및 게이트 유전체층(202) 위의 게이트 전극(204)을 포함할 수 있다. 소스/드레인 영역(206)은 기판(50)에서 게이트 유전체층(202) 및 게이트 전극(204)의 양측에 배치된다. 게이트 스페이서(208)는 게이트 유전체층(202)의 측벽을 따라 형성되고 적절한 측방 거리만큼 소스/드레인 영역(206)을 게이트 전극(204)으로부터 분리시킨다. 일부 실시예에서, 트랜지스터는 평면형 전계 효과 트랜지스터(FET), 핀 전계 효과 트랜지스터(finFET), 나노 전계 효과 트랜지스터(nanoFET) 등일 수 있다.
제1 ILD(210)는 소스/드레인 영역(206), 게이트 유전체층(202) 및 게이트 전극(204)을 둘러싸서 격리시키고, 제2 ILD(212)는 제1 ILD(210) 위에 있다. 소스/드레인 콘택트(214)는 제2 ILD(212) 및 제1 ILD(210)를 통해 연장되고 소스/드레인 영역(206)에 전기적으로 커플링되며 게이트 콘택트(216)는 제2 ILD(212)를 통해 연장되고 게이트 전극(204)에 전기적으로 커플링된다. 하나 이상의 적층 유전체층(224) 및 하나 이상의 적층 유전체층(224)에 형성된 도전 피처(222)를 포함하는 인터커넥트 구조물(220)은 제2 ILD(212), 소스/드레인 콘택트(214) 및 게이트 콘택트(216) 위에 있다. 비록 도 1이 2개의 적층 유전체층(224)을 예시하고 있지만, 인터커넥트 구조물(200)이 내부에 도전 피처(222)가 배치되어 있는 임의의 수의 적층 유전체층(224)을 포함할 수 있음을 이해해야 한다. 인터커넥트 구조물(220)은 기능 회로를 형성하기 위해 게이트 콘택트(216) 및 소스/드레인 콘택트(214)에 전기적으로 연결될 수 있다. 일부 실시예에서, 인터커넥트 구조물(220)에 의해 형성되는 기능 회로는 로직 회로, 메모리 회로, 감지 증폭기, 제어기, 입출력 회로, 이미지 센서 회로 등 또는 이들의 조합을 포함할 수 있다. 비록 도 1이 기판(50) 위에 형성되는 트랜지스터에 대해 논의하지만, 다른 능동 디바이스(예를 들면, 다이오드 등) 및/또는 수동 디바이스(예를 들면, 커패시터, 저항기 등)가 또한 기능 회로의 일부로서 형성될 수 있다.
도 2에서, 도 1의 디바이스 구조물(103) 위에 제1 다층 스택(101)이 형성된다. 디바이스 구조물(103)의 상세한 피처(예를 들면, 기판(50), 트랜지스터, ILD 및 인터커넥트 구조물(120))는 단순성과 명료성을 위해 후속 도면에서 생략될 수 있다. 비록 제1 다층 스택(101)이 디바이스 구조물(103)과 인접하고 물리적으로 접촉하는 것으로 예시되어 있지만, 디바이스 구조물(103)과 제1 다층 스택(101) 사이에 임의의 수의 중간층이 배치될 수 있다. 예를 들어, 절연층(예를 들면, 로우 k 유전체층)에 도전 피처를 포함하는 하나 이상의 인터커넥트층(예를 들면, 재분배 구조물)이 디바이스 구조물(103)과 제1 다층 스택(101) 사이에 배치될 수 있다. 일부 실시예에서, 디바이스 구조물(103) 내에 매립되는 능동 디바이스에 대한 전력 라인, 접지 라인 및/또는 신호 라인을 제공하기 위해 도전 피처가 패터닝될 수 있다.
도 2에 예시된 바와 같이, 일부 실시예에 따르면, 제1 다층 스택(101)은 제1 시리즈(105a)의 물질층 및 제1 시리즈(105a)의 물질층 위에 적층되는 제2 시리즈(105b)의 물질층을 포함한다. 일부 실시예에서, 제1 시리즈(105a)의 층은 제1 회로(예를 들면, 제1 저항성 랜덤 액세스 메모리(RRAM) 셀)의 최종 형성에서 사용될 수 있고, 제2 시리즈(105b)는 3D 적층 RRAM 디바이스와 같은 배열체에서 제1 회로 위에 적층되는 제2 회로(예를 들면, 제2 RRAM 셀)의 최종 형성에서 사용될 수 있다. 게다가, 제1 다층 스택(101)은 제1 회로에 액세스하는 데 사용되는 제1 액세스 트랜지스터 및 제2 회로에 액세스하는 데 사용되는 제2 액세스 트랜지스터의 최종 형성에서 추가로 사용될 수 있다. 일부 실시예에 따르면, 제1 및 제2 액세스 트랜지스터는 나노구조물 전계 효과 트랜지스터(NSFET)로서 형성되고 1T2R 3D 적층 RRAM 디바이스 등과 같은 회로 설계를 위한 공유 액세스 트랜지스터 구성으로 제1 회로 및 제2 회로에 커플링된다.
비록 2개의 다층 시리즈(예를 들면, 105a 및 105b)의 물질층을 갖는 제1 다층 스택(101)의 실시예가 예시되어 있지만, 3D 적층 RRAM 디바이스의 원하는 설계에 따라 제1 다층 스택(101)에 임의의 적합한 수의 다층 시리즈의 물질층이 형성될 수 있음을 이해한다. 예를 들어, 3개, 4개 또는 심지어 4개 초과의 다층 시리즈(105)의 물질층과 같은, 2개 초과의 다층 시리즈(105)의 물질층을 갖는 제1 다층 스택(101)이 형성될 수 있다. 게다가, NSFET 트랜지스터는 공유 액세스 트랜지스터 등으로서 형성될 수 있다. 제1 다층 스택(101)과 액세스 트랜지스터의 모든 그러한 조합은 실시예의 범위 내에 있다.
1T2R RRAM 디바이스가 최종적으로 형성되어야 하는 일부 실시예에 따르면, 제1 다층 스택(101)은 격리층(107), 채널층(109), 금속 라인층(111) 및 유전체 메모리층(113)을 포함하도록 형성된다.
제1 다층 스택(101)은 디바이스 구조물(103) 위에 금속 라인층(111)의 제1 층을 초기에 퇴적시키는 것에 의해 형성될 수 있다. 금속 라인층(111)은, 접착제층, 장벽층, 확산층 및 충전층 등과 같은, 하나 이상의 층을 포함할 수 있으며, 알루미늄(Al), 티타늄(Ti), 티타늄 질화물(TiN), 탄탈 질화물(TaN), 코발트(Co), 은(Ag), 금(Au), 구리(Cu), 니켈(Ni), 크롬(Cr), 하프늄(Hf), 루테늄(Ru), 텅스텐(W), 백금(Pt), 이들의 합금 등과 같은 금속 및/또는 금속 합금을 사용하여 형성될 수 있다. 일부 실시예에서, 금속 라인층(111)은 접착제층 및 도전층을 포함한다. 접착제층은 금속 질화물(예를 들면, 티타늄 질화물, 탄탈 질화물, 지르코늄 질화물, 하프늄 질화물 등)로 형성될 수 있다. 도전층은 금속(예를 들면, 텅스텐(W), 티타늄(Ti), 티타늄 질화물(TiN), 탄탈 질화물(TaN) 등)으로 형성될 수 있다. 접착제층의 물질은 디바이스 구조물(103)의 상단 표면의 물질에 대해 양호한 접착력을 갖는 물질이고 도전층의 물질은 접착제층의 물질에 대해 양호한 접착력을 갖는 물질이다. 접착제층 및 도전층은 각각 원자층 퇴적, 화학적 기상 퇴적 등과 같은 허용 가능한 퇴적 프로세스에 의해 형성될 수 있다. 일단 퇴적되면, 금속 라인층(111)의 물질은 선택적인 평탄화 프로세스를 사용하여 평탄화될 수 있다.
금속 라인층(111) 위에 유전체 메모리층(113)의 제1 층이 형성될 수 있다. 유전체 메모리층(113)은 컨포멀 산화물 박막으로서 형성될 수 있다. 일부 실시예에 따르면, 유전체 메모리층(113)은, 하프늄 산화물(HfO2); 하프늄 지르코늄 산화물(Hf(1-x)ZrxO2); 지르코늄 산화물(ZrO2); 티타늄 산화물(TiO2); 니켈 산화물(NiO); 탄탈 산화물(TaOx); 구리 산화물(Cu2O); 니오븀 펜톡사이드(Nb2O5); 알루미늄 산화물(Al2O3); 이들의 조합 등과 같은, 디지털 값을 저장하는 데 적합한 허용 가능한 유전체 물질의 하나 이상의 층을 사용하여 형성될 수 있다. 유전체 메모리층(113)의 물질은 ALD, CVD, PVD 등과 같은 허용 가능한 퇴적 프로세스에 의해 형성될 수 있다. 일단 퇴적되면, 유전체 메모리층(113)의 물질은 화학적 기계적 평탄화, 에치백 프로세스, 이들의 조합 등과 같은 프로세스를 사용하여 평탄화될 수 있다.
일단 유전체 메모리층(113)이 형성되었으면, 금속 라인층(111)의 제1 층을 형성하는 데 적합한 층들, 물질들 및 프로세스들 중 임의의 것을 사용하여 유전체 메모리층(113) 위에 금속 라인층(111)의 제2 층이 형성될 수 있다. 일부 실시예에서, 금속 라인층(111)의 제2 층은 접착제층 및 도전층을 포함한다. 접착제층은 유전체 메모리층(113)의 물질에 대해 양호한 접착력을 갖는 금속 질화물로 형성될 수 있으며, 도전층의 물질은 접착제층의 물질에 대해 양호한 접착력을 갖는 물질이다. 일단 금속 라인층(111)이 퇴적되었으면, 금속 라인층(111)의 물질을 평탄화하기 위해 선택적인 평탄화 프로세스가 수행될 수 있다.
일단 금속 라인층(111)의 제2 층이 형성되었으면, 금속 라인층(111) 위에 채널층(109)의 제1 층이 형성될 수 있다. 일부 실시예에 따르면, 채널층(109)은, 예를 들어, CVD, ALD, PVD, 조합 등과 같은 퇴적 프로세스를 사용하여 박막 산화물 반도체 물질(예를 들면, 아연 산화물(ZnO), 인듐 갈륨 아연 산화물(IGZO), 인듐 주석 산화물(ITO), 인듐 텅스텐 산화물(IWO), poly-Si, a-Si, 인듐 갈륨 아연 주석 산화물(IGZTO), 이들의 조합 등)을 퇴적시키는 것에 의해 형성될 수 있다. 그렇지만, 채널층(109)을 형성하기 위해 임의의 적합한 물질 및 퇴적 프로세스가 이용될 수 있다. 일부 실시예에 따르면, IGZO, IGZTO 등과 같은 물질이 채널층(109)의 제1 층으로서 박막 산화물 반도체 물질을 형성하는 데 사용될 수 있다. 그러한 물질은 FEOL(front-end of the line) 프로세스에서 사용되는 해당 온도와 같은 낮은 온도에서 구조적으로 튼튼한 피처를 형성하는 데 사용될 수 있다. 이에 따라, 채널층(109)의 제1 층은 그러한 채널층(109)을 형성하기 위한 FEOL 프로세스에서 박막 산화물 반도체 물질의 구조적으로 튼튼한 층으로서 형성될 수 있다.
일단 채널층(109)의 제1 층이 형성되었으면, 금속 라인층(111)의 제1 층을 형성하는 데 적합한 층들, 물질들 및 프로세스들 중 임의의 것을 사용하여 유전체 메모리층(113) 위에 금속 라인층(111)의 제3 층이 형성될 수 있다. 일부 실시예에서, 금속 라인층(111)의 제3 층은 접착제층 및 도전층을 포함한다. 접착제층은 채널층(109)의 물질에 대해 양호한 접착력을 갖는 금속 질화물로 형성될 수 있으며, 도전층의 물질은 접착제층의 물질에 대해 양호한 접착력을 갖는 물질이다. 일단 금속 라인층(111)이 퇴적되었으면, 금속 라인층(111)의 물질을 평탄화하기 위해 선택적인 평탄화 프로세스가 수행될 수 있다.
일단 금속 라인층(111)의 제3 층이 형성되었으면, 유전체 메모리층(113)의 제1 층을 형성하는 데 적합한 층들, 물질들 및 프로세스들 중 임의의 것을 사용하여 금속 라인층(111) 위에 유전체 메모리층(113)의 제2 층이 형성될 수 있다. 일부 실시예에서, 유전체 메모리층(113)의 제2 층은 유전체 메모리층(113)의 제1 층과 동일한 산화물 막 물질(예를 들면, 아연 산화물(ZnO))을 사용하여 컨포멀 산화물 박막으로서 형성될 수 있다. 다른 실시예에서, 유전체 메모리층(113)의 제1 층 및 제2 층에 대해 상이한 산화물 막 물질이 사용될 수 있다.
일단 유전체 메모리층(113)의 제2 층이 형성되었으면, 금속 라인층(111)의 제1 층을 형성하는 데 적합한 층들, 물질들 및 프로세스들 중 임의의 것을 사용하여 유전체 메모리층(113) 위에 금속 라인층(111)의 제4 층이 형성될 수 있다. 일부 실시예에서, 금속 라인층(111)의 제4 층은 접착제층 및 도전층을 포함한다. 접착제층은 유전체 메모리층(113)의 물질에 대해 양호한 접착력을 갖는 금속 질화물로 형성될 수 있으며, 도전층의 물질은 접착제층의 물질에 대해 양호한 접착력을 갖는 물질이다. 일단 금속 라인층(111)이 퇴적되었으면, 금속 라인층(111)의 물질을 평탄화하기 위해 선택적인 평탄화 프로세스가 수행될 수 있다. 이에 따라, 제1 시리즈(105a)의 물질층이 형성되었다.
일단 제1 시리즈(105a)의 물질층이 형성되었으면, 격리층(107)의 제1 층이 제1 시리즈(105a)의 물질층 위에 벌크층(예를 들면, 산화물)으로서 퇴적될 수 있다. 격리층(107)은 유전체 물질(예를 들면, 실리콘 산화물(SiO2), SiN, SiON 등)일 수 있다. 격리층(107)은, 예를 들어, 화학적 기상 퇴적(CVD), 원자층 퇴적(ALD), 물리적 기상 퇴적(PVD) 등을 사용하여 형성될 수 있다. 일단 퇴적되면, 격리층(107)을 경화(harden) 및/또는 평탄화하기 위해 선택적인 어닐링 프로세스(예를 들면, 급속 열 어닐링, 산화, 치밀화 등) 및/또는 선택적인 평탄화 프로세스(예를 들면, 화학적 기계적 평탄화)가 수행될 수 있다. 일부 실시예에서, 제1 시리즈(105a)의 물질층의 형성 이전에 디바이스 구조물(103) 위에 격리층(107)의 선택적인 층이 퇴적된다.
일단 격리층(107)이 제1 시리즈(105a)의 물질층 위에 형성되었으면, 제1 시리즈(105a) 위에 제2 시리즈(105b)의 물질층이 형성될 수 있다. 제2 시리즈(105b)의 층은 제1 시리즈(105a)의 층을 형성하는 데 적합한 층들, 물질들 및 프로세스들 중 임의의 것을 사용하여 형성될 수 있다. 일부 실시예에서, 제2 시리즈(105b)의 층은 제1 시리즈(105a)와 동일한 물질층 및 층 순서를 포함하지만, 물질층 및 층 순서가 또한 상이할 수 있다. 예시된 실시예에서, 제2 시리즈(105b)는 제1 시리즈(105a)와 동일한 물질층 및 동일한 층 순서를 포함한다.
일부 실시예에서, 원하는 최상단 시리즈의 물질층이 형성될 때까지 추가 시리즈의 물질층이 차곡차곡 적층된 방식으로 제1 다층 스택(101)에 형성될 수 있다. 임의의 적합한 수의 시리즈의 물질층이 제1 다층 스택(101)에 형성될 수 있다. 예시된 실시예에서, 제1 다층 스택(101)은 2개의 시리즈의 물질층, 즉 제1 시리즈(105a)의 층 및 제1 시리즈(105a)의 층 위에 적층되는 제2 시리즈(105b)의 층을 포함한다.
도 2는 제1 다층 스택(101)의 제1 영역(115)을 추가로 예시한다. 일부 실시예에 따르면, 제1 영역(115)은 3D 적층 메모리 어레이를 형성하기 위해 지정될 수 있다. 추가적으로, 제1 다층 스택(101)의 제2 영역(117)은 제1 영역(115)에 인접하고 3D 적층 메모리 어레이에 대한 외부 연결을 위한 계단형 콘택트 구조물을 형성하기 위해 지정될 수 있다.
도 3은 일부 실시예에 따른, 제1 다층 스택(101)의 워드라인 영역(203) 내에 게이트 트렌치(201)를 형성하는 것을 예시한다. 워드라인 영역(203)은 본 명세서에서 워드 라인 영역이라고도 지칭될 수 있다. 게이트 트렌치(201)는 제1 다층 스택(101) 위에 포토레지스트(도시되지 않음)를 초기에 형성하는 것에 의해 형성될 수 있다. 포토레지스트는 스핀 온 기술을 사용하여 형성될 수 있고 허용 가능한 포토리소그래피 기술을 사용하여 패터닝될 수 있다. 게이트 트렌치(201)의 원하는 위치에서 제1 다층 스택(101)의 최상단 층의 표면을 노출시키기 위해 포토레지스트가 패터닝될 수 있다. 게이트 트렌치(201)는, 이중 패터닝(double-patterning) 또는 다중 패터닝(multi-patterning) 프로세스를 포함한, 하나 이상의 포토리소그래피 프로세스를 사용하여 패터닝될 수 있다.
일부 실시예에 따르면, 제1 다층 시리즈(105)의 최상단 노출층을 통해 게이트 트렌치(201)를 형성하고 최상단 노출층 아래에 놓인 제1 다층 시리즈(105)의 층에서 정지하기 위해, 제1 다층 시리즈(105)의 물질층의 최상단 노출층에 대해 선택적이고 최상단 노출층 아래에 놓인 제1 다층 시리즈(105)의 층에 대해 상대적으로 비선택적인 제1 에칭 화학물이 사용될 수 있다. 이에 따라, 최상단 노출층 아래에 놓인 제1 다층 시리즈(105)의 층은 제1 다층 시리즈(105)의 물질층의 다음 최상단 노출층이 된다. 제1 다층 시리즈(105)의 다음 최상단 노출층에 대해 선택적이고 다음 최상단 노출층 아래에 놓인 제1 다층 시리즈(105)의 층에 대해 상대적으로 비선택적인 제2 에칭 화학물이 사용될 수 있다. 이에 따라, 다음 최상단 노출층 아래에 놓인 제1 다층 시리즈(105)의 층은 제1 다층 시리즈(105)의 다음 최상단 노출층이 된다. 이 프로세스는, 게이트 트렌치(201)가 제1 다층 스택(101)을 통해 에칭되고 디바이스 구조물(103)의 최상단 층에서 정지할 때까지 제1 다층 시리즈(105)의 다음 최상단 노출층을 제거하고 제1 다층 시리즈(105)의 다음 최상단 노출층 아래에 놓인 제1 다층 시리즈(105)의 층에서 정지하기 위해, 적합한 에칭 화학물을 사용하여 계속될 수 있다. 예를 들어, 염소(Cl2) 또는 플루오르화 수소(HF) 등과 같은 염소 또는 플루오르계 가스가 제1 다층 시리즈(105)의 격리층(107)의 유전체 물질(예를 들면, SiO2)을 실질적으로 제거하지 않으면서 채널층(109)의 물질(예를 들면, ZnO)을 선택적으로 에칭하는 데 사용될 수 있다. 채널층(109) 및/또는 금속 라인층(111)의 물질(예를 들면, Ti)을 실질적으로 제거하지 않으면서, 인을 포함하는 습식 에칭 화학물(예를 들면, H3PO4 등)을 사용하여 격리층(107)이 선택적으로 에칭될 수 있다. 다른 실시예에서, 예컨대, 제1 다층 스택(101)의 물질들 전부에 대해 선택적인 에칭 프로세스를 사용하여 및/또는 시간 설정된(timed) 에칭 프로세스를 사용하여, 시리즈의 물질층들의 모든 물질들을 제거하고 디바이스 구조물(103)의 최상단 층에서 정지하기 위해 단일 에칭 프로세스가 사용될 수 있다.
일부 실시예에 따르면, 트렌치가 원하는 깊이에 도달한 후에 게이트 트렌치(201)의 에칭을 정지하기 위해 시간 설정된 에칭 프로세스가 사용될 수 있다. 예를 들어, 비록 시간 설정된 에칭 프로세스가 디바이스 구조물(103)을 원하는 깊이까지 에칭하도록 시간 설정될 수 있지만, 시간 설정된 에칭 프로세스는 디바이스 구조물(103)의 표면에서 정지하도록 시간 설정될 수 있다. 일부 실시예에 따르면, 디바이스 구조물(103)과 제1 다층 스택(101) 사이의 계면에 선택적인 콘택트 에칭 정지층(도시되지 않음)이 제공될 수 있다. 선택적인 콘택트 에칭 정지층은 제1 다층 스택(101)의 위에 놓인 층의 물질과 상이한 에칭 속도를 갖는, 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물 등과 같은, 유전체 물질을 포함할 수 있다. 그러한 실시예에서, 제1 다층 스택(101)의 형성 이전에 적합한 퇴적 프로세스(예를 들면, 원자층 퇴적, 화학적 기상 퇴적, 물리적 기상 퇴적 등)을 통해 디바이스 구조물(103) 위에 선택적인 콘택트 에칭 정지층이 형성되고, 선택적인 콘택트 에칭 정지층 위에 제1 다층 스택(101)이 형성된다. 게다가, 디바이스 구조물(103)이 게이트 트렌치(201)의 하단에서 노출되도록, 선택적인 콘택트 에칭 정지층의 물질을 제거하기 위해 추가적인 에칭 프로세스가 사용될 수 있다.
일단 패터닝되면, 게이트 트렌치(201) 사이의 제1 다층 스택(101)의 남아 있는 부분은 복수의 스트립(205)을 형성한다. 이에 따라, 게이트 트렌치(201)가 스트립(205)에 의해 분리된다. 비록 도 3에 예시된 실시예가 스트립(205) 각각이 동일한 폭을 갖는 것으로 나타내고 있지만, 제1 다층 스택(101)의 하나의 영역에 위치하는 하나의 3D 적층 메모리 어레이의 스트립(205)의 폭이 제1 다층 스택(101)의 다른 영역에 위치하는 다른 3D 적층 메모리 어레이의 스트립(205)보다 크거나 얇을 수 있다. 일부 실시예에 따르면, 게이트 트렌치(201) 각각은 전체에 걸쳐 일정한 폭을 가질 수 있다. 다른 실시예에서, 스트립(205) 각각의 폭이 기판(50)을 향하는 방향으로 연속적으로 증가하도록, 게이트 트렌치(201) 및 따라서 스트립(205)은 테이퍼링된 측벽을 가질 수 있다. 그러한 실시예에서, 제1 다층 스택(101)의 층 각각은 스트립(205)의 측벽에 수직인 방향으로 상이한 폭을 가질 수 있다. 추가적으로, 게이트 트렌치(201)는 또한 제2 영역(117)(도 2에 도시됨) 내로 연장되어, 제2 영역(117)을 도 8과 관련하여 아래에서 기술되는 바와 같이 계단형 콘택트 구조물의 최종 형성을 위한 개별적인 영역들로 분할한다.
도 4는 채널층(109)으로부터 나노구조물(301)을 형성하기 위한 와이어 릴리스(wire-release) 프로세스를 예시한다. 일단 게이트 트렌치(201)가 형성되었으면, 일부 실시예에 따르면, 게이트 트렌치(201)(도 2에 도시됨)를 형성하는 데 사용되는 스페이서 및/또는 포토레지스트가 제거될 수 있고, 와이어 릴리스 프로세스에서 사용하기 위한 마스크층(도시되지 않음)이 제1 다층 스택(101) 위에 형성되고 워드라인 영역(203)을 노출시키기 위해 패터닝될 수 있다. 다른 실시예에서, 게이트 트렌치(201)를 형성하는 데 사용되는 스페이서 및/또는 포토레지스트층이 유지될 수 있고, 와이어 릴리스 프로세스에 사용하기 위한 마스크층이 스페이서 및 포토레지스트층 위에 형성된다. 그러한 실시예에서, 마스크층이 포토레지스트 및/또는 스페이서 위에 형성될 수 있고 이어서 워드라인 영역(203) 내의 게이트 트렌치(201) 및/또는 스트립(205)(도 2에 도시됨)을 덮는 포토레지스트 및/또는 스페이서의 부분을 노출시키기 위해 패터닝될 수 있다.
일부 실시예들에 따르면, 마스크층은 도전성 또는 비도전성 물질일 수 있고, 실리콘 질화물, 실리콘 산질화물, 비정질 실리콘, 다결정 실리콘(폴리실리콘), 다결정 실리콘 게르마늄(poly-SiGe), 금속 질화물, 금속 실리사이드, 금속 산화물, 및 금속을 포함한 그룹으로부터 선택될 수 있다. 마스크층은 물리적 기상 퇴적(PVD), CVD, ALD, 스퍼터 퇴적, 또는 선택된 물질을 퇴적시키기 위한 다른 기술에 의해 퇴적될 수 있다. 일단 마스크층의 물질이 퇴적되었으면, 이 물질은, 예를 들면, 포토리소그래피 마스킹 및 에칭 프로세스를 사용하여 패터닝될 수 있다. 일단 마스크층이 패터닝되면, 포토레지스트 및/또는 스페이서의 노출된 부분은 하나 이상의 적합한 제거 프로세스(예를 들면, 애싱, 선택적 에칭, 이들의 조합 등)을 사용하여 제거된다.
일단 마스크층이 형성되고 패터닝되었으면, 게이트 트렌치(201)의 측벽 및 따라서 스트립(205)의 측벽이 도 4에 예시된 바와 같이 노출된다. 이에 따라, 스트립(205)의 제1 다층 스택(101)의 물질이 와이어 릴리스 프로세스 단계에서 채널층(109) 사이로부터 제거되고 디바이스 구조물(103)과 채널층(109) 사이로부터 제거될 수 있다. 이에 따라, 스트립(205)의 남아 있는 물질(예를 들면, 채널층(109))은 제1 다층 스택(101)의 소스/비트 라인 영역(303) 사이에 나노구조물(301)을 형성한다. 나노구조물(301)은 본 명세서에서 와이어, 나노와이어, 시트 및/또는 나노시트라고도 지칭될 수 있다. 일 실시예에서, 제거될 스트립(205)의 물질은 워드라인 영역(203) 내의 채널층(109)의 물질을 크게 제거하지 않으면서 그리고 제1 다층 스택(101)의 소스/비트 라인 영역(303) 내의 물질들 중 임의의 것을 크게 제거하지 않으면서 해당 물질을 선택적으로 제거하는 습식 에칭 프로세스를 사용하여 제거된다. 그렇지만, 임의의 다른 적합한 제거 프로세스가 이용될 수 있다.
예를 들어, 일 실시예에서, 인을 함유하는 에칭 화학물(예를 들면, H3PO4)이 반도체 채널 영역의 물질(예를 들면, 산화 아연(ZnO)) 및/또는 디바이스 구조물(103)의 물질을 실질적으로 제거하지 않으면서 제1 다층 스택(101)의 다른 물질을 선택적으로 제거하는 데 사용될 수 있다. 그렇지만, 다른 실시예에서, 채널층(109)의 물질(예를 들면, 산화 아연(ZnO)) 및/또는 디바이스 구조물(103)의 물질을 실질적으로 제거하지 않으면서 제1 다층 스택(101)의 다른 물질들 중 임의의 것을 선택적으로 제거하기 위해 임의의 다른 적합한 에천트가 사용될 수 있다.
제1 다층 스택(101)의 다른 물질을 제거하는 것에 의해, 나노구조물(301)의 측면이 노출되고 워드라인 영역(203) 내에서 서로 분리된다. 나노구조물(301)은 양측의 소스/비트 라인 영역(303) 사이에 채널 구조물을 형성한다. 일부 실시예에서, 에칭 프로세스의 튜닝 선택도(tuning selectivity)가 나노구조물(301)을 형성하는 데 사용되며, 나노구조물(301)이 매끄러운 표면으로 형성되거나 복수의 패싯 처리된 표면(faceted surface)을 포함하도록 조정될 수 있다. 이에 따라, 나노구조물(301)이 상이한 프로파일 형상(예를 들면, 원형, 정사각형, 직사각형, 육각형, 팔각형 등)으로 형성될 수 있다. 예시된 실시예에서, 나노구조물(301)은 채널 폭이 나노구조물(301)의 원래 두께와 거의 동일한 정사각형 프로파일을 갖도록 형성되지만, 에칭 프로세스가 또한 이러한 두께를 감소시키기 위해 이용될 수 있다.
일단 나노구조물(301)이 형성되었으면, 마스크층, 유지된 스페이서 및/또는 유지된 포토레지스트의 임의의 남아 있는 부분은 마스크층, 유지된 스페이서 및/또는 유지된 포토레지스트의 물질에 대해 선택적인 하나 이상의 에천트를 이용하는 하나 이상의 적합한 제거 프로세스(예를 들면, 습식 에칭, 건식 에칭 등)를 사용하여 제거될 수 있다. 그렇지만, 임의의 적합한 제거 프로세스가 이용될 수 있다.
도 5는 제1 다층 스택(101)의 워드라인 영역(203)에 있는 소스/비트 라인 영역(303)의 측벽 상에 및 제1 다층 스택(101)의 워드라인 영역(203) 내의 소스/비트 라인 영역(303)의 측벽 사이에 있는 나노구조물(301)의 노출된 표면 상에 게이트 유전체 물질(401)을 형성하는 것을 예시한다. 게이트 유전체 물질(401)은 컨포멀 박막으로서 형성된다. 일부 실시예에 따르면, 게이트 유전체 물질(401)은, 다층 유전체(예를 들면, 산화물-질화물-산화물(ONO), 질화물-산화물-질화물(NON) 등); 다른 유전체(예를 들면, 실리콘 산질화물(SiON), 실리콘 질화물(SiN) 등); 하프늄 지르코늄 산화물(HfZrO)과 같은 강유전성(FE) 물질; 지르코늄 산화물(ZrO); 도핑되지 않은 하프늄 산화물(HfO); 도핑된 하프늄 산화물(예를 들면, 도펀트로서 란탄(La)을 사용하는 HfLaO, 도펀트로서 실리콘(Si)을 사용하는 HfSiO, 도펀트로서 알루미늄(Al)을 사용하는 HfAlO 등); 이들의 조합 등과 같은, 디지털 값을 저장하는 데 적합한 허용 가능한 유전체 물질의 하나 이상의 층을 사용하여 형성될 수 있다. 게이트 유전체 물질(401)의 물질은 ALD, CVD, PVD 등과 같은 허용 가능한 퇴적 프로세스에 의해 형성될 수 있다.
도 6은 제1 다층 스택(101)의 워드라인 영역(203) 내의 게이트 유전체 물질(401) 위에 형성되는 랩 어라운드(wrap-around) 워드 라인 구조물(501)의 형성을 예시한다. 일단 게이트 유전체 물질(401)이 퇴적되었으면, 제1 다층 스택(101)의 상단에 있는 게이트 유전체 물질(401)을 제거하기 위해 평탄화 프로세스(예를 들면, 화학적 기계적 평탄화(CMP))가 수행될 수 있다. 이에 따라, 금속 라인층(111)이 추가 프로세싱을 위해 노출될 수 있다. 랩 어라운드 워드 라인 구조물(501)은, 접착제층, 장벽층, 확산층, 및 충전층 등과 같은, 하나 이상의 층을 포함할 수 있다. 일부 실시예에서, 랩 어라운드 워드 라인 구조물(501)은 접착제층 및 도전층을 포함한다. 접착제층은, 티타늄 질화물, 탄탈 질화물, 지르코늄 질화물, 하프늄 질화물 등과 같은, 금속 질화물로 형성될 수 있다. 도전층은 텅스텐, 코발트, 알루미늄, 니켈, 구리, 은, 금, 이들의 합금 등과 같은 금속으로 형성될 수 있다. 접착제층의 물질은 게이트 유전체 물질(401)의 물질에 대해 양호한 접착력을 갖는 물질이고 도전층의 물질은 접착제층의 물질에 대해 양호한 접착력을 갖는 물질이다. 게이트 유전체 물질(401)이 산화물-질화물-산화물(ONO) 막과 같은 산화물로 형성되는 실시예에서, 접착제층은 티타늄 질화물일 수 있고 도전층은 텅스텐일 수 있다. 접착제층 및 도전층은 각각 ALD, CVD, PVD 등과 같은 허용 가능한 퇴적 프로세스에 의해 형성될 수 있다. 랩 어라운드 워드 라인 구조물(501)의 물질은 워드 라인 영역(203)에 있는 나머지 개구를 충전 및 과충전할 수 있으며, 워드라인 영역(203) 이외에 제1 다층 스택(101)의 상단 표면 위에 형성될 수 있다. 도전층은 게이트 트렌치(201)의 나머지 구역을 충전한다. 일단 퇴적되면, 랩 어라운드 워드 라인 구조물(501) 및 게이트 유전체 물질(401)의 물질은 화학적 기계적 평탄화, 에치백 프로세스, 이들의 조합 등과 같은 프로세스를 사용하여 제1 다층 스택(101)의 최상단 층과 함께 평탄화될 수 있다.
도 7을 참조하면, 이 도면은 일부 실시예에 따른, 도 6에 예시된 구조물로부터 3D 적층 메모리 어레이(600)를 형성하는 것을 예시한다. 3D 적층 메모리 어레이(600)는 복수의 제1 적층 메모리 셀(613)(예를 들면, 1T2R 메모리 셀)을 포함한다. 예시된 실시예에서, 제1 적층 메모리 셀(613) 각각은 트랜지스터(예를 들면, 제1 트랜지스터(T1), 제2 트랜지스터(T2)), 및 기입 동작 동안 값이 세트/리셋될 수 있는 2개의 저항기(예를 들면, 제1 저항기(R1), 제2 저항기(R2))를 포함한다. 예를 들어, 기입 전압(VW)이 제1 저항기(R1)에 인접한 금속 소스/비트 라인(603)에 부과되고 워드 라인 전압(VWL)이 제1 트랜지스터(T1)의 랩 어라운드 게이트(605)에 부과될 때, 제1 저항기(R1)에 대해 저장된 값을 세트/리셋시키기 위해 기입 동작이 수행될 수 있다. 유사하게, 제2 저항기(R1)에 인접한 금속 소스/비트 라인(603)에 기입 전압(VW)을 부과하는 것 및 제1 트랜지스터(T1)의 랩 어라운드 게이트(605)에 워드 라인 전압(VWL)을 부과하는 것에 의해 제2 저항기(R2)에 대해 저장된 값을 세트/리셋시키기 위해 기입 동작이 수행될 수 있다. 제2 트랜지스터(T2), 제3 저항기(R3) 및 제4 저항기(R4)와 관련하여 유사한 기입 동작이 이루어질 수 있다. 비록 메모리 어레이(600)의 실시예가, 예를 들면, 1T2R 구성을 사용하여 기술되었지만, 다른 실시예, 예를 들면, 2T2R 구성(도시되지 않음)이 또한 이용될 수 있다. 2개의 저항기(예를 들면, 1T2R)를 갖는 하나의 공통 트랜지스터 대신에, 2T2R 구성에서는, 각각의 메모리 셀(613)이 2개의 트랜지스터와 2개의 저항기(예를 들면, R1 및 R2)로 형성될 수 있다. 격리층(107)의 선택적인 층(도시되지 않음)에 의해 분리되는 독립적인 채널 영역(109)을 갖는 2T2R 구성의 2개의 트랜지스터가 형성될 수 있다. 이에 따라, 2T2R 구성의 2개의 트랜지스터는 기입 동작 동안 2개의 저항기(예를 들면, R1 및 R2) 중 하나를 사용하여 서로 독립적으로 동작할 수 있다.
추가적으로, 아래에서 상세히 논의되는 바와 같이, 3D 메모리 디바이스의 최종 형성에서 계단형 콘택트 구조물 및 BEOL 호환 다이오드를 갖는 3D 적층 메모리 어레이(600)가 형성될 수 있다. 이에 따라, 저항기에 대한 기입 동작 동안 기입 방해 문제가 발생하는 것을 방지하는 적층 메모리 셀(613)에 대한 강건한 설계가 제공된다. 적층 메모리 셀(613)에 대한 동작의 추가 세부 사항은 메모리 회로(1200)의 등가 회로 설계와 관련하여 아래에 제공된다. 격리층(107)은 적층 메모리 셀(613)을 서로 격리시킨다. 게다가, 게이트 격리 플러그(601)는 제1 적층 메모리 셀의 이웃하는 스택의 랩 어라운드 게이트(605)를 서로 격리시킨다. 일부 실시예에 따르면, 랩 어라운드 워드 라인 구조물(501)(도 6에 도시됨)을 통해 워드 라인 갭을 초기에 형성하는 것에 의해 랩 어라운드 게이트(605) 및 게이트 격리 플러그(601)가 형성될 수 있다. 워드 라인 갭은 랩 어라운드 워드 라인 구조물(501)의 물질을 에칭하기에 적합한 포토리소그래피 및 에칭 기술들 중 임의의 것을 사용하여 형성될 수 있다. 에칭은 이방성일 수 있다. 일부 실시예에서, 워드 라인 갭은 일련의 적절한 에칭(예를 들면, 건식 에칭 및/또는 습식 에칭)에 의해 형성될 수 있다. 일부 실시예에 따르면, 랩 어라운드 워드 라인 구조물(501)의 도전층을 제거하기 위해 수소(H2) 또는 산소(O2) 가스와 혼합된 플루오르계 가스(예를 들면, C4F6)를 사용하여 건식 에칭이 수행되고, 랩 어라운드 워드 라인 구조물(501)의 접착제층을 제거하기 위해 질산(HNO3)과 플루오르화 수소산(HF) 용액을 사용하여 습식 에칭이 수행된다. 그렇지만, 워드 라인 갭으로부터 물질을 제거하기 위해 다른 적합한 제거 프로세스가 이용될 수 있다. 이에 따라, 랩 어라운드 워드 라인 구조물(501)은 워드 라인 갭에 의해 랩 어라운드 게이트(605)의 개별 구조물로 분리된다.
일단 워드 라인 갭이 랩 어라운드 워드 라인 구조물(501)을 통해 형성되었으면, 게이트 유전체 물질(401)을 형성하는 데 사용되는 허용 가능한 유전체 물질들 및/또는 퇴적 프로세스들 중 임의의 것을 사용하여 게이트 격리 플러그(601)가 형성될 수 있다. 예를 들어, 유전체 물질(예를 들면, 실리콘 산화물) 및 허용 가능한 퇴적 프로세스(예를 들면, ALD)를 사용하여 워드 라인 갭을, 제각기, 충전 및/또는 과충전하도록 게이트 격리 플러그(601)가 형성될 수 있다. 일단 충전 및/또는 과충전되면, 워드 라인 갭 외부의 게이트 격리 플러그(601)의 잉여 물질을 제거하기 위해 그리고 제1 다층 스택(101)의 상단 위의 게이트 유전체 물질(401)의 잉여 물질을 제거하기 위해 게이트 격리 플러그(601)가 (예를 들면, CMP를 통해) 평탄화될 수 있다. 이에 따라, 게이트 격리 플러그(601), 게이트 유전체 물질(401) 및 랩 어라운드 게이트(605)의 상단은 제1 다층 스택(101)의 상단과 공면이고, 랩 어라운드 게이트(605)의 개별 구조물은 게이트 격리 플러그(601)에 의해 서로 격리된다. 위에서 기술된 바와 같이 제1 트랜지스터(T1)와 제2 트랜지스터(T2)의 나노구조물(301)(도 4에 도시됨)은 채널층(109)으로부터 형성되고 게이트 유전 물질(401)에 의해 둘러싸여 있다. 랩 어라운드 게이트(605)는 제1 트랜지스터(T1)와 제2 트랜지스터(T2)의 채널 영역을 둘러싸고, 게이트 유전체 물질(401)에 의해 나노구조물(301)로부터 분리된다. 제1 트랜지스터(T1)와 제2 트랜지스터(T2)의 금속 소스/비트 라인(603)은 위에서 기술된 와이어 릴리스 프로세스 동안 금속 라인층(111)으로부터 형성된다. 게이트 유전체 물질(401)은 채널층(109)과 금속 소스/비트 라인(603)의 측벽으로부터 랩 어라운드 게이트(605)를 격리시킨다. 게이트 유전체 물질(401)은 제1 저항기(R1)와 제2 저항기(R2)의 측벽으로부터 랩 어라운드 게이트(605)를 추가로 격리시킨다.
예시된 실시예에서, 제1 저항기(R1)는 제1 트랜지스터(T1)의 제1 측면에서 금속 소스/비트 라인(603)에 커플링된다. 제2 저항기(R2)는 제1 트랜지스터(T1)의 제2 측면에서 금속 소스/비트 라인(603)에 커플링된다. 제1 저항기(R1)와 제2 저항기(R2) 각각은 저항성 메모리 막(611) 및 상단 전극(609)을 포함한다. 저항성 메모리 막(611)은 위에서 기술된 와이어 릴리스 프로세스 동안 유전체 메모리층(113)으로부터 형성된다. 저항성 메모리 막(611)은 제1 트랜지스터(T1)의 양측에서, 제각기, 금속 소스/비트 라인(603)에 연결된다. 상단 전극(609)은 위에서 기술된 와이어 릴리스 프로세스 동안 금속 라인층(111)으로부터 형성된다. 상단 전극(609) 각각은, 제각기, 제1 저항기(R1)와 제2 저항기(R2)의 저항성 메모리 막(611)에 커플링된다. 저항성 메모리 막(611)은 적어도 2개의 상태, 즉 2개의 논리 상태, 즉 세트 상태와 리셋 상태에 대응할 수 있는 고저항 상태와 저저항 상태를 가질 수 있다. 저항성 메모리 막(611)의 상태는 저항성 메모리 막(611)에 전압을 인가하고 저항성 메모리 막(611)을 통해 흐르는 전류를 결정하는 것(예를 들면, 저항성 메모리 막(611)에 의해 저장되는 대응하는 비트를 판독하기 위해 저항성 메모리 막(611)이 고저항 상태인지 저저항 상태인지를 결정하는 것)에 의해 결정될 수 있다. 예시된 실시예에서, 제1 저항기(R1)의 저항성 메모리 막(611)은 제1 트랜지스터(T1)의 채널층(109)의 한쪽 측면에서 금속 소스/비트 라인(603)에 커플링되고, 제2 저항기(R2)의 저항성 메모리 막(611)은 제1 트랜지스터(T1)의 채널층(109)의 다른 쪽 측면에서 금속 소스/비트 라인(603)에 커플링된다. 이에 따라, 제1 트랜지스터(T1)는 제1 저항기(R1)와 제2 저항기(R2) 중 어느 하나에 대한 판독/기입 동작을 활성화시키기 위한 공유 액세스 트랜지스터일 수 있다.
도 7의 예시된 실시예에서, 제2 적층 메모리 셀(613)은 제2 시리즈(105b)의 물질층으로부터 형성되고 제1 시리즈(105a)의 물질층으로부터 형성되는 제1 적층 메모리 셀(613) 위에 적층된다. 예시된 실시예에서, 제2 적층 메모리 셀(613) 각각은 제2 트랜지스터(T2) 및 2개의 저항기(예를 들면, 제3 저항기(R3)와 제4 저항기(R4))를 포함한다. 제3 저항기(R3)의 저항성 메모리 막(611)은 제2 트랜지스터(T2)의 채널층(109)의 한쪽 측면에서 금속 소스/비트 라인(603)에 커플링되고, 제4 저항기(R4)의 저항성 메모리 막(611)은 제2 트랜지스터(T2)의 채널층(109)의 다른 쪽 측면에서 금속 소스/비트 라인(603)에 커플링된다. 이에 따라, 제2 트랜지스터(T2)는 제3 저항기(R3)와 제4 저항기(R4) 중 어느 하나에 대한 판독/기입 동작을 활성화시키기 위한 공유 액세스 트랜지스터일 수 있다. 예시된 실시예에서, 게이트 유전체 물질(401)은 소스/비트 라인 영역(303)에서 다층 스택(101)의 측벽으로부터 랩 어라운드 게이트(605)를 격리시킨다. 게다가, 게이트 격리 플러그(601)는 제2 적층 메모리 셀(613)의 이웃하는 스택의 랩 어라운드 게이트(605)를 격리시킨다.
도 8은 일부 실시예에 따른, 제2 3D 적층 메모리 어레이(600)에 인접한 계단형 콘택트 구조물(800)을 포함하는 제2 3D 메모리 디바이스(850)의 사시도이다. 상세하게는, 도 8은 일부 실시예에 따른, 제2 다층 스택(101)의 제1 영역(115) 내에 형성되는 제2 3D 적층 메모리 어레이(600)에 인접한 제2 다층 스택(101)의 제2 영역(117)에 계단형 콘택트 구조물(800)을 형성하는 것을 예시한다. 비록 예시된 실시예가 제2 다층 스택(101)의 제2 영역(117)에 계단형 콘택트 구조물(800)을 형성하는 것에 관한 것이지만, 유사한 설계의 계단형 구조물이 3D 적층 메모리 어레이(600)에 인접한 제2 다층 스택(101)의 제2 영역(117) 내에 적절하게 형성될 수 있음이 이해되고 인식될 것이다. 계단형 구조물과 메모리 어레이의 모든 그러한 조합은 실시예의 범위 내에 있다.
도 8은 계단형 콘택트 구조물(800) 위에 제1 금속간 유전체(IMD)층(803)을 형성하는 것을 추가로 예시한다. 제1 IMD층(803)은 제2 다층 스택(101)의 제2 영역(117) 내로 연장되는 게이트 트렌치(201) 내에 및 계단형 콘택트 구조물(800)의 노출된 표면 위에 형성된다. 추가적으로, 도 8은 제1 IMD층(803) 위에 형성되는 다이오드(801), 다이오드(801)와 랩 어라운드 게이트(605) 위에 형성되는 도전 콘택트(805), 및 다이오드(801)와 도전 콘택트(805)를 계단형 콘택트 구조물(800)에 전기적으로 커플링시키는 도전 층간 관통 비아(through interlayer via, TIV)(807)를 예시한다.
일부 실시예에 따르면, 도 8에서의 제1 절단선 A-A와 연관된 계단형 콘택트 구조물(800)의 부분은 제2 3D 적층 메모리 어레이(600) 내에 형성되는 트랜지스터의 비트 라인에 대한 접촉을 제공한다. 이에 따라, 제1 절단선 A-A와 연관된 계단형 콘택트 구조물(800)의 부분은 본 명세서에서 비트 라인 계단형 부분, BL 계단형 부분, 비트 라인 계단, BL 계단 등으로 지칭될 수 있다. 게다가, 도 8에서의 제2 절단선 B-B와 연관된 계단형 콘택트 구조물(800)의 부분은 제2 3D 적층 메모리 어레이(600) 내에 형성되는 트랜지스터의 소스 라인에 대한 접촉을 제공한다. 이에 따라, 제2 절단선 B-B와 연관된 계단형 콘택트 구조물(800)의 부분은 본 명세서에서 소스 라인 계단형 부분, SL 계단형 부분, 소스 라인 계단, SL 계단 등으로 지칭될 수 있다.
도 9는 도 8의 제1 절단선 A-A를 따른 계단형 콘택트 구조물(800)의 단면도를 예시한다. 예시된 실시예에서, 제2 다층 시리즈(105) 각각의 금속 소스/비트 라인(603)의 일 부분 및 상단 전극(609)의 일 부분이 노출되도록 계단형 콘택트 구조물(800)이 형성된다. 계단형 콘택트 구조물(800)은 복수의 에칭 프로세스에 의해 형성될 수 있으며, 여기서 에칭 프로세스 각각은 제거하기 위한 제2 3D 메모리 디바이스(850)의 상이한 부분을 노출시키기 위해 상이한 에칭 마스크(예를 들면, 패터닝된 포토레지스트)를 사용하는 것에 의해 그리고, 일 예로서, 상이한 에칭 깊이를 달성하기 위해 상이한 지속기간 동안 에칭하는 것에 의해 수행된다. 제2 3D 적층 메모리 어레이(600)는 계단형 콘택트 구조물(800)의 형성의 에칭 동안 에칭 마스크에 의해 보호된 채로 유지될 수 있다.
도 9에 예시된 바와 같이, 계단형 콘택트 구조물(800)을 형성하기 위해 제2 3D 적층 메모리 어레이(600)로부터 측방으로 원위에 있는 제2 다층 시리즈(105) 각각의 일 부분이 제거된다. 제2 다층 시리즈(105)의 제거된 부분의 면적은 디바이스 구조물(103)로부터 멀어지는 수직 방향을 따라 증가한다. 예를 들어, 금속 소스/비트 라인(603) 및/또는 상단 전극(609)이 제2 다층 시리즈(105) 내에서 높이 있을수록(디바이스 구조물(103)로부터 멀리 떨어질수록), 금속 소스/비트 라인(603) 및/또는 상단 전극(609)의 부분을 노출시키기 위해 제2 다층 시리즈(105) 내의 위에 놓인 층의 더 많은 면적이 제거된다.
제2 3D 적층 메모리 어레이(600)의 형성 이후에 제2 다층 스택(101) 위에 포토레지스트(901)를 초기에 배치하는 것에 의해 계단형 콘택트 구조물(800)이 형성될 수 있다. 포토레지스트(901)는 스핀 온 기술을 사용하여 형성될 수 있고 허용 가능한 포토리소그래피 기술을 사용하여 패터닝될 수 있다. 포토레지스트(901)를 패터닝하는 것은 제2 다층 스택(101)의 나머지 부분을 마스킹하면서 제2 영역(117)에 있는 제2 다층 스택(101)의 일 부분을 노출시킬 수 있다. 일단 포토레지스트(901)가 패터닝되었으면, 노출된 부분(예를 들면, 제1 계단형 영역(903a))에 있는 제2 다층 스택(101)의 하나 이상의 층이 제거되는 물질에 적합한 계단형 에칭 프로세스를 사용하여 제거될 수 있다. 계단형 에칭 프로세스는, 예컨대, 습식 또는 건식 에칭, 반응성 이온 에칭(RIE), 중성 빔 에칭(NBE) 등, 또는 이들의 조합에 의한, 임의의 허용 가능한 에칭 프로세스일 수 있다. 에칭은 이방성일 수 있다.
일부 실시예에 따르면, 에칭은 제1 계단형 영역(903a)에서 노출되는 제2 다층 스택(101)의 하나 이상의 물질층의 부분을 제거할 수 있고, 제거되는 하나 이상의 물질층 아래에 놓인 물질층에서 정지할 수 있다. 일부 실시예에서, 포토레지스트(901)가 격리층(107)의 최상단 층의 제1 원하는 부분(예를 들면, 제1 계단형 영역(903a))을 노출시키게 패터닝되도록 반복 에칭(recursive etching) 프로세스가 사용될 수 있고, 패터닝된 포토레지스트(901)가 이어서 그의 패턴을 격리층(107)의 최상단 층으로 전사하기 위해 반복 에칭 프로세스의 단계에서 마스크로서 사용된다. 일단 전사되면, 제2 다층 스택(101)의 부분이 노출되고, 격리층(107)의 최상단 층이 반복 에칭 프로세스의 다른 단계에서 하드 마스크의 패턴을 제2 다층 스택(101)의 하나 이상의 층으로 전사하기 위해 하드 마스크로서 사용될 수 있다. 일단 전사되면, 계단형 콘택트 구조물(800)에서 제2 다층 스택(101)의 아래에 놓인 층의 부분이 노출된다.
일부 실시예에서, 제2 다층 스택(101)의 층은 반복 에칭 프로세스의 개별 에칭 단계 동안 물질의 제거를 제어하기 위해 에칭 정지층으로서 사용될 수 있다. 일부 실시예에서, 에칭 프로세스는 에칭 프로세스 동안 물질의 제거를 제어하기 위한 시간 설정된 프로세스일 수 있다. 모든 그러한 에칭 프로세스 및 그러한 에칭 프로세스의 모든 그러한 조합은 계단형 콘택트 구조물(800)을 형성하는 데 사용될 수 있으며 실시예의 범위 내에 있다.
일단 제1 계단형 영역(903a)이 노출되었으면, 제1 계단형 영역(903a)에 있는 제2 다층 스택(101)의 노출된 부분은 계단형 에칭 프로세스에서 포토레지스트(901)를 마스크로서 사용하여 에칭된다. 원하는 층이 노출될 때까지 제1 계단형 영역(903a)에서 하나 이상의 에칭 단계가 수행될 수 있다. 일단 제2 다층 스택(101)의 원하는 층이 노출되었으면, 제2 계단형 영역(903b) 이외의 제2 다층 스택(101)의 나머지 부분을 마스킹하면서 제2 계단형 영역(903b)에 있는 제2 다층 스택(101)의 다른 부분을 노출시키기 위해 포토레지스트(901)가 트리밍될 수 있다. 제2 계단형 영역(903b)에 있는 제2 다층 스택(101)의 노출된 부분은 트리밍된 포토레지스트를 마스크로서 사용하여 계단형 에칭 프로세스를 반복하는 것에 의해 에칭될 수 있다.
원하는 수의 계단형 콘택트 구역(905)이 노출될 때까지 포토레지스트(901)의 트리밍 및 계단형 에칭 프로세스가 반복될 수 있다. 예시된 실시예에서, 제8 계단형 콘택트 구역(905h)을 노출시키는 포토레지스트(901)의 마지막 트리밍에 의해 8개의 계단형 콘택트 구역(예를 들면, 905a, 905B, 905c, 905d, 905e, 905f, 905g 및 905h)이 노출된다. 그렇지만, 3D 메모리 디바이스에 대한 원하는 구조에 기초하여 더 많거나 적은 수의 계단형 콘택트 구역(905)이 형성될 수 있다. 예를 들어, 더 적은 수(예를 들면, 4개)의 금속 소스/비트 라인(603) 및/또는 상단 전극(609)을 포함하는 제2 다층 스택(101)에서, 더 적은 수(예를 들면, 4개)의 계단형 콘택트 구역(905)이 형성될 수 있다. 다른 예로서, 더 많은 수(예를 들면, 9개, 10개, 11개, 12개,... 등)의 금속 소스/비트 라인(603) 및/또는 상단 전극(609)을 포함하는 제2 다층 스택(101)에서, 더 많은(예를 들면, 9개, 10개, 11개, 12개,... 등의) 계단형 콘택트 구역(905)이 형성될 수 있다. 임의의 적합한 수의 계단형 콘택트 구역(905)을 갖는 계단형 콘택트 구조물(800)이 형성될 수 있다.
도 10a으로 계속하여, 일단 계단형 콘택트 구조물(800)이 형성되었으면, 계단형 콘택트 구조물(800) 위에 제1 IMD층(803)이 형성된다. 일부 실시예에서, 제1 IMD층(803)을 형성하기 전에, 계단형 콘택트 구조물(800)은 도 7에 예시된 바와 같이 비트 라인 계단형 부분과 소스 라인 계단형 부분으로 분리된다. 그러한 실시예에서, 제1 IMD층(803)은 계단형 트렌치를 충전하고 비트 라인 계단형 부분을 소스 라인 계단형 부분으로부터 격리시킨다.
일부 실시예에 따르면, 제1 IMD층(803)은, 예를 들면, 실리콘 산화물, 실리콘 질화물 등을 사용하여 형성되고, CVD, PVD, ALD 등과 같은 적합한 방법에 의해 형성된다. 일단 형성되면, 일부 실시예에 따르면 제2 다층 스택(101)의 제1 영역(115)에서 격리층(107), 게이트 유전체 물질(401), 게이트 격리 플러그(601) 및 랩 어라운드 게이트(605)의 표면이 공면(co-planar)이도록 제1 IMD층(803)이 이어서 평탄화된다. 제1 IMD층(803)은 화학적 기계적 평탄화(CMP)와 같은 프로세스를 사용하여 평탄화될 수 있다. 포토레지스트(901)는, 예를 들면, 애싱 프로세스를 사용하여 제1 IMD층(803)의 평탄화 이전에 제거될 수 있다. 일부 실시예에서, 포토레지스트(901)는 CMP 프로세스, 애싱 프로세스, 이들의 조합 등을 사용하여 제1 IMD층(803)의 평탄화 동안 제거될 수 있다.
도 10a는 일부 실시예에 따른, 계단형 콘택트 구조물(800)의 비트 라인 계단형 부분을 통해 도전 TIV(807)를 형성하는 것을 추가로 예시한다. 예시된 실시예에서, 상단 전극(609)의 계단형 콘택트 구역(905)(예를 들면, 도 9에 도시된 바와 같이 905a, 905d, 905e 및 905h) 위에 도전 TIV(807)가 형성된다. 일부 실시예에 따르면, 도전 TIV(807)가 또한 제1 IMD층(803)을 통해 형성된다. 도 10a에 도시된 도전 TIV(807)는 제2 3D 적층 메모리 어레이(600)의 비트 라인 계단형 구조물의 상단 전극(609)에 대한 외부 연결을 제공한다.
도전 TIV(807)가 도전 필라(예를 들면, 텅스텐, 구리, 알루미늄, 티타늄, 이들의 합금, 이들의 조합 등)인 실시예에서, 도전 TIV(807)는 제2 다층 스택(101)의 제1 영역(115) 및 제2 영역(117) 위에 제1 IMD층(803)을 초기에 형성하는 것에 의해 형성될 수 있다. 일단 형성되면, 제1 IMD층(803)을 통해 개구를 형성하여 도전 TIV(807)의 원하는 위치에서 계단형 콘택트 구역(905)의 구역을 노출시키기 위해 적합한 포토리소그래피 및 에칭 프로세스를 사용하여 제1 IMD층(803)이 패터닝된다. 일단 개구가 형성되었으면, 개구가 적합한 퇴적 프로세스(예를 들면, 화학적 기상 퇴적(CVD), 물리적 기상 퇴적(PVD) 등)를 사용하여 도전성 충전 물질(예를 들면, W, Al, Cu 등)로 충전 및/또는 과충전될 수 있다. 일단 퇴적되면, 도전 TIV(807)의 상단 표면을 제1 IMD층(803)의 표면과 공면이도록 평탄화하기 위해 평탄화 프로세스가 수행될 수 있다.
도 10a는 일부 실시예에 따른, 제1 도전형 산화물 반도체층(1001) 및 제2 도전형 산화물 반도체층(1003)으로부터 다이오드(801)를 형성하는 것을 추가로 예시한다. 다이오드(801)는 제1 IMD층(803)과 도전 TIV(807)의 공면 표면 위에 원하는 두께로 제1 도전형 산화물 반도체층(1001)의 벌크층을 초기에 퇴적시키는 것에 의해 형성될 수 있다. 제1 도전형 산화물 반도체층(1001)에 사용될 수 있는 적합한 산화물 물질은 아연 산화물(ZnO), 인듐 갈륨 아연 산화물(IGZO), 인듐 텅스텐 산화물(IWO), 인듐 주석 산화물(ITO), 인듐 갈륨 아연 주석 산화물(IGZTO) 등을 포함하며, 예를 들어, 화학적 기상 퇴적(CVD), 원자층 퇴적(ALD), 물리적 기상 퇴적(PVD) 등을 사용하여 형성될 수 있다. 제1 도전형 산화물 반도체층(1001)은 제1 도전형(예를 들면, p형, n형, p+형 등)을 갖도록 임의의 적합한 도핑 프로세스(예를 들면, 에피택셜 성장 동안 인시츄(in situ), 퇴적 후 주입, 이들의 조합 등)를 사용하여 도핑될 수 있다. 제1 도전형이 p형인 실시예에서, 제1 도전형 산화물 반도체층(1001)이 붕소 수소화물(예를 들면, 디보란(B2H6))과 같은 도펀트를 사용하여 도핑될 수 있다. 그렇지만, 제1 도전형 산화물 반도체층(1001)을 형성하기 위해 임의의 적합한 물질, 퇴적 프로세스, 도펀트 및/또는 도핑 프로세스가 이용될 수 있다. 제1 도전형이 n형인 실시예에서, 제1 도전형 산화물 반도체층(1001)은 포스판(phosphane)(PH3)과 같은 도펀트를 사용하여 도핑될 수 있다. 그렇지만, 제1 도전형 산화물 반도체층(1001)을 형성하기 위해 임의의 적합한 물질, 퇴적 프로세스, 도펀트 및/또는 도핑 프로세스가 이용될 수 있다.
일단 퇴적되면, 제1 도전형 산화물 반도체층(1001)은, 예를 들면, CMP를 사용하여 평탄화된다. 이에 따라, 제1 도전형 산화물 반도체층(1001)은 제1 IMD층(803)을 통해 비트 라인 계단형 구조물의 상단 전극(609)에 이르는 도전 TIV(807) 위에 형성되어 도전 TIV(807)에 전기적으로 커플링된다.
제2 도전형 산화물 반도체층(1003)은 제1 도전형 산화물 반도체층(1001) 위에 원하는 두께로 제2 산화물 반도체 물질의 벌크층을 퇴적시키는 것에 의해 형성될 수 있다. 제2 도전형 산화물 반도체층(1003)은 제1 도전형 산화물 반도체층(1001)을 형성하기에 적합한 산화물 물질들 및 프로세스들 중 임의의 것을 사용하여 형성될 수 있다. 제2 산화물 반도체 물질은 제1 산화물 반도체 물질과 동일한 산화물 물질을 사용하여 형성될 수 있지만, 상이한 산화물 물질이 또한 사용될 수 있다. 그렇지만, 제2 산화물 반도체 물질은 제1 도전형 산화물 반도체층(1001)의 물질에 카운터 도핑(counter-dope)되어 형성된다. 예를 들어, 제1 도전형 산화물 반도체층(1001)이 p형 또는 p+형 도펀트를 사용하여 도핑되는 실시예에서, 제2 도전형 산화물 반도체층(1003)은 제2 도전형(예를 들면, n형)을 갖도록 도핑된다. 제1 도전형 산화물 반도체층(1001)이 n형 도펀트를 사용하여 도핑되는 다른 실시예에서, 제2 도전형 산화물 반도체층(1003)은 제2 도전형(예를 들면, p형 또는 p+형)을 갖도록 도핑된다. 일단 퇴적되면, 제2 도전형 산화물 반도체층(1003)은, 예를 들면, CMP를 사용하여 평탄화된다. 이에 따라, 제2 도전형 산화물 반도체층(1003)은 제1 도전형 산화물 반도체층(1001) 위에 형성되어 제1 도전형 산화물 반도체층(1001)에 전기적으로 커플링된다.
일단 형성되면, 제1 도전형 산화물 반도체층(1001)과 제2 도전형 산화물 반도체층(1003)은 이어서 다이오드(801)를 형성하기 위해 적합한 포토리소그래피 및 에칭 프로세스를 사용하여 패터닝된다. 다이오드(801)는 비트 라인 계단형 콘택트 구조물의 도전 TIV(807) 위의 원하는 위치에 형성된다. 이에 따라, 다이오드(801)의 형성은 BEOL(back-end of the line) 프로세스와 호환된다.
도 10a는 일부 실시예에 따른, 다이오드(801)에 대한 외부 연결을 위한 제1 세트의 도전 콘택트(805)의 형성을 추가로 예시한다. 도전 콘택트(805)는 제1 IMD층(803) 및 다이오드(801)의 표면 위에 제2 IMD층(1005)을 초기에 퇴적시키는 것에 의해 형성될 수 있다. 일부 실시예에서, 제2 IMD층(1005)이 또한 제2 다층 스택(101)의 제1 영역(115)에서 격리층(107), 게이트 유전체 물질(401), 게이트 격리 플러그(601) 및 랩 어라운드 게이트(605)의 공면 표면 위에 형성될 수 있다. 제2 IMD층(1005)은 제2 다층 스택(101)에 있는 계단형 콘택트 구조물(800)의 추가 프로세싱 동안 제1 영역(115)에서 보호층으로서 역할할 수 있다. 다른 실시예에서, 제2 IMD층(1005)을 형성하기 전에 제1 영역(115) 위에 별개의 보호층(도시되지 않음)이 형성된다. 제2 IMD층(1005)은 제1 IMD층(803)을 형성하기에 적합한 물질들 및 프로세스들 중 임의의 것을 사용하여 형성될 수 있다. 일단 형성되면, 도전 콘택트(805)의 원하는 위치에서 제2 IMD층(1005)을 통해 개구를 형성하기 위해 적합한 포토리소그래피 및 에칭 프로세스를 사용하여 제2 IMD층(1005)이 패터닝된다. 이에 따라, 제2 IMD층(1005)에 있는 개구를 통해 다이오드(801)가 노출된다.
도 10a는 일부 실시예에 따른, 다이오드(801)에 대한 연결을 위한 도전 콘택트(805)의 형성을 추가로 예시한다. 일부 실시예에서, 도전 콘택트(805)의 쇼트키 장벽 높이를 감소시키기 위해 티타늄, 니켈, 코발트 또는 에르븀과 같은 적절한 물질을 사용하는 선택적인 실리사이드화 프로세스. 그렇지만, 백금, 팔라듐 등과 같은 다른 금속이 또한 선택적인 실리사이드화 프로세스에 사용될 수 있다. 일부 실시예에서, 선택적인 실리사이드화 프로세스는 개구에 및 다이오드(801)의 노출된 구역에 적절한 금속층을 블랭킷 퇴적시키는 것을 사용하여 수행된다. 블랭킷 퇴적에 이어 어닐링 단계가 뒤따르며, 어닐링 단계는 금속층이 다이오드(801)의 아래에 놓인 노출된 제2 산화물 반도체 물질(예를 들면, ZnO)과 반응하게 한다. 이어서, 예컨대, 선택적 에칭 프로세스로, 반응되지 않은 금속이 제거된다. 다른 실시예에서, 선택적인 실리사이드화 프로세스는 생략된다.
도전 콘택트(805)는 개구 내에 및 다이오드(801)의 노출된 구역 위에 또는 선택적인 실리사이드 콘택트(존재하는 경우) 위에 W, Al, Cu, Co, Ti, Ta, Ru, TiN, TiAl, TiAlN, TaN, TaC, NiSi, CoSi, 이들의 조합 등과 같은 도전성 물질을 퇴적시키는 것에 의해 형성될 수 있다. 개구를 충전 및/또는 과충전하기 위해 스퍼터링, 화학적 기상 퇴적, 전기 도금, 무전해 도금 등과 같은 프로세스를 사용하여 도전성 물질이 퇴적될 수 있다. 일단 충전 또는 과충전되면, 개구 외부에 퇴적된 임의의 도전성 물질은 화학적 기계적 폴리싱(CMP)과 같은 평탄화 프로세스를 사용하여 제거될 수 있다. 그렇지만, 임의의 적합한 퇴적 프로세스 및 평탄화 프로세스가 이용될 수 있다.
일단 다이오드(801)에 대한 제1 세트의 도전 콘택트(805)가 형성되면, 도전 콘택트(805) 위에 비트 라인(1007)이 형성될 수 있다. 도 10a는 또한 제1 세트의 도전 콘택트(805)를 제2 3D 적층 메모리 어레이(600)의 제1 액세스 트랜지스터(T1)와 연관된 제1 비트 라인(BL1)과 제2 비트 라인(BL2) 및 제2 액세스 트랜지스터(T2)와 연관된 제3 비트 라인(BL3)과 제4 비트 라인(BL4)으로서 표기하고 있다. 도전 콘택트(805)는 제2 3D 적층 메모리 어레이(600)의 비트 라인(1007)과 디바이스 구조물(103)에 있는 기본적인 능동 디바이스 및/또는 신호 라인, 전력 라인 및 접지 라인 사이의 외부 연결을 형성한다.
도 10b를 참조하면, 이 도면은 일부 실시예에 따른, 계단형 콘택트 구조물(800)의 소스 라인 계단형 부분을 통해 제2 세트의 도전 TIV(807)를 형성하는 것을 예시한다. 제2 세트의 도전 TIV(807)는 제2 3D 적층 메모리 어레이(600)와 연관된 소스 라인 계단형 구조물에 있는 금속 소스/비트 라인(603)에 대한 외부 연결을 제공한다. 예시된 실시예에서, 제2 세트의 도전 TIV(807)는 소스 라인 계단형 부분에 있는 금속 소스/비트 라인(603)의 계단형 콘택트 구역(905)(예를 들면, 도 8에 도시된 바와 같은 905b, 905c, 905f 및 905g) 위에 형성된다. 제2 세트의 도전 TIV(807)는 위에서 기술된 비트 라인 계단형 부분에 있는 제1 세트의 도전 TIV(807)를 형성하기 위한 물질들 및 프로세스들 중 임의의 것을 사용하여 형성될 수 있다. 제2 세트의 도전 TIV(807)는 제1 세트의 도전 TIV(807)를 형성하기 위한 프로세스 동안 형성될 수 있지만, 이들이 또한 상이한 프로세스 단계에서 형성될 수 있다.
도 10b는 일부 실시예에 따른, 제2 세트의 도전 TIV(807)에 대한 연결을 위한 제2 세트의 도전 콘택트(805)의 형성을 추가로 예시한다. 제2 세트의 도전 콘택트(805)는 제2 IMD층(1005)을 통해 개구를 초기에 형성하고 제2 세트의 도전 콘택트(805)의 원하는 위치에서 제2 세트의 도전 TIV(807)를 노출시키는 것에 의해 형성될 수 있다. 제2 세트의 도전 콘택트(805)를 위한 개구는 제1 세트의 도전 콘택트(805)를 위한 개구를 형성하는 프로세스 동안 형성될 수 있다. 제2 세트의 도전 콘택트(805)는 제1 세트의 도전 콘택트(805)를 형성하기에 적합한 물질들 및 프로세스들 중 임의의 것을 사용하여 형성될 수 있다. 제2 세트의 도전 콘택트(805)는 도전성 물질을 개구 내에 및 제2 세트의 도전 TIV(807)의 노출된 구역 위에 또는 선택적인 실리사이드 콘택트(존재하는 경우) 위에 퇴적시키는 것에 의해 형성되고 이어서 평탄화된다. 그렇지만, 임의의 적합한 퇴적 프로세스 및 평탄화 프로세스가 이용될 수 있다.
일단 계단형 콘택트 구조물(800)의 소스 라인 부분에 있는 도전 TIV(807)에 대한 제2 세트의 도전 콘택트(805)가 형성되면, 도전 콘택트(805) 위에 소스 라인(1009)이 형성될 수 있다. 도 10b는 또한 소스 라인(1009) 각각을 제2 3D 적층 메모리 어레이(600)에 있는 제1 액세스 트랜지스터(T1)와 연관된 제1 소스 라인(SL1)과 제2 소스 라인(SL2) 및 제2 액세스 트랜지스터(T2)와 연관된 제3 소스 라인(SL3)과 제4 소스 라인(SL4)으로서 표기하고 있다. 제2 세트의 도전 콘택트(805)는 제2 3D 적층 메모리 어레이(600)의 소스 라인(1009)과 디바이스 구조물(103)에 있는 기본적인 능동 디바이스 및/또는 신호 라인, 전력 라인 및 접지 라인 사이의 외부 연결을 형성한다.
추가적으로, 랩 어라운드 게이트(605)(도 8에 도시됨)에 대한 제3 세트의 도전 콘택트(805)가 또한 형성될 수 있다. 제1 영역(115) 위에 제2 IMD층(1005)이 형성되는 실시예에서, 제3 세트의 도전 콘택트(805)를 위한 개구가 제1 영역(115)에 형성될 수 있고, 도전 TIV(807)에 대한 제2 세트의 도전 콘택트(805) 및/또는 다이오드(801)에 대한 제1 세트의 도전 콘택트(805)를 형성하는 프로세스 동안 랩 어라운드 게이트(605)에 대한 제3 세트의 도전 콘택트(805)가 형성될 수 있다. 이에 따라, 제3 세트의 도전 콘택트(805)는 다른 세트의 도전 콘택트(805)를 형성하는 데 사용되는 동일한 물질 및 기술을 사용할 수 있다. 그렇지만, 제3 세트의 도전 콘택트(805)는 또한 다른 세트의 도전 콘택트(805)를 형성하는 데 사용되는 것과 별개의 프로세싱 단계에서 형성될 수 있고 다른 도전 콘택트(805)를 형성하는 데 사용되는 것과 상이한 물질 및/또는 기술을 사용하여 형성될 수 있다. 일부 실시예에서, 제3 세트의 도전 콘택트(805)는 랩 어라운드 게이트(605)에 대한 제3 세트의 도전 콘택트(805)를 형성하기에 적합한 물질 및/또는 기술을 사용하여 형성될 수 있다. 일단 제2 3D 적층 메모리 어레이(600)의 랩 어라운드 게이트(605)에 대한 제3 세트의 도전 콘택트(805)가 형성되면, 소스 라인(1009) 및/또는 비트 라인(1007)을 형성하는 데 적합한 물질들 및 프로세스들 중 임의의 것을 사용하여 제3 세트의 도전 콘택트(805) 위에 워드 라인(1101)(도 10에 도시됨)이 형성될 수 있다. 제3 세트의 도전 콘택트(805)는 제2 3D 적층 메모리 어레이(600)의 워드 라인(1101)과 반도체 다이에 있는 기본적인 능동 디바이스 및/또는 신호 라인, 전력 라인 및 접지 라인 사이의 외부 연결을 제공한다.
제2 3D 메모리 디바이스(850)에 대한 추가의 외부 연결을 제공하기 위해 도전 콘택트(805), 소스 라인(1009), 비트 라인(1007) 및/또는 워드 라인(1101) 위에 추가의 층간 유전체층(개별적으로 도시되지 않음) 및 다른 도전 피처(역시 개별적으로 도시되지 않음)가 형성될 수 있다. 추가의 도전 피처의 예는 도전 비아, 콘택트 플러그, 재분배층, 콘택트 트레이스, 통합 수동 디바이스, 언더 범프 금속화층, 통합 팬 아웃 디바이스, 인터포저 및 외부 콘택트를 포함하지만 이에 제한되지 않는다. 그렇지만, 임의의 적합한 유전체층 및/또는 도전 피처가 이용될 수 있고 모든 그러한 피처는 실시예의 범위 내에 포함되도록 완전히 의도된다.
이제 도 11을 참조하면, 이 도면은 일부 실시예에 따른, 제2 3D 적층 메모리 어레이(600) 내의 제2 적층 메모리 셀(613)(예를 들면, 1T2R) 및 인접한 계단형 콘택트 구조물(800)의 2차원 예시이다. 비록 제2 적층 메모리 셀(613)의 컴포넌트가 2차원 예시로 예시되어 있지만, 제1 소스 라인(SL1), 제2 소스 라인(SL2), 워드 라인(WL), 제1 비트 라인(BL1) 및 제2 비트 라인(BL2)이 도 8의 제2 3D 메모리 디바이스(850)를 통해 상이한 단면으로 존재할 수 있음을 이해해야 한다.
도 11을 계속하면, 제2 적층 메모리 셀(613)의 그러한 실시예에서, 다이오드(801)는 상단 전극(609)의 반대편에 있는 도전 TIV(807)의 단부에서 제1 IMD층(803)에 인접하게 형성된다. 다이오드(801)는 제2 IMD층(1005) 내에 매립되고, 도전 콘택트(805)는 제2 적층 메모리 셀에 대한 외부 비트 라인 연결(예를 들면, BL1, BL2)을 위해 다이오드(801)에 전기적으로 커플링된다. 일부 실시예에 따르면, 다이오드(801)는 도전 TIV(807)와 마주하는 다이오드(801)의 p형 물질 및 도전 콘택트(805)와 마주하는 n형 물질을 갖는 p-n형 다이오드로서 형성된다. 다른 실시예에서, 다이오드(801)는 다이오드(801)의 n형 물질이 도전 TIV(807)와 마주하고 p형 물질이 도전 콘택트(805)와 마주하도록 반대 배향으로 형성될 수 있다. 워드 라인(1101)이 랩 어라운드 게이트(605)에 전기적으로 커플링되고, 이는 제1 소스 라인(SL1)과 제1 저항기(R1) 사이 및 제2 소스 라인(SL2)과 제2 저항기(R2) 사이에 채널층(109)을 통한 공유 액세스를 제공한다.
도 12는 일부 실시예에 따른, 도 11에 예시된 제2 적층 메모리 셀(613)(예를 들면, 1T2R)과 동등한 메모리 회로(1200)의 회로 다이어그램이다. 도 12는 일부 실시예에 따른, 제1 저항기(R1)에 대한 기입 동작 동안 메모리 회로(1200)를 통한 전류 흐름(1201)을 추가로 예시한다. 기입 동작 동안, 기입 전압(VW)이 메모리 회로(1200)의 제1 비트 라인(BL1)에 부과될 수 있고, 기준 전압(예를 들면, 접지(0V))이 제2 비트 라인(BL2)에 부과될 수 있으며, 제2 트랜지스터(T2)를 활성화시키기 위해 워드 라인 전압(VWL)이 워드 라인(WL)에 부과될 수 있다. 이에 따라, 전류 흐름(1201)이 소스 라인(SL)을 향해 제2 트랜지스터(T2)를 통과하고, 이는 제1 비트 라인(BL1)에 부과되는 기입 전압(VW)에 따라 제1 저항기(R1)의 저항을 세트시킨다. 도 12는, 기입 전압(VW)이 제2 다이오드(D2)에 대해서는 역방향 바이어스되는 것으로 인해, 누설 전류(1203)가 제2 비트 라인(BL2)을 통과하는 것이 방지된다는 것을 추가로 예시한다. 이에 따라, 제1 저항기(R1)에 대한 기입 동작 동안 제2 저항기(R2)에 대한 기입 방해 조건이 회피되고 이는 제2 3D 메모리 디바이스(850)의 매우 강건한 메모리 셀을 제공한다.
제2 저항기(R2)에 대한 기입 동작 동안, 기입 전압(VW)이 제2 비트 라인(BL2)에 부과되고 기준 전압(예를 들면, 0V)이 제1 비트 라인(BL1)에 부과된다. 제2 트랜지스터(T2)를 활성화시키기 위해 워드 라인 전압(VWL)이 워드 라인(WL)에 부과되는 것에 응답하여, 전류 흐름(1201)은 제2 트랜지스터(T2)를 통해 소스 라인(SL)을 향해 보내지고, 이는 기입 전압(VW)에 따라 제2 저항기(R2)의 저항을 세트시킨다. 기입 전압(VW)이 제1 다이오드(D1)에 대해서는 역방향 바이어스되는 것으로 인해, 누설 전류(1203)가 제2 저항기(R2)에 대한 기입 동작 동안 제1 비트 라인(BL1)을 통과하는 것이 방지된다. 이에 따라, 제2 저항기(R2)에 대한 기입 동작 동안 제1 저항기(R1)에 대한 기입 방해 조건이 또한 회피되고 이는 제2 3D 메모리 디바이스(850)의 매우 강건한 메모리 셀을 제공한다.
도 13은 일부 실시예에 따른, 제2 3D 메모리 디바이스(850)의 비트 라인(1007), 소스 라인(1009), 및/또는 워드 라인(1101) 중 하나 이상을 디바이스 구조물(103)의 제1 디바이스 영역(1301)에 전기적으로 커플링시키기 위한 도전 비아(1180)를 포함하는 인터커넥트 구조물(1300)의 단면도를 예시한다. 일부 실시예에서, 제1 디바이스 영역(1301)은 계단형 콘택트 구조물(800)에 인접하고 제1 기능 반도체 다이(functional semiconductor die)의 능동 디바이스 및/또는 신호 라인, 전력 라인 및 접지 라인을 포함한다. 제1 디바이스 영역(1301)은 중앙 프로세싱 유닛(CPU), 신호 프로세서, 입출력 포트, 시스템 메모리, 및/또는 보조 저장 디바이스와 같은 임베디드 로직 디바이스를 포함할 수 있다.
일부 실시예에 따르면, 디바이스 구조물(103)은, (예를 들면, p형 또는 n형 도펀트로) 도핑될 수 있거나 도핑되지 않을 수 있는, 벌크 반도체, SOI(semiconductor-on-insulator) 기판 등과 같은 기판(50)을 포함한다. 기판(50)은, 실리콘 웨이퍼와 같은, 웨이퍼일 수 있다. 일반적으로, SOI 기판은 절연체층 상에 형성되는 반도체 물질의 층이다. 절연체층은, 예를 들어, 매립 산화물(BOX)층, 실리콘 산화물층 등일 수 있다. 절연체층은 기판, 전형적으로 실리콘 또는 유리 기판 상에 제공된다. 다층 또는 구배 기판과 같은, 다른 기판이 또한 사용될 수 있다. 일부 실시예에서, 기판(50)의 반도체 물질은 실리콘; 게르마늄; 실리콘 탄화물, 갈륨 비화물, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물을 포함한 화합물 반도체; 실리콘-게르마늄, 갈륨 비소 인화물, 알루미늄 인듐 비화물, 알루미늄 갈륨 비화물, 갈륨 인듐 비화물, 갈륨 인듐 인화물, 및/또는 갈륨 인듐 비소 인화물을 포함한 합금 반도체; 또는 이들의 조합을 포함할 수 있다.
도 13은 디바이스 구조물(103) 내에 매립되는 회로를 형성하기 위해 기판(50) 위에 형성될 수 있는 회로를 추가로 예시한다. 회로는 기판(50)의 상단 표면에 있는 능동 디바이스(예를 들면, 트랜지스터)를 포함한다. 트랜지스터는 기판(50)의 상단 표면 위의 게이트 유전체층(202) 및 게이트 유전체층(202) 위의 게이트 전극(204)을 포함할 수 있다. 소스/드레인 영역(206)은 기판(50)에서 게이트 유전체층(202) 및 게이트 전극(204)의 양측에 배치된다. 게이트 스페이서(208)는 게이트 유전체층(202)의 측벽을 따라 형성되고 적절한 측방 거리만큼 소스/드레인 영역(206)을 게이트 전극(204)으로부터 분리시킨다. 일부 실시예에서, 트랜지스터는 평면형 전계 효과 트랜지스터(FET), 핀 전계 효과 트랜지스터(finFET), 나노 전계 효과 트랜지스터(nanoFET) 등일 수 있다.
제1 ILD층(210)은 소스/드레인 영역(206), 게이트 유전체층(202) 및 게이트 전극(204)을 둘러싸서 격리시키고, 제2 ILD층(212)은 제1 ILD층(210) 위에 있다. 소스/드레인 콘택트(214)는 제2 ILD층(212) 및 제1 ILD층(210)을 통해 연장되고 소스/드레인 영역(206)에 전기적으로 커플링되며 게이트 콘택트(216)는 제2 ILD층(212)을 통해 연장되고 게이트 전극(204)에 전기적으로 커플링된다. 하나 이상의 적층 유전체층(224) 및 하나 이상의 적층 유전체층(224)에 형성된 도전 피처(222)를 포함하는 인터커넥트 구조물(220)은 제2 ILD층(212), 소스/드레인 콘택트(214) 및 게이트 콘택트(216) 위에 있다. 비록 도 12가 2개의 적층 유전체층(224)을 예시하고 있지만, 인터커넥트 구조물(220)이 내부에 도전 피처(222)가 배치되어 있는 임의의 수의 적층 유전체층(224)을 포함할 수 있음을 이해해야 한다. 인터커넥트 구조물(220)은 기능 회로를 형성하기 위해 게이트 콘택트(216) 및 소스/드레인 콘택트(214)에 전기적으로 연결될 수 있다. 일부 실시예에서, 인터커넥트 구조물(220)에 의해 형성되는 기능 회로는 로직 회로, 메모리 회로, 감지 증폭기, 제어기, 입출력 회로, 이미지 센서 회로 등 또는 이들의 조합을 포함할 수 있다. 비록 도 12가 기판(50) 위에 형성되는 트랜지스터에 대해 논의하지만, 다른 능동 디바이스(예를 들면, 다이오드 등) 및/또는 수동 디바이스(예를 들면, 커패시터, 저항기 등)가 또한 기능 회로의 일부로서 형성될 수 있다.
위에서 논의된 바와 같이, 초기에 디바이스 구조물(103) 위에 제1 IMD층(803)을 형성하고 제1 IMD층(803) 위에 제2 IMD층(1005)을 형성하는 것에 의해 디바이스 구조물(103) 위에 인터커넥트 구조물(1300)이 형성된다. 일단 제1 IMD층(803), 제2 IMD층(1005) 및 (제공된 경우) 인터커넥트 구조물(220)의 최상단 유전체층이 형성되었으면, 도전 비아(1180)의 원하는 위치에서 이러한 ILD층을 통해 개구를 형성하기 위해 적합한 포토리소그래피 및 에칭 프로세스가 사용될 수 있다. 이에 따라, 도전 피처(222)의 콘택트 구역이 개구를 통해 노출된다.
예를 들어, 도전 비아(1180)가 비트 라인(1007), 소스 라인(1009) 및/또는 워드 라인(1101)을 인터커넥트 구조물(220)의 기본적인 회로 및 기판(50) 상의 능동 디바이스에 전기적으로 연결시키기 위해 제2 IMD층(1005), 제1 IMD층(803) 및/또는 적층 유전체층(224)을 통해 연장될 수 있다. 일부 실시예에서, 인터커넥트 구조물(220)에 추가하여 또는 그 대신에 제2 3D 적층 메모리 어레이(600) 위에 형성되는 인터커넥트 구조물에 의해 메모리 어레이로의 및 메모리 어레이로부터의 라우팅 라인 및/또는 전력 라인이 제공될 수 있다. 그에 따라, 제2 3D 메모리 디바이스(850)가 완성될 수 있다.
도전 콘택트(805)가 도전 필라(예를 들면, 텅스텐, 구리, 알루미늄, 티타늄, 이들의 합금, 이들의 조합 등)인 실시예에서, 도전 콘택트(805)는 제2 다층 스택(101)의 제1 영역(115) 및 제2 영역(117) 위에 제1 IMD층(803)을 초기에 형성하는 것에 의해 형성될 수 있다. 일단 형성되면, 층간 유전체층을 통해 개구를 형성하여 도전 콘택트(805)의 원하는 위치에서 워드 라인(1101) 및/또는 계단형 콘택트 구역(905)의 구역을 노출시키기 위해 적합한 포토리소그래피 및 에칭 프로세스를 사용하여 제1 IMD층(803)이 패터닝된다. 일단 개구가 형성되었으면, 개구가 적합한 퇴적 프로세스(예를 들면, 화학적 기상 퇴적(CVD), 물리적 기상 퇴적(PVD) 등)를 사용하여 도전성 충전 물질(예를 들면, W, Al, Cu 등)로 충전 및/또는 과충전될 수 있다. 일단 도전 콘택트(805)가 퇴적되었으면, 도전 콘택트(805)의 상단 표면을 층간 유전체층의 표면과 공면이도록 평탄화하기 위해 평탄화 프로세스가 수행될 수 있다. 일단 도전 콘택트(805)가 형성되었으면, 일부 실시예에 따르면, 제2 3D 적층 메모리 어레이(600)의 추가 프로세싱을 가능하게 하기 위해 층간 유전체층(도시되지 않음)이 남아 있을 수 있다.
이제 도 14a를 참조하면, 이 도면은 일부 다른 실시예에 따른 제3 3D 메모리 디바이스(1450)를 예시한다. 제3 3D 메모리 디바이스(1450)는, 다이오드(801)가 제1 IMD층(803) 위에 형성되는 대신에 제1 저항기(R1) 및 제2 저항기(R2)의 상단 전극(609)에 인접하게 형성된다는 점을 제외하고는, 제2 3D 메모리 디바이스(850)(도 8에 도시됨)와 유사하다. 일부 실시예에 따르면, 제3 3D 메모리 디바이스(1450)는 금속간 유전체(IMD)층 라스트 프로세스(inter-metal dielectric (IMD) layer last process)를 사용하여 형성될 수 있다.
도 14b는 도 14a의 계단형 콘택트 구조물(800)을 통한 절단선 A-A의 단면도를 예시한다. 도 14b는, 다이오드(801)가 제1 IMD층(803) 위에 대신에 상단 전극(609)에 인접하게 배치되고 도전 TIV(807)가 다이오드(801) 위에 배치된다는 점을 제외하고는, 도 10a와 유사하다. 계단형 콘택트 구조물(800)은 도 9와 관련하여 위에서 기재된 물질 및 프로세스를 사용하여 형성될 수 있다. 일단 계단형 콘택트 구조물(800)이 형성되었으면, 일부 실시예에 따르면, 다이오드(801)는 제3 3D 메모리 디바이스(1450)의 제1 영역(115) 및 제2 영역(117) 위에 마스크(예를 들면, 포토레지스트)를 초기에 배치하는 것에 의해 형성될 수 있다. 마스크(도시되지 않음)는 위에서 기술된 포토레지스트(901)를 형성하는 데 사용되는 물질들 및 프로세스들 중 임의의 것을 사용하여 형성되고 패터닝될 수 있다. 일단 형성되면, 상단 전극(609)이 마스크에 있는 개구를 통해 노출되도록, 다이오드(801)의 원하는 위치에서 마스크를 통해 개구를 형성하기 위해 마스크가 패터닝된다.
일단 개구가 형성되었으면, 선택적 성장 프로세스를 사용하여 개구 내에 및 상단 전극(609) 위에 제1 도전형 산화물 반도체층(1001)이 퇴적된다. 일부 실시예에 따르면, 선택적 성장 프로세스는 제1 도전형 산화물 반도체층(1001)을 개구의 측벽을 따라 실질적으로 형성하지 않고 개구의 하단에 형성하는 데 사용되는 상향식 프로세스일 수 있다. 선택적 성장 프로세스는 제1 도전형 산화물 반도체층(1001)이 상단 전극(609) 위에 원하는 두께로 형성되도록 시간 설정된 프로세스일 수 있다.
게다가, 제1 도전형 산화물 반도체층(1001)은 위에서 기술된 제1 도전형 산화물 반도체층(1001)의 벌크층을 형성하는 데 적합한 물질들 중 임의의 것을 사용하여 형성될 수 있다. 제1 도전형 산화물 반도체층(1001)은 제1 도전형(예를 들면, p형)을 갖기 위해 위에서 기재된 도핑 프로세스들 중 임의의 것(예를 들면, 에피택셜 성장 동안 인시츄)을 사용하여 도핑될 수 있다. 그렇지만, 제1 도전형 산화물 반도체층(1001)을 형성하기 위해 임의의 적합한 물질, 퇴적 프로세스 및/또는 도핑 프로세스가 이용될 수 있다. 일부 실시예에 따르면, 제1 도전형 산화물 반도체층(1001)은, 예를 들면, 선택적인 에칭 프로세스를 사용하여 원하는 높이로 평탄화되고/되거나 두께 감소될 수 있다. 이에 따라, 제1 도전형 산화물 반도체층(1001)은 계단형 콘택트 구조물(800)의 비트 라인 부분의 상단 전극(609) 위에 형성되어 상단 전극(609)에 전기적으로 커플링된다.
제2 도전형 산화물 반도체층(1003)은 선택적 성장 프로세스를 사용하여 제1 도전형 산화물 반도체층(1001) 위에 원하는 두께로 개구 내에 형성될 수 있다. 일부 실시예에 따르면, 선택적 성장 프로세스는 제2 도전형 산화물 반도체층(1003)을 개구의 측벽을 따라 실질적으로 형성하지 않고 개구의 하단에서 제1 도전형 산화물 반도체층(1001) 위에 형성하는 데 사용되는 상향식 프로세스일 수 있다. 선택적 성장 프로세스는 제2 도전형 산화물 반도체층(1003)이 제1 도전형 산화물 반도체층(1001) 위에 원하는 두께로 형성되도록 시간 설정된 프로세스일 수 있다.
게다가, 제2 도전형 산화물 반도체층(1003)은 위에서 기술된 제2 도전형 산화물 반도체층(1003)의 벌크층을 형성하는 데 적합한 물질들 중 임의의 것을 사용하여 형성될 수 있다. 제2 도전형 산화물 반도체층(1003)은 제1 도전형(예를 들면, p형)으로 카운터 도핑되는 제2 도전형(예를 들면, n형)을 갖기 위해 위에서 기재된 도핑 프로세스들 중 임의의 것(예를 들면, 에피택셜 성장 동안 인시츄)을 사용하여 도핑될 수 있다. 그렇지만, 제2 도전형 산화물 반도체층(1003)을 형성하기 위해 임의의 적합한 물질, 퇴적 프로세스 및/또는 도핑 프로세스가 이용될 수 있다. 일부 실시예에서, 제2 도전형 산화물 반도체층(1003)은, 예를 들면, 선택적인 에칭 프로세스를 사용하여 원하는 높이로 평탄화되고/되거나 두께 감소될 수 있다. 이에 따라, 제1 도전형 산화물 반도체층(1001) 및 제2 도전형 산화물 반도체층(1003)을 포함하는 다이오드(801)는 계단형 콘택트 구조물(800)의 비트 라인 부분에 있는 상단 전극(609) 위에 형성되어 상단 전극(609)에 전기적으로 커플링된다. 일단 다이오드(801)가 형성되었으면, 적합한 제거 프로세스(예를 들면, 애싱)를 사용하여 마스크가 제거될 수 있다.
마스크가 제거된 상태에서, 다이오드(801) 및 다이오드(801)에 의해 덮이지 않은 계단형 콘택트 구조물(800)의 표면이 노출된다. 이에 따라, 위에서 기재된 적합한 물질들 및 프로세스들 중 임의의 것을 사용하여 계단형 콘택트 구조물(800) 및 다이오드(801) 위에 제1 IMD층(803)이 형성될 수 있다. 게다가, 제1 IMD층(803)을 통해 개구를 초기에 형성하는 것에 의해 도전 TIV(807)가 제1 IMD층(803)을 통해 다이오드(801)까지 형성될 수 있다. 일단 개구가 제1 IMD층(803)을 통해 형성되었으면, 개구의 하단에서 다이오드(801)가 노출된다. 위에서 기재된 물질들 및 프로세스들 중 임의의 것을 사용하여 도전 TIV(807)가 이어서 다이오드(801)까지 형성된다. 일단 형성되면, 도전 TIV(807)는 제1 IMD층(803)의 표면과 함께 평탄화된다.
게다가, 위에서 기술된 바와 같이, 제2 IMD층(1005)이 제1 IMD층(803) 및/또는 격리층(107)의 평면 표면 위에 형성되고, 도전 콘택트(805)가 제2 IMD층(1005)을 통해 도전 TIV(807)에 이르기까지 형성된다. 추가적으로, 위에서 기술된 바와 같이, 도전 TIV(807)가 제1 IMD층(803)을 통해 금속 소스/비트 라인(603)까지 형성되고 도전 콘택트(805)가 계단형 콘택트 구조물(800)의 소스 라인 구조물 부분에 있는 도전 TIV(807) 위에 형성된다. 게다가, 위에서 기술된 바와 같이, 제2 3D 적층 메모리 어레이(600)의 랩 어라운드 게이트(605) 위에 도전 콘택트(805)가 형성된다.
일단 도전 콘택트(805)가 형성되었으면, 계단형 콘택트 구조물(800)에서 다이오드(801)에 대한 외부 연결을 위해 도전 콘택트(805) 위에 비트 라인(1007)이 형성된다. 게다가, 계단형 콘택트 구조물(800)에서 금속 소스/비트 라인(603)에 대한 외부 연결을 위해 도전 콘택트(805) 위에 소스 라인(1009)이 형성된다. 게다가, 위에서 기술된 바와 같이, 제2 3D 적층 메모리 어레이(600)의 랩 어라운드 게이트(605)에 대한 외부 연결을 위해 도전 콘택트(805) 위에 워드 라인(1101)이 형성된다. 일부 실시예에 따르면, 비트 라인(1007), 소스 라인(1009), 및 워드 라인(1101)은 제3 3D 메모리 디바이스(1450)를 제1 디바이스 영역(1301)에 있는 인터커넥트 구조물(1300)에 전기적으로 커플링시킨다. 위에서 기술된 바와 같이, 인터커넥트 구조물(1300)은 비트 라인(1007), 소스 라인(1009) 및/또는 워드 라인(1101) 중 하나 이상을 제1 기능 반도체 다이(예를 들면, 임베디드 로직 디바이스, 중앙 프로세싱 유닛(CPU), 신호 프로세서, 입출력 포트, 시스템 메모리 및/또는 보조 저장 디바이스)의 하나 이상의 능동 디바이스 및/또는 신호 라인, 전력 라인 및 접지 라인에 전기적으로 커플링시킨다.
이제 도 15를 참조하면, 이 도면은 일부 실시예에 따른, 제3 3D 메모리 디바이스(1450) 내의 제2 적층 메모리 셀(613)(예를 들면, 1T2R) 및 인접한 계단형 콘택트 구조물(800)의 2차원 예시이다. 비록 제2 적층 메모리 셀(613)의 컴포넌트가 2차원 예시로 예시되어 있지만, 제1 소스 라인(SL1), 제2 소스 라인(SL2), 워드 라인(WL), 제1 비트 라인(BL1) 및 제2 비트 라인(BL2)이 도 14a의 제3 3D 메모리 디바이스(1450)를 통해 상이한 단면으로 존재할 수 있음을 이해해야 한다.
도 15를 계속하면, 이 도면은, 다이오드(801)가 제1 IMD층(803)의 상부에 대신에 상단 전극(609)에 인접하게 형성되고 도전 TIV(807)가 다이오드(801) 위에 형성된다는 점을 제외하고는, 도 11과 유사하다. 다이오드(801)는 제2 IMD층(1005) 내에 매립되고, 도전 콘택트(805)는 제2 적층 메모리 셀에 대한 외부 비트 라인 연결(예를 들면, BL1, BL2)을 위해 도전 TIV(807)에 전기적으로 커플링된다. 일부 실시예에 따르면, 다이오드(801)는 상단 전극(609)과 마주하는 다이오드(801)의 p형 물질 및 도전 TIV(807)와 마주하는 n형 물질을 갖는 p-n형 다이오드로서 형성된다. 다른 실시예에서, 다이오드(801)는 다이오드(801)의 n형 물질이 상단 전극(609)과 마주하고 다이오드(801)의 p형 물질이 도전 TIV(807)와 마주하도록 반대 배향으로 형성될 수 있다. 워드 라인(1101)이 랩 어라운드 게이트(605)에 전기적으로 커플링되고, 이는 제1 소스 라인(SL1)과 제1 저항기(R1) 사이 및 제2 소스 라인(SL2)과 제2 저항기(R2) 사이에 채널층(109)을 통한 공유 액세스를 제공한다.
이제 도 16을 참조하면, 이 도면은 일부 다른 실시예에 따른, IMD층 퍼스트 프로세스(IMD layer first process)를 사용하여 형성되는 제3 3D 메모리 디바이스(1450)의 계단형 콘택트 구조물(800)을 통한 절단선 A-A의 단면도를 예시한다. 도 16에 예시된 계단형 콘택트 구조물(800)의 형성은, 상단 전극(609) 위에 다이오드(801)를 형성하기 전에 제1 IMD층(803)이 형성된다는 점을 제외하고는, 도 14b에 예시된 계단형 콘택트 구조물(800)의 형성과 유사하다.
일부 실시예에 따르면, 계단형 콘택트 구조물(800)은 도 9와 관련하여 위에서 기재된 물질 및 프로세스를 사용하여 형성될 수 있다. 일단 계단형 콘택트 구조물(800)이 형성되었으면, 위에서 기재된 적합한 물질들 및 프로세스들 중 임의의 것을 사용하여 계단형 콘택트 구조물(800) 위에 제1 IMD층(803)이 형성될 수 있다. 위에서 기술된 바와 같이, 다이오드(801)는 제3 3D 메모리 디바이스(1450)의 제1 영역(115) 및 제2 영역(117) 위에 마스크(예를 들면, 포토레지스트)를 초기에 배치하는 것에 의해 형성될 수 있다. 마스크(도시되지 않음)는 위에서 기술된 포토레지스트(901)를 형성하는 데 사용되는 물질들 및 프로세스들 중 임의의 것을 사용하여 형성되고 패터닝될 수 있다. 일단 형성되면, 제1 IMD층(803)이 마스크에 있는 개구를 통해 노출되도록, 다이오드(801)의 원하는 위치에서 마스크를 통해 개구를 형성하기 위해 마스크가 패터닝된다. 이어서 마스크는 개구의 하단에서 상단 전극(609)을 노출시키도록 제1 IMD층(803)을 통해 개구를 형성하는 데 사용된다.
일단 개구의 하단에서 상단 전극(609)이 노출되면, 개구 내에 및 상단 전극(609) 위에 제1 도전형 산화물 반도체층(1001) 및 제2 도전형 산화물 반도체층(1003)을 퇴적시키는 것에 의해 개구의 하단에 다이오드(801)를 형성할 수 있다. 제1 도전형 산화물 반도체층(1001) 및 제2 도전형 산화물 반도체층(1003)은 개구의 측벽을 따라 실질적으로 형성되지 않고 선택적 성장 프로세스(예를 들면, 상향식 퇴적)을 이용하여 개구의 하단에 형성될 수 있다. 제1 도전형 산화물 반도체층(1001) 및 제2 도전형 산화물 반도체층(1003)이 다이오드(801)의 원하는 두께로 상단 전극(609) 위에 형성되도록 선택적 성장 프로세스는 또한 시간 설정된 프로세스일 수 있다. 게다가, 제1 도전형 산화물 반도체층(1001) 및 제2 도전형 산화물 반도체층(1003) 각각은 위에서 논의된 바와 같이 카운터 도핑된다(예를 들면, 에피택셜 성장 동안 인시츄). 예를 들어, 제1 도전형 산화물 반도체층(1001)은 제1 도전형(예를 들면, p형)으로 도핑되고, 제2 도전형 산화물 반도체층(1003)은 제2 도전형(예를 들면, n형)으로 도핑될 수 있다.
일단 다이오드(801)가 형성되었으면, 개구를 충전 및/또는 과충전하기 위해 다이오드(801) 위에 유전체 충전 물질(1601)이 퇴적된다. 유전체 충전 물질(1601)은 제1 IMD층(803)을 형성하기에 적합한 물질들 및 프로세스들 중 임의의 것을 사용하여 형성될 수 있다. 일부 실시예에 따르면, 유전체 충전 물질(1601)을 형성하는 데 사용되는 물질은 제1 IMD층(803)을 형성하는 데 사용된 것과 동일한 물질이다. 다른 실시예에서, 유전체 충전 물질(1601)을 형성하는 데 사용되는 물질은 제1 IMD층(803)을 형성하는 데 사용되는 물질과 상이하다. 일단 형성되면, 개구 외부의 임의의 잉여 유전체 충전 물질(1601)을 제거하기 위해 유전체 충전 물질(1601)이 제2 IMD층(1005)과 함께 평탄화(예를 들면, CMP)될 수 있다.
개구의 하단에서 다이오드(801)를 노출시키도록 유전체 충전 물질(1601)을 통해 개구를 초기에 형성하는 것에 의해 도전 TIV(807)가 형성될 수 있다. 위에서 기재된 바와 같이 제1 IMD층(803)에 도전 TIV(807)를 위한 개구를 형성하기에 적합한 물질들 및 프로세스들 중 임의의 것을 사용하여 유전체 충전 물질(1601)을 통해 개구가 형성될 수 있다.
일단 유전체 충전 물질(1601)을 통해 개구가 형성되었으면, 위에서 기재된 물질들 및 프로세스들 중 임의의 것을 사용하여 다이오드(801)에 대한 도전 TIV(807)가 이어서 형성된다. 일단 형성되면, 도전 TIV(807)는 제1 IMD층(803)의 표면 및 유전체 충전 물질(1601)과 함께 평탄화된다. 게다가, 제2 IMD층(1005)이 위에서 기술된 바와 같이 형성될 수 있다. 위에서 기술된 바와 같이 도전 콘택트(805)가 제2 IMD층(1005)을 통해 형성되고 도전 TIV(807)에 전기적으로 연결될 수 있다. 일부 실시예에 따르면, 도전 콘택트(805)에 대한 비트 라인(1007)이 형성되고 다이오드들 중 하나 이상을 제1 디바이스 영역(1301)에 있는 인터커넥트 구조물(1300)에 전기적으로 커플링시킨다.
게다가, 개구를 통해 금속 소스/비트 라인(603)을 노출시키도록 제1 IMD층(803)을 통해 개구를 초기에 형성하는 것에 의해 계단형 콘택트 구조물(800)의 소스 라인 구조물 부분에 도전 TIV(807)가 형성될 수 있다. 일단 형성되면, 도전 TIV(807), 제2 IMD층(1005), 도전 콘택트(805), 소스 라인(1009) 및 워드 라인(1101)이 위에서 기술된 바와 같이 형성될 수 있다.
이제 도 17을 참조하면, 이 도면은 일부 실시예에 따른, 제3 3D 메모리 디바이스(1450) 내의 제2 적층 메모리 셀(613)(예를 들면, 1T2R) 및 인접한 계단형 콘택트 구조물(800)의 2차원 예시이다. 비록 제2 적층 메모리 셀(613)의 컴포넌트가 2차원 예시로 예시되어 있지만, 제1 소스 라인(SL1), 제2 소스 라인(SL2), 워드 라인(WL), 제1 비트 라인(BL1) 및 제2 비트 라인(BL2)이 도 14a의 제3 3D 메모리 디바이스(1450)를 통해 상이한 단면으로 존재할 수 있음을 이해해야 한다.
도 17을 계속하면, 이 도면은, 유전체 충전 물질(1601)이 다이오드(801) 위에 배치되는 도전 TIV(807)를 둘러싼다는 점을 제외하고는, 도 15와 유사하다. 다이오드(801), 유전체 충전 물질(1601) 및 나머지 도전 TIV(807)는 제2 IMD층(1005) 내에 매립되고, 도전 콘택트(805)는 제2 적층 메모리 셀(613)에 대한 외부 비트 라인 연결(예를 들면, BL1, BL2)을 위해 도전 TIV(807)에 전기적으로 커플링된다. 일부 실시예에 따르면, 다이오드(801)는 상단 전극(609)과 마주하는 다이오드(801)의 p형 물질 및 도전 TIV(807)와 마주하는 n형 물질을 갖는 p-n형 다이오드로서 형성된다. 다른 실시예에서, 다이오드(801)는 다이오드(801)의 n형 물질이 상단 전극(609)과 마주하고 p형 물질이 도전 TIV(807)와 마주하도록 반대 배향으로 형성될 수 있다. 워드 라인(1101)이 랩 어라운드 게이트(605)에 전기적으로 연결되고, 이는 제1 소스 라인(SL1)과 제1 저항기(R1) 사이 및 제2 소스 라인(SL2)과 제2 저항기(R2) 사이에 채널층(109)을 통한 공유 액세스를 제공한다.
본 개시의 실시예는 몇몇 유리한 특징을 갖는다. 복수의 적층 메모리 셀(예를 들면, 1T2R 메모리 셀)을 포함하고 메모리 셀의 제1 저항기 위에 제1 다이오드를 형성하고 메모리 셀의 제2 저항기 위에 제2 다이오드를 형성하는 것을 포함하는 3차원(3D) 메모리 어레이(예를 들면, RRAM 메모리 어레이)를 형성하는 단계. 이에 따라, 제1 다이오드와 제2 다이오드는 본 명세서에서 BEOL 호환 다이오드라고 지칭될 수 있다. 추가적으로, 각각의 메모리 셀에 대응하는 소스 라인과 비트 라인이 동일한 층에 형성되고, 이는 제조 프로세스에서 사용되는 다층 스택의 높이와 애스펙트비의 감소를 가능하게 한다. 결과적인 3D 메모리 어레이는 또한 감소된 높이 및/또는 증가하는 디바이스 밀도를 가질 수 있다. 이에 따라, 결과적인 3D 메모리 어레이의 메모리 밀도는 동일한 칩 크기의 메모리 어레이의 메모리 밀도의 두 배일 수 있다. 게다가, 본 개시의 실시예는 메모리 셀의 타깃 저항기에 대한 기입 동작 동안 기입 방해 문제를 방지하는 메모리 셀(예를 들면, 1T2R)을 제공한다. 예를 들어, 메모리 셀의 타깃 저항기에 대한 기입 동작 동안, 비타깃 저항기에 부착된 다이오드의 역방향 바이어스로 인해 누설 전류가 메모리 셀의 비타깃 저항기의 비트 라인을 통과하는 것이 방지된다.
일 실시예에 따르면, 메모리 디바이스는: 제1 저항성 메모리 셀을 포함하는 저항성 메모리 어레이; 저항성 메모리 어레이에 인접한 계단형 콘택트 구조물; 계단형 콘택트 구조물 위의 금속간 유전체층; 금속간 유전체층 위의 제1 다이오드 및 제2 다이오드; 제1 다이오드를 제1 저항성 메모리 셀의 제1 저항기에 전기적으로 커플링시키는 제1 도전 비아; 및 제2 다이오드를 제1 저항성 메모리 셀의 제2 저항기에 전기적으로 커플링시키는 제2 도전 비아를 포함한다. 메모리 디바이스의 일 실시예에서, 제1 도전 비아는 제1 저항기의 제1 상단 전극에 연결되고, 제2 도전 비아는 제2 저항기의 제2 상단 전극에 연결된다. 메모리 디바이스의 일 실시예에서, 제1 비트 라인은 제1 저항기에 전기적으로 커플링되고 제2 비트 라인은 제2 저항기에 전기적으로 커플링되며, 여기서 제1 비트 라인과 제2 비트 라인은 제1 저항성 메모리 셀에 적어도 부분적으로 배치된다. 메모리 디바이스의 일 실시예에서, 제1 비트 라인은 제1 저항기의 제1 저항성 메모리 막에 연결되고 제2 비트 라인은 제2 저항기의 제2 저항성 메모리 막에 연결된다. 메모리 디바이스의 일 실시예에서, 제1 저항성 메모리 셀은 제1 트랜지스터를 포함하고, 메모리 디바이스는: 제1 트랜지스터에 전기적으로 커플링되는 제1 소스 라인에 연결된 제3 도전 비아; 및 제1 트랜지스터에 전기적으로 커플링되는 제2 소스 라인에 연결된 제4 도전 비아를 더 포함한다. 메모리 디바이스의 일 실시예에서, 제1 트랜지스터는 제1 트랜지스터의 채널 영역을 둘러싸는 게이트 유전체 및 랩 어라운드 게이트를 포함하고, 여기서 제1 트랜지스터의 채널 영역은 제1 소스 라인을 제2 소스 라인으로부터 분리시키고 제1 비트 라인을 제2 비트 라인으로부터 분리시킨다. 일 실시예에서, 메모리 디바이스는: 제1 저항성 메모리 셀 위의 제2 저항성 메모리 셀; 금속간 유전체층 위의 제3 다이오드 및 제4 다이오드; 제3 다이오드를 제2 저항성 메모리 셀의 제3 저항기에 전기적으로 커플링시키는 제5 도전 비아; 및 제4 다이오드를 제2 저항성 메모리 셀의 제4 저항기에 전기적으로 커플링시키는 제6 도전 비아를 더 포함한다.
다른 실시예에서, 메모리 디바이스는: 제1 트랜지스터, 제1 저항기 및 제2 저항기를 포함하는 제1 메모리 셀 - 제1 저항기는 제1 비트 라인에 커플링되고 제2 저항기는 제2 비트 라인에 커플링됨 - ; 제1 저항기의 제1 전극에 연결된 제1 다이오드; 제2 저항기의 제2 전극에 연결된 제2 다이오드 - 제1 저항기의 제1 전극은 제2 저항기의 제2 전극 위에 있음 - ; 제1 다이오드에 연결된 제1 도전 비아; 제2 다이오드에 연결된 제2 도전 비아; 및 금속간 유전체층 - 제1 다이오드, 제2 다이오드, 제1 도전 비아 및 제2 도전 비아는 금속간 유전체층에 매립됨 - 을 포함한다. 메모리 디바이스의 일 실시예에서, 제1 다이오드는 제1 저항기의 제1 전극에 인접한 제1 도전형 반도체 산화물층을 포함한다. 메모리 디바이스의 일 실시예에서, 제1 다이오드는 제1 도전형 반도체 산화물층에 인접한 제2 도전형 반도체 산화물층을 포함한다. 메모리 디바이스의 일 실시예에서, 제1 도전형 반도체 산화물층은 p형이고 제2 도전형 반도체 산화물층은 n형이다. 일 실시예에서, 메모리 디바이스는: 제1 소스 라인에 연결된 제3 도전 비아; 및 제2 소스 라인에 연결된 제4 도전 비아 - 제3 도전 비아 및 제4 도전 비아는 금속간 유전체층에 매립됨 - 를 더 포함한다. 메모리 디바이스의 일 실시예에서, 제1 트랜지스터는 제1 트랜지스터의 제1 채널 영역을 둘러싸는 랩 어라운드 게이트를 포함한다. 일 실시예에서, 메모리 디바이스는: 제1 메모리 셀 위의 제2 메모리 셀 - 제2 메모리 셀은 제2 트랜지스터, 제3 저항기 및 제4 저항기를 포함하고, 제3 저항기는 제3 비트 라인에 커플링되고 제4 저항기는 제4 비트 라인에 커플링됨 - ; 제3 저항기의 제3 전극에 연결된 제3 다이오드; 제4 저항기의 제4 전극에 연결된 제4 다이오드 - 제3 저항기의 제3 전극은 제4 저항기의 제4 전극 위에 있음 - ; 제3 다이오드에 연결된 제5 도전 비아; 및 제4 다이오드에 연결된 제6 도전 비아 - 제3 다이오드, 제4 다이오드, 제5 도전 비아 및 제6 도전 비아는 금속간 유전체층에 매립됨 - 를 더 포함한다. 메모리 디바이스의 일 실시예에서, 랩 어라운드 게이트는 제2 트랜지스터의 제2 채널 영역을 둘러싼다.
또 다른 실시예에서, 방법은: 물질들의 다층 스택의 제1 영역에 저항성 메모리 어레이를 형성하는 단계 - 저항성 메모리 어레이는 제1 메모리 셀을 포함함 - ; 저항성 메모리 어레이에 인접하게 계단형 콘택트 구조물을 형성하는 것에 의해 제1 메모리 셀의 제1 저항기 및 제2 저항기를 노출시키는 단계; 계단형 콘택트 구조물 위에 제1 다이오드를 형성하는 단계 - 제1 다이오드는 제1 저항기에 전기적으로 커플링됨 - ; 및 계단형 콘택트 구조물 위에 제2 다이오드를 형성하는 단계 - 제2 다이오드는 제2 저항기에 전기적으로 커플링됨 - 를 포함한다. 일 실시예에서, 본 방법은: 계단형 콘택트 구조물 위에 금속간 유전체층을 형성하는 단계; 금속간 유전체층을 통해 제1 저항기까지 제1 콘택트 비아를 형성하는 단계; 및 금속간 유전체층을 통해 제2 저항기까지 제2 콘택트 비아를 형성하는 단계를 더 포함하고, 제1 다이오드 및 제2 다이오드를 형성하는 단계는: 금속간 유전체층 위에 제1 도전형 반도체 산화물층을 퇴적시키는 단계; 제1 도전형 반도체 산화물층 위에 제2 도전형 반도체 산화물층을 퇴적시키는 단계; 및 제1 도전형 반도체 산화물층 및 제2 도전형 반도체 산화물층을 패터닝하는 것에 의해 제1 콘택트 비아에 연결된 제1 다이오드를 형성하고 제2 콘택트 비아에 연결된 제2 다이오드를 형성하는 단계를 포함한다. 본 방법의 일 실시예에서, 제1 다이오드를 형성하는 단계는 제1 저항기와 직접 접촉하게 제1 다이오드를 형성하는 단계를 포함하고, 제2 다이오드를 형성하는 단계는 제2 저항기와 직접 접촉하게 제2 다이오드를 형성하는 단계를 포함하며, 여기서 본 방법은: 제1 다이오드, 제2 다이오드 및 계단형 콘택트 구조물 위에 금속간 유전체층을 형성하는 단계; 금속간 유전체층을 통해 제1 다이오드까지 제1 콘택트 비아를 형성하는 단계; 및 금속간 유전체층을 통해 제2 다이오드까지 제2 콘택트 비아를 형성하는 단계를 더 포함한다. 일 실시예에서, 본 방법은: 계단형 콘택트 구조물 위에 금속간 유전체층을 형성하는 단계; 금속간 유전체층에 개구들을 형성하는 것에 의해 제1 저항기 및 제2 저항기를 노출시키는 단계; 개구들의 하단들에서 제1 저항기 및 제2 저항기 위에 제1 도전형 반도체 산화물 물질을 퇴적시키고 개구들의 하단들에서 제1 도전형 반도체 산화물 물질 위에 제2 도전형 반도체 산화물 물질을 퇴적시키는 것에 의해 다이오드들을 형성하는 단계; 개구들을 유전체 물질로 충전하는 단계; 및 유전체 물질을 통해 다이오드들 각각까지 도전 비아를 형성하는 단계를 더 포함한다. 본 방법의 일 실시예에서, 제1 도전형 반도체 산화물 물질을 형성하는 단계는 p형 도펀트를 사용하는 단계를 포함하고, 여기서 제2 도전형 반도체 산화물 물질을 형성하는 단계는 n형 도펀트를 사용하는 단계를 포함한다.
전술한 내용은 본 기술 분야의 통상의 기술자가 본 개시의 양태를 더 잘 이해할 수 있도록 여러 실시예의 특징의 개요를 서술한다. 본 기술 분야의 통상의 기술자라면 본 명세서에서 소개된 실시예의 동일한 목적을 수행하고/하거나 동일한 장점을 달성하기 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기초로서 본 개시를 용이하게 사용할 수 있음을 이해할 것이다. 본 기술 분야의 통상의 기술자라면 그러한 동등한 구성이 본 개시의 사상 및 범위를 벗어나지 않는다는 것과, 그 구성이 본 개시의 사상 및 범위를 벗어나지 않으면서 본 명세서에 다양한 변경, 대체, 및 수정을 행할 수 있음을 또한 인식할 것이다.
<부기>
1. 메모리 디바이스로서,
제1 저항성 메모리 셀을 포함하는 저항성 메모리 어레이;
상기 저항성 메모리 어레이에 인접한 계단형 콘택트 구조물;
상기 계단형 콘택트 구조물 위의 금속간 유전체층;
상기 금속간 유전체층 위의 제1 다이오드 및 제2 다이오드;
상기 제1 다이오드를 상기 제1 저항성 메모리 셀의 제1 저항기에 전기적으로 커플링시키는 제1 도전 비아; 및
상기 제2 다이오드를 상기 제1 저항성 메모리 셀의 제2 저항기에 전기적으로 커플링시키는 제2 도전 비아
를 포함하는, 메모리 디바이스.
2. 제1항에 있어서, 상기 제1 도전 비아는 상기 제1 저항기의 제1 상단 전극에 연결되고, 상기 제2 도전 비아는 상기 제2 저항기의 제2 상단 전극에 연결되는, 메모리 디바이스.
3. 제2항에 있어서, 제1 비트 라인이 상기 제1 저항기에 전기적으로 커플링되고 제2 비트 라인이 상기 제2 저항기에 전기적으로 커플링되고, 상기 제1 비트 라인과 상기 제2 비트 라인은 적어도 부분적으로 상기 제1 저항성 메모리 셀 내에 배치되는, 메모리 디바이스.
4. 제3항에 있어서, 상기 제1 비트 라인은 상기 제1 저항기의 제1 저항성 메모리 막에 연결되고, 상기 제2 비트 라인은 상기 제2 저항기의 제2 저항성 메모리 막에 연결되는, 메모리 디바이스.
5. 제4항에 있어서, 상기 제1 저항성 메모리 셀은 제1 트랜지스터를 포함하고, 상기 메모리 디바이스는:
상기 제1 트랜지스터에 전기적으로 커플링되는 제1 소스 라인에 연결된 제3 도전 비아; 및
상기 제1 트랜지스터에 전기적으로 커플링되는 제2 소스 라인에 연결된 제4 도전 비아
를 더 포함하는, 메모리 디바이스.
6. 제5항에 있어서, 상기 제1 트랜지스터는, 상기 제1 트랜지스터의 채널 영역을 둘러싸는 게이트 유전체 및 랩 어라운드 게이트(wrap-around gate)를 포함하고, 상기 제1 트랜지스터의 채널 영역은 상기 제1 소스 라인을 상기 제2 소스 라인으로부터 분리시키고 상기 제1 비트 라인을 상기 제2 비트 라인으로부터 분리시키는, 메모리 디바이스.
7. 제6항에 있어서,
상기 제1 저항성 메모리 셀 위의 제2 저항성 메모리 셀;
상기 금속간 유전체층 위의 제3 다이오드 및 제4 다이오드;
상기 제3 다이오드를 상기 제2 저항성 메모리 셀의 제3 저항기에 전기적으로 커플링시키는 제5 도전 비아; 및
상기 제4 다이오드를 상기 제2 저항성 메모리 셀의 제4 저항기에 전기적으로 커플링시키는 제6 도전 비아
를 더 포함하는, 메모리 디바이스.
8. 메모리 디바이스로서,
제1 트랜지스터, 제1 저항기, 및 제2 저항기를 포함하는 제1 메모리 셀 - 상기 제1 저항기는 제1 비트 라인에 커플링되고 상기 제2 저항기는 제2 비트 라인에 커플링됨 - ;
상기 제1 저항기의 제1 전극에 연결된 제1 다이오드;
상기 제2 저항기의 제2 전극에 연결된 제2 다이오드 - 상기 제1 저항기의 제1 전극은 상기 제2 저항기의 제2 전극 위에 있음 - ;
상기 제1 다이오드에 연결된 제1 도전 비아;
상기 제2 다이오드에 연결된 제2 도전 비아; 및
금속간 유전체층 - 상기 제1 다이오드, 상기 제2 다이오드, 상기 제1 도전 비아, 및 상기 제2 도전 비아는 상기 금속간 유전체층 내에 매립됨 -
을 포함하는, 메모리 디바이스.
9. 제8항에 있어서, 상기 제1 다이오드는, 상기 제1 저항기의 제1 전극에 인접한 제1 도전형 반도체 산화물층을 포함하는, 메모리 디바이스.
10. 제9항에 있어서, 상기 제1 다이오드는, 상기 제1 도전형 반도체 산화물층에 인접한 제2 도전형 반도체 산화물층을 포함하는, 메모리 디바이스.
11. 제10항에 있어서, 상기 제1 도전형 반도체 산화물층은 p형이고 상기 제2 도전형 반도체 산화물층은 n형인, 메모리 디바이스.
12. 제11항에 있어서,
제1 소스 라인에 연결된 제3 도전 비아; 및
제2 소스 라인에 연결된 제4 도전 비아 - 상기 제3 도전 비아 및 상기 제4 도전 비아는 상기 금속간 유전체층 내에 매립됨 -
를 더 포함하는, 메모리 디바이스.
13. 제12항에 있어서, 상기 제1 트랜지스터는, 상기 제1 트랜지스터의 제1 채널 영역을 둘러싸는 랩 어라운드 게이트를 포함하는, 메모리 디바이스.
14. 제13항에 있어서,
상기 제1 메모리 셀 위의 제2 메모리 셀 - 상기 제2 메모리 셀은 제2 트랜지스터, 제3 저항기, 및 제4 저항기를 포함하고, 상기 제3 저항기는 제3 비트 라인에 커플링되고 상기 제4 저항기는 제4 비트 라인에 커플링됨 - ;
상기 제3 저항기의 제3 전극에 연결된 제3 다이오드;
상기 제4 저항기의 제4 전극에 연결된 제4 다이오드 - 상기 제3 저항기의 제3 전극은 상기 제4 저항기의 제4 전극 위에 있음 - ;
상기 제3 다이오드에 연결된 제5 도전 비아; 및
상기 제4 다이오드에 연결된 제6 도전 비아 - 상기 제3 다이오드, 상기 제4 다이오드, 상기 제5 도전 비아, 및 상기 제6 도전 비아는 상기 금속간 유전체층 내에 매립됨 -
를 더 포함하는, 메모리 디바이스.
15. 제14항에 있어서, 상기 랩 어라운드 게이트는 상기 제2 트랜지스터의 제2 채널 영역을 둘러싸는, 메모리 디바이스.
16. 방법으로서,
물질들의 다층 스택의 제1 영역 내에 저항성 메모리 어레이를 형성하는 단계 - 상기 저항성 메모리 어레이는 제1 메모리 셀을 포함함 - ;
상기 저항성 메모리 어레이에 인접하게 계단형 콘택트 구조물을 형성함으로써 상기 제1 메모리 셀의 제1 저항기 및 제2 저항기를 노출시키는 단계;
상기 계단형 콘택트 구조물 위에 제1 다이오드를 형성하는 단계 - 상기 제1 다이오드는 상기 제1 저항기에 전기적으로 커플링됨 - ; 및
상기 계단형 콘택트 구조물 위에 제2 다이오드를 형성하는 단계 - 상기 제2 다이오드는 상기 제2 저항기에 전기적으로 커플링됨 -
를 포함하는, 방법.
17. 제16항에 있어서,
상기 계단형 콘택트 구조물 위에 금속간 유전체층을 형성하는 단계;
상기 금속간 유전체층을 통해 상기 제1 저항기까지 제1 콘택트 비아를 형성하는 단계; 및
상기 금속간 유전체층을 통해 상기 제2 저항기까지 제2 콘택트 비아를 형성하는 단계
를 더 포함하며, 상기 제1 다이오드 및 상기 제2 다이오드를 형성하는 단계는:
상기 금속간 유전체층 위에 제1 도전형 반도체 산화물층을 퇴적시키는 단계;
상기 제1 도전형 반도체 산화물층 위에 제2 도전형 반도체 산화물층을 퇴적시키는 단계; 및
상기 제1 도전형 반도체 산화물층 및 상기 제2 도전형 반도체 산화물층을 패터닝함으로써, 상기 제1 콘택트 비아에 연결된 상기 제1 다이오드를 형성하고 상기 제2 콘택트 비아에 연결된 상기 제2 다이오드를 형성하는 단계
를 포함하는, 방법.
18. 제16항에 있어서, 상기 제1 다이오드를 형성하는 단계는, 상기 제1 저항기와 직접 접촉하게 상기 제1 다이오드를 형성하는 단계를 포함하고, 상기 제2 다이오드를 형성하는 단계는, 상기 제2 저항기와 직접 접촉하게 상기 제2 다이오드를 형성하는 단계를 포함하고, 상기 방법은:
상기 제1 다이오드, 상기 제2 다이오드, 및 상기 계단형 콘택트 구조물 위에 금속간 유전체층을 형성하는 단계;
상기 금속간 유전체층을 통해 상기 제1 다이오드까지 제1 콘택트 비아를 형성하는 단계; 및
상기 금속간 유전체층을 통해 상기 제2 다이오드까지 제2 콘택트 비아를 형성하는 단계
를 더 포함하는, 방법.
19. 제16항에 있어서,
상기 계단형 콘택트 구조물 위에 금속간 유전체층을 형성하는 단계;
상기 금속간 유전체층 내에 개구들을 형성함으로써 상기 제1 저항기 및 상기 제2 저항기를 노출시키는 단계;
상기 개구들의 하단들에 있는 상기 제1 저항기 및 상기 제2 저항기 위에 제1 도전형 반도체 산화물 물질을 퇴적시키고 상기 개구들의 하단들에 있는 상기 제1 도전형 반도체 산화물 물질 위에 제2 도전형 반도체 산화물 물질을 퇴적시킴으로써 다이오드들을 형성하는 단계;
상기 개구들을 유전체 물질로 충전하는 단계; 및
상기 유전체 물질을 통해 상기 다이오드들 각각까지 도전 비아를 형성하는 단계
를 더 포함하는, 방법.
20. 제19항에 있어서, 상기 제1 도전형 반도체 산화물 물질을 퇴적시키는 것은, p형 도펀트를 사용하는 것을 포함하고, 상기 제2 도전형 반도체 산화물 물질을 퇴적시키는 것은, n형 도펀트를 사용하는 단계를 포함하는, 방법.

Claims (10)

  1. 메모리 디바이스로서,
    제1 저항성 메모리 셀을 포함하는 저항성 메모리 어레이;
    상기 저항성 메모리 어레이에 인접한 계단형 콘택트 구조물;
    상기 계단형 콘택트 구조물 위의 금속간 유전체층;
    상기 금속간 유전체층 위의 제1 다이오드 및 제2 다이오드;
    상기 제1 다이오드를 상기 제1 저항성 메모리 셀의 제1 저항기에 전기적으로 커플링시키는 제1 도전 비아; 및
    상기 제2 다이오드를 상기 제1 저항성 메모리 셀의 제2 저항기에 전기적으로 커플링시키는 제2 도전 비아
    를 포함하는, 메모리 디바이스.
  2. 제1항에 있어서, 상기 제1 도전 비아는 상기 제1 저항기의 제1 상단 전극에 연결되고, 상기 제2 도전 비아는 상기 제2 저항기의 제2 상단 전극에 연결되는, 메모리 디바이스.
  3. 제2항에 있어서, 제1 비트 라인이 상기 제1 저항기에 전기적으로 커플링되고 제2 비트 라인이 상기 제2 저항기에 전기적으로 커플링되고, 상기 제1 비트 라인과 상기 제2 비트 라인은 적어도 부분적으로 상기 제1 저항성 메모리 셀 내에 배치되는, 메모리 디바이스.
  4. 제3항에 있어서, 상기 제1 비트 라인은 상기 제1 저항기의 제1 저항성 메모리 막에 연결되고, 상기 제2 비트 라인은 상기 제2 저항기의 제2 저항성 메모리 막에 연결되는, 메모리 디바이스.
  5. 제4항에 있어서, 상기 제1 저항성 메모리 셀은 제1 트랜지스터를 포함하고, 상기 메모리 디바이스는:
    상기 제1 트랜지스터에 전기적으로 커플링되는 제1 소스 라인에 연결된 제3 도전 비아; 및
    상기 제1 트랜지스터에 전기적으로 커플링되는 제2 소스 라인에 연결된 제4 도전 비아
    를 더 포함하는, 메모리 디바이스.
  6. 제5항에 있어서, 상기 제1 트랜지스터는, 상기 제1 트랜지스터의 채널 영역을 둘러싸는 게이트 유전체 및 랩 어라운드 게이트(wrap-around gate)를 포함하고, 상기 제1 트랜지스터의 채널 영역은 상기 제1 소스 라인을 상기 제2 소스 라인으로부터 분리시키고 상기 제1 비트 라인을 상기 제2 비트 라인으로부터 분리시키는, 메모리 디바이스.
  7. 메모리 디바이스로서,
    제1 트랜지스터, 제1 저항기, 및 제2 저항기를 포함하는 제1 메모리 셀 - 상기 제1 저항기는 제1 비트 라인에 커플링되고 상기 제2 저항기는 제2 비트 라인에 커플링됨 - ;
    상기 제1 저항기의 제1 전극에 연결된 제1 다이오드;
    상기 제2 저항기의 제2 전극에 연결된 제2 다이오드 - 상기 제1 저항기의 제1 전극은 상기 제2 저항기의 제2 전극 위에 있음 - ;
    상기 제1 다이오드에 연결된 제1 도전 비아;
    상기 제2 다이오드에 연결된 제2 도전 비아; 및
    금속간 유전체층 - 상기 제1 다이오드, 상기 제2 다이오드, 상기 제1 도전 비아, 및 상기 제2 도전 비아는 상기 금속간 유전체층 내에 매립됨 -
    을 포함하는, 메모리 디바이스.
  8. 제7항에 있어서, 상기 제1 다이오드는, 상기 제1 저항기의 제1 전극에 인접한 제1 도전형 반도체 산화물층을 포함하는, 메모리 디바이스.
  9. 제8항에 있어서, 상기 제1 다이오드는, 상기 제1 도전형 반도체 산화물층에 인접한 제2 도전형 반도체 산화물층을 포함하는, 메모리 디바이스.
  10. 방법으로서,
    물질들의 다층 스택의 제1 영역 내에 저항성 메모리 어레이를 형성하는 단계 - 상기 저항성 메모리 어레이는 제1 메모리 셀을 포함함 - ;
    상기 저항성 메모리 어레이에 인접하게 계단형 콘택트 구조물을 형성함으로써 상기 제1 메모리 셀의 제1 저항기 및 제2 저항기를 노출시키는 단계;
    상기 계단형 콘택트 구조물 위에 제1 다이오드를 형성하는 단계 - 상기 제1 다이오드는 상기 제1 저항기에 전기적으로 커플링됨 - ; 및
    상기 계단형 콘택트 구조물 위에 제2 다이오드를 형성하는 단계 - 상기 제2 다이오드는 상기 제2 저항기에 전기적으로 커플링됨 -
    를 포함하는, 방법.
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