TW202201753A - 記憶體裝置及其製造方法 - Google Patents

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Abstract

本文中實施例揭露記憶體裝置及形成記憶體裝置的方法。所述記憶體裝置包括：電阻記憶陣列，包括第一電阻記憶胞；階梯接觸結構，相鄰於所述電阻記憶陣列；以及金屬間介電層，位於所述階梯接觸結構之上。所述記憶體裝置更包括位於所述金屬間介電層之上的第一二極體及第二二極體。所述記憶體裝置更包括：第一導通孔，將所述第一二極體電性耦合至所述第一電阻記憶胞的第一電阻器；以及第二導通孔，將所述第二二極體電性耦合至所述第一電阻記憶胞的第二電阻器。

Description

三維可堆疊記憶體及其製造方法
半導體裝置用於例如（舉例而言）個人電腦、手機、數位照相機及其他電子裝備等各種電子應用。半導體裝置通常是藉由在半導體基底之上依序沉積絕緣或介電材料層、導電材料層及半導體材料層並使用微影（lithography）對各種材料層進行圖案化以在其上形成電路組件及元件來製作。
半導體工業持續藉由不斷減小最小特徵大小（minimum feature size）、從而使得能夠將更多組件整合至給定區域中來提高各種電子組件（例如，電晶體、二極體、電阻器、電容器等）的積體密度。
以下揭露提供用於實施本發明的不同特徵的諸多不同實施例或實例。以下闡述組件及排列的具體實例以簡化本揭露。當然，該些僅為實例且不旨在進行限制。舉例而言，以下說明中將第一特徵形成於第二特徵「之上」或第二特徵「上」可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵進而使得所述第一特徵與所述第二特徵可不直接接觸的實施例。另外，本揭露可能在各種實例中重複使用參考編號及/或字母。此種重複使用是出於簡潔及清晰的目的，而不是自身表示所論述的各種實施例及/或配置之間的關係。
此外，為易於說明，本文中可能使用例如「位於…之下（beneath）」、「位於…下方（below）」、「下部的（lower）」、「位於…上方（above）」、「上部的（upper）」及類似用語等空間相對性用語來闡述圖中所示的一個元件或特徵與另一（其他）元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的定向外亦囊括裝置在使用或操作中的不同定向。設備可具有其他定向（旋轉90度或處於其他定向），且本文中所使用的空間相對性描述語可同樣相應地進行解釋。
本揭露的各種實施例提供三維（3D）記憶陣列（例如，RRAM記憶陣列），其包括多個堆疊記憶胞（例如，1電晶體2電阻器（one transistor-two resistor，1T2R）記憶胞），且包括在記憶胞的第一電阻器之上形成第一二極體並將所述第一二極體電性連接至所述第一電阻器以及在記憶胞的第二電阻器之上形成第二二極體並將所述第二二極體電性連接至所述第二電阻器。因此，第一二極體及第二二極體在本文中可被稱為製程後端（back-end of the line，BEOL）相容二極體。另外，3D記憶陣列及階梯接觸結構可由在製作製程中使用的多層式材料堆疊形成。所得3D記憶陣列亦可具有較小的高度及/或增加的裝置密度。此外，本揭露的實施例提供記憶胞（例如，1T2R），其防止在對記憶胞的目標電阻器的寫入操作期間的寫入擾亂問題。舉例而言，在對記憶胞的目標電阻器的寫入操作期間，由於二極體電性連接至非目標電阻器，因此會防止漏電流通過記憶胞的非目標電阻器的位元線。
圖1至圖7示出根據一些實施例的製造3D記憶陣列的各種中間步驟的剖視圖。在圖1中，示出裝置結構103。裝置結構103包括基底50，基底50可為半導體基底（例如塊狀半導體、絕緣體上半導體（semiconductor-on-insulator，SOI）基底或類似物），所述半導體基底可為經摻雜的（例如，利用p型摻雜劑或n型摻雜劑）或未經摻雜的。基底50可為晶圓，例如矽晶圓。一般而言，SOI基底是形成於絕緣體層上的半導體材料層。絕緣體層可為例如隱埋式氧化物（buried oxide，BOX）層、氧化矽層或類似物。絕緣體層設置於基底（通常是矽基底或玻璃基底）上。亦可使用其他基底，例如多層式基底（multi-layered substrate）或梯度基底（gradient substrate）。在一些實施例中，基底50的半導體材料可包括：矽；鍺；化合物半導體，包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；合金半導體，包括矽-鍺、砷磷化鎵、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦及/或砷磷化鎵銦；或其組合。
圖1進一步示出可在基底50之上形成的裝置結構103的電路。所述電路包括位於基底50的頂表面處的主動裝置（例如，電晶體）。電晶體可包括位於基底50的頂表面之上的閘極介電層202及位於閘極介電層202之上的閘極電極204。源極/汲極區206在基底50中設置於閘極介電層202及閘極電極204的相對的側上。閘極間隔件208沿著閘極介電層202的側壁形成，且將源極/汲極區206與閘極電極204分隔開適當的側向距離。在一些實施例中，電晶體可為平面場效電晶體（field effect transistor，FET）、鰭場效電晶體（fin field effect transistor，finFET）、奈米場效電晶體（奈米FET）或類似物。
第一層間介電（interlayer dielectric，ILD）層210環繞並隔離源極/汲極區206、閘極介電層202及閘極電極204，且第二ILD層212位於第一ILD層210之上。源極/汲極接觸件214延伸穿過第二ILD層212及第一ILD層210且電性耦合至源極/汲極區206，且閘極接觸件216延伸穿過第二ILD層212且電性耦合至閘極電極204。內連線結構220位於第二ILD層212、源極/汲極接觸件214及閘極接觸件216之上，內連線結構220包括一或多個堆疊介電層224及形成於所述一或多個堆疊介電層224中的導電特徵222。儘管圖1示出兩個堆疊介電層224，然而應瞭解，內連線結構200可包括任意數目的其中設置有導電特徵222的堆疊介電層224。內連線結構220可電性連接至閘極接觸件216及源極/汲極接觸件214，以形成功能電路。在一些實施例中，由內連線結構220形成的功能電路可包括邏輯電路、記憶體電路、感測放大器、控制器、輸入/輸出電路、影像感測器電路、類似物或其組合。儘管圖1論述在基底50之上形成的電晶體，然而其他主動裝置（例如，二極體或類似物）及/或被動裝置（例如，電容器、電阻器或類似物）亦可形成為功能電路的一部分。
在圖2中，在圖2所示裝置結構103之上形成第一多層式堆疊101。出於簡單及清晰的目的，可自隨後的圖式省略裝置結構103的詳細特徵（例如，基底50、電晶體、ILD層及內連線結構120）。儘管第一多層式堆疊101被示為與裝置結構103相鄰且實體接觸，然而可在裝置結構103與第一多層式堆疊101之間設置任何數目的中間層。舉例而言，可在裝置結構103與第一多層式堆疊101之間設置包括位於絕緣層（例如，低介電常數（low-k）介電層）中的導電特徵的一或多個內連線層（例如，重佈線結構）。在一些實施例中，可對導電特徵進行圖案化以為嵌置於裝置結構103內的主動裝置提供電源線、接地線及/或訊號線。
如圖2中所示，根據一些實施例，第一多層式堆疊101包括材料層中的第一系列105a及堆疊於材料層中的第一系列105a之上的材料層中的第二系列105b。在一些實施例中，層中的第一系列105a可用於最終形成第一電路（例如，第一電阻隨機存取記憶體（RRAM）胞）且第二系列105b可用於最終形成以例如3D堆疊RRAM裝置等排列形式堆疊於第一電路之上的第二電路（例如，第二RRAM胞）。此外，第一多層式堆疊101可進一步用於最終形成用於存取第一電路的第一存取電晶體及用於存取第二電路的第二存取電晶體。根據一些實施例，將第一存取電晶體及第二存取電晶體形成為奈米結構場效電晶體（nanostructure field effect transistor，NSFET），且以用於例如1T2R 3D堆疊RRAM裝置或類似物等的電路設計的共享存取電晶體配置耦合至第一電路及第二電路。
儘管第一多層式堆疊101的實施例被示為具有兩個多層式系列（例如，第一系列105a及第二系列105b）的材料層，然而應瞭解，端視3D堆疊RRAM裝置的所期望設計，可在第一多層式堆疊101中形成任何適合數目的多層式系列的材料層。舉例而言，第一多層式堆疊101可由多於兩個多層式系列105的材料層（例如，三個、四個或者甚至多於四個多層式系列105的材料層）形成。此外，可將NSFET電晶體形成為共享存取電晶體或類似物。第一多層式堆疊101與存取電晶體的所有此種組合均在所述實施例的範圍內。
根據最終欲形成1T2R RRAM裝置的一些實施例，將第一多層式堆疊101形成為包括隔離層107、通道層109、金屬線層111及介電記憶層113。
可藉由最初在裝置結構103之上沉積金屬線層111中的第一層來形成第一多層式堆疊101。金屬線層111可包括例如膠層、障壁層、擴散層及填充層及類似物等一或多個層，且可使用例如鋁（Al）、鈦（Ti）、氮化鈦（TiN）、氮化鉭（TaN）、鈷（Co）、銀（Ag）、金（Au）、銅（Cu）、鎳（Ni）、鉻（Cr）、鉿（Hf）、釕（Ru）、鎢（W）、鉑（鉑）、其合金或類似物等金屬及/或金屬合金形成金屬線層111。在一些實施例中，金屬線層111包括膠層及導電層。膠層可由金屬氮化物（例如，氮化鈦、氮化鉭、氮化鋯、氮化鉿或類似物）形成。導電層可由金屬（例如，鎢（W）、鈦（Ti）、氮化鈦（TiN）、氮化鉭（TaN）或類似物）形成。膠層的材料是對裝置結構103的上表面的材料具有良好黏合性的材料，且導電層的材料是對膠層的材料具有良好黏合性的材料。可各自藉由例如原子層沉積（atomic layer deposition，ALD）、化學氣相沉積（chemical vapor deposition，CVD）或類似製程等可接受的沉積製程形成膠層及導電層。一旦沉積，便可使用可選平坦化製程對金屬線層111的材料進行平坦化。
可在金屬線層111之上形成介電記憶層113中的第一層。可將介電記憶層113形成為共形薄氧化物膜。根據一些實施例，可使用一或多層例如以下等適合於儲存數位值的可接受的介電材料形成介電記憶層113：氧化鉿（HfO2 ）；氧化鉿鋯（Hf(1-x) Zrx O2 ）；氧化鋯（ZrO2 ）；氧化鈦（TiO2 ）；氧化鎳（NiO）；氧化鉭（TaOx ）；氧化銅（Cu2 O）；五氧化鈮（Nb2 O5 ）；氧化鋁（Al2 O3 ）；上述組合；或者類似物。可藉由例如ALD、CVD、物理氣相沉積（physical vapor deposition，PVD）或類似製程等可接受的沉積製程形成介電記憶層113的材料。一旦沉積，便可使用例如化學機械平坦化（chemical mechanical planarization，CMP）、回蝕製程（etch back）、其組合或類似製程等製程對介電記憶層113的材料進行平坦化。
一旦已形成介電記憶層113，便可使用適合於形成金屬線層111中的第一層的層、材料及製程中的任一者在介電記憶層113之上形成金屬線層111中的第二層。在一些實施例中，金屬線層111中的第二層包括膠層及導電層。膠層可由對介電記憶層113的材料具有良好黏合性的金屬氮化物形成，且導電層的材料是對膠層的材料具有良好黏合性的材料。一旦已沉積金屬線層111，便可執行可選平坦化製程對金屬線層111的材料進行平坦化。
一旦已形成金屬線層111中的第二層，便可在金屬線層111之上形成通道層109中的第一層。根據一些實施例，可藉由使用例如比如CVD、ALD、PVD、其組合或類似製程等沉積製程沉積薄膜氧化物半導體材料（例如，氧化鋅（ZnO）、氧化銦鎵鋅（indium gallium zinc oxide，IGZO）、氧化銦錫（indium tin oxide，ITO）、氧化銦鎢（IWO）、多晶矽（poly-Si）、非晶矽（a-Si）、氧化銦鎵鋅錫（indium gallium zinc tin oxide，IGZTO）、其組合或類似物）來形成通道層109。然而，可利用任何適合的材料及沉積製程來形成通道層109。根據一些實施例，可使用例如IGZO、IGZTO或類似物等材料形成薄膜氧化物半導體材料作為通道層109中的第一層。此種材料可用於在低溫（例如在製程前端（front-end of the line，FEOL）製程中使用的溫度）下形成結構完備的特徵。因此，在用於形成此種通道層109的FEOL製程中，可將通道層109中的第一層形成為結構完備的薄膜氧化物半導體材料層。
一旦已形成通道層109中的第一層，便可使用適合於形成金屬線層111中的第一層的層、材料及製程中的任一者在通道層109之上形成金屬線層111中的第三層。在一些實施例中，金屬線層111中的第三層包括膠層及導電層。膠層可由對通道層109的材料具有良好黏合性的金屬氮化物形成，且導電層的材料是對膠層的材料具有良好黏合性的材料。一旦已沉積金屬線層111，便可執行可選平坦化製程對金屬線層111的材料進行平坦化。
一旦已形成金屬線層111中的第三層，便可使用適合於形成介電記憶層113中的第一層的層、材料及製程中的任一者在金屬線層111之上形成介電記憶層113中的第二層。在一些實施例中，可使用與介電記憶層113中的第一層相同的氧化物膜材料（例如，氧化鋅（ZnO））將介電記憶層113中的第二層形成為共形薄氧化物膜。在其他實施例中，可對介電記憶層113中的第一層與第二層使用不同的氧化膜材料。
一旦已形成介電記憶層113中的第二層，便可使用適合於形成金屬線層111中的第一層的層、材料及製程中的任一者在介電記憶層113之上形成金屬線層111中的第四層。在一些實施例中，金屬線層111中的第四層包括膠層及導電層。膠層可由對介電記憶層113的材料具有良好黏合性的金屬氮化物形成，且導電層的材料是對膠層的材料具有良好黏合性的材料。一旦已沉積金屬線層111，便可執行可選平坦化製程對金屬線層111的材料進行平坦化。因此，已形成材料層中的第一系列105a。
一旦已形成材料層中的第一系列105a，便可將隔離層107中的第一者作為體層（bulk layer）（例如，氧化物）沉積於材料層中的第一系列105a之上。隔離層107可為介電材料（例如，氧化矽（SiO2 ）、SiN、SiON或類似物）。可使用例如化學氣相沉積（CVD）、原子層沉積（ALD）、物理氣相沉積（PVD）或類似製程形成隔離層107。一旦沉積，便可執行可選退火製程（例如，快速熱退火（rapid thermal anneal）、氧化緻密化（oxidation densification）或類似製程）及/或可選平坦化製程（例如，化學機械平坦化）對隔離層107進行硬化及/或平坦化。在一些實施例中，在形成材料層中的第一系列105a之前，在裝置結構103之上沉積隔離層107中的可選層。
一旦已在材料層中的第一系列105a之上形成隔離層107，便可在材料層中的第一系列105a之上形成材料層中的第二系列105b。可使用適合於形成層中的第一系列105a的層、材料及製程中的任一者形成層中的第二系列105b。在一些實施例中，儘管材料層及層次序亦可不同，然而層中的第二系列105b包括與層中的第一系列105a相同的材料層及層次序。在所示實施例中，第二系列105b包括與第一系列105a相同的材料層及相同的層次序。
在一些實施例中，可在第一多層式堆疊101中以一者在另一者之上的堆疊方式形成材料層中的更多系列，直至已形成材料層中的所期望的最頂系列為止。可在第一多層式堆疊101中形成材料層中的任何適合數目的系列。在所示實施例中，第一多層式堆疊101包括材料層中的兩個系列，即層中的第一系列105a及堆疊於層中的第一系列105a之上的層中的第二系列105b。
圖2進一步示出第一多層式堆疊101的第一區115。根據一些實施例，可指定第一區115用於形成3D堆疊記憶陣列。另外，第一多層式堆疊101的第二區117與第一區115相鄰，且可指定第二區117用於形成用於與3D堆疊記憶陣列的外部連接的階梯接觸結構。
圖3示出根據一些實施例在第一多層式堆疊101的字元線區（wordline region）203內形成閘極溝渠201。字元線區203在本文中亦可稱為字元線區（word line region）。可藉由最初在第一多層式堆疊101之上形成光阻（未示出）來形成閘極溝渠201。可使用旋塗技術形成光阻，且可使用可接受的微影技術對光阻進行圖案化。可將光阻圖案化成在閘極溝渠201的所期望位置中暴露出第一多層式堆疊101的最頂層的表面。可使用一或多個微影製程（包括雙重圖案化或多重圖案化製程）對閘極溝渠201進行圖案化。
根據一些實施例，可使用對材料層中的第一多層式系列105中的最頂暴露層有選擇性且對第一多層式系列105中位於最頂暴露層之下的層相對無選擇性的第一蝕刻化學品來形成穿過第一多層式系列105中的最頂暴露層並在第一多層式系列105中位於最頂暴露層之下的層上終止的閘極溝渠201。因此，第一多層式系列105中位於最頂暴露層之下的層成為材料層中的第一多層式系列105中的下一個最頂暴露層。接著，可使用對材料層中的第一多層式系列105中的下一個最頂暴露層有選擇性且對第一多層式系列105中位於下一個最頂暴露層之下的層相對無選擇性的第二蝕刻化學品。因此，第一多層式系列105中位於下一個最頂暴露層之下的層成為第一多層式系列105中的下一個最頂暴露層。可使用適合的蝕刻化學品繼續此種製程以移除第一多層式系列105中的下一個最頂暴露層並在第一多層式系列105中位於第一多層式系列105中的下一個最頂暴露層之下的層上終止，直至已藉由蝕刻第一多層式堆疊101並在裝置結構103的最頂層上終止而形成穿過第一多層式堆疊101的閘極溝渠201為止。舉例而言，可使用例如氯（Cl2 ）或氟化氫（HF）或類似物等氯或氟系氣體來選擇性地蝕刻通道層109的材料（例如，ZnO）而不實質上移除第一多層式系列105中的隔離層107的介電材料（例如，SiO2 ）。可使用包含磷的濕蝕刻化學品（例如，H3 PO4 或類似物）來選擇性地蝕刻隔離層107，而不實質上移除通道層109及/或金屬線層111的材料（例如，Ti）。在其他實施例中，可使用單一蝕刻製程（例如利用對第一多層式堆疊101的所有材料有選擇性的蝕刻製程及/或使用定時蝕刻製程）來移除材料層中的所述系列中的所有材料，並在裝置結構103的最頂層上終止。
根據一些實施例，在溝渠201已達到所期望深度之後，可使用定時蝕刻製程來終止對閘極溝渠201的蝕刻。舉例而言，儘管可將定時蝕刻製程定時成蝕刻至裝置結構103中達所期望深度，然而可將定時蝕刻製程定時成在裝置結構103的表面處終止。根據一些實施例，可在裝置結構103與第一多層式堆疊101之間的介面處提供可選接觸蝕刻終止層（未示出）。可選接觸蝕刻終止層可包含具有與第一多層式堆疊101的上覆層的材料的蝕刻速率不同的介電材料（例如，氮化矽、氧化矽、氮氧化矽或類似物）。在此種實施例中，在形成第一多層式堆疊101之前，藉由適合的沉積製程（例如，原子層沉積、化學氣相沉積、物理氣相沉積或類似製程）形成可選接觸蝕刻終止層，且在可選接觸蝕刻終止層之上形成第一多層式堆疊101。此外，可使用附加蝕刻製程移除可選接觸蝕刻終止層的材料，進而使得在閘極溝渠201的底部處暴露出裝置結構103。
一旦圖案化，第一多層式堆疊101的位於閘極溝渠201之間的其餘部分便會形成多個條帶（strip）205。因此，閘極溝渠201藉由條帶205分隔開。儘管圖3中所示實施例示出條帶205中的每一者具有相同的寬度，然而位於第一多層式堆疊101的一個區中的一個3D堆疊記憶陣列的條帶205的寬度可大於或小於位於第一多層式堆疊101的另一區中的另一3D堆疊記憶陣列的條帶205。根據一些實施例，閘極溝渠201中的每一者可始終具有一致的寬度。在其他實施例中，閘極溝渠201且因此條帶205可具有錐形側壁，進而使得條帶205中的每一者的寬度在朝向基底50的方向上連續增加。在此種實施例中，第一多層式堆疊101的層中的每一者可在垂直於條帶205的側壁的方向上具有不同的寬度。另外，閘極溝渠201亦可延伸至第二區117（示出在圖2中）中而將第二區117劃分成單獨的區，以最終形成如以下參照圖8所述的階梯接觸結構。
圖4示出自通道層109形成奈米結構301的配線釋放製程（wire-release process）。根據一些實施例，一旦已形成閘極溝渠201，便可移除用於形成閘極溝渠201（示出在圖3中）的間隔件及/或光阻，且可在第一多層式堆疊101之上形成用於配線釋放製程中的罩幕層（未示出）並對其進行圖案化以暴露出字元線區203。在其他實施例中，可保留用於形成閘極溝渠201的間隔件及/或光阻層，且在間隔件及光阻層之上形成用於配線釋放製程中的罩幕層。在此種實施例中，可在光阻及/或間隔件之上形成罩幕層，且然後對其進行圖案化以在字元線區203內暴露出光阻及/或間隔件的覆蓋閘極溝渠201及/或條帶205（示出於圖3中）的部分。
根據一些實施例，罩幕層可為導電或非導電材料，且可選自包括氮化矽、氮氧化矽、非晶矽、多晶矽（polycrystalline-silicon）（多晶矽（polysilicon））、多晶矽-鍺（多晶SiGe）、金屬氮化物、金屬矽化物、金屬氧化物及金屬的群組。可藉由物理氣相沉積（PVD）、CVD、ALD、濺鍍沉積或用於沉積所選擇材料的其他技術來沉積罩幕層。一旦已沉積罩幕層的材料，便可使用例如微影遮罩及蝕刻製程（photolithography masking and etching process）對所述材料進行圖案化。一旦對罩幕層進行了圖案化，便使用一或多個適合的移除製程（例如，灰化、選擇性蝕刻、其組合或類似物）來移除光阻及/或間隔件的被暴露出的部分。
一旦已形成罩幕層並對其進行了圖案化，閘極溝渠201的側壁且因此如圖3中所示的條帶205的側壁便被暴露出。因此，在配線釋放製程步驟中，可自通道層109之間移除且自裝置結構103與通道層109之間移除條帶205的第一多層式堆疊101的材料。因此，條帶205的其餘材料（例如，通道層109）在第一多層式堆疊101的源極/位元線區303之間形成奈米結構301。奈米結構301在本文中亦可稱為配線、奈米配線、片及/或奈米片。在實施例中，使用濕蝕刻製程來移除條帶205的欲被移除的材料，所述濕蝕刻製程選擇性地移除該些材料，而不實質上移除通道層109的位於字元線區203內的材料，且不實質上移除第一多層式堆疊101的源極/位元線區303內的材料中的任一者。然而，可利用任何其他適合的移除製程。
舉例而言，在實施例中，可使用包含磷的蝕刻化學品（例如，H3 PO4 ）來選擇性地移除第一多層式堆疊101的其他材料，而不實質上移除半導體通道區的材料（例如，氧化鋅（ZnO））及/或裝置結構103的材料。然而，在其他實施例中，可利用任何其他適合的蝕刻劑來選擇性地移除第一多層式堆疊101的其他材料中的任一者，而不實質上移除通道層109的材料（例如，氧化鋅（ZnO））及/或裝置結構103的材料。
藉由移除第一多層式堆疊101的其他材料，奈米結構301的各側被暴露出且在字元線區203內彼此分隔開。奈米結構301在源極/位元線區303中相對的源極/位元線區303之間形成通道結構。在一些實施例中，使用蝕刻製程的微調選擇性（tuning selectivity）來形成奈米結構301，且可調節所述微調選擇性，進而使得奈米結構301形成有光滑表面或者包括多個切面（faceted surface）。因此，奈米結構301可形成有不同的輪廓形狀（例如，圓形、正方形、矩形、六邊形、八邊形或類似形狀）。在所示實施例中，奈米結構301被形成為具有通道寬度與奈米結構301的原始厚度約相同的正方形輪廓，儘管亦可利用蝕刻製程來減小該些厚度。
一旦已形成奈米結構301，便可使用利用對罩幕層、所保留間隔件及/或所保留光阻的材料有選擇性的一或多種蝕刻劑的一或多種適合的移除製程（例如，濕蝕刻、乾蝕刻或類似製程）來移除罩幕層、所保留間隔件及/或所保留光阻的任何其餘部分。然而，可利用任何適合的移除製程。
圖5示出在第一多層式堆疊101的字元線區203中在源極/位元線區303的側壁上以及在第一多層式堆疊101的字元線區203內在位於源極/位元線區303的側壁之間的奈米結構301的被暴露出的表面上形成閘極介電材料401。將閘極介電材料401形成為共形薄膜。根據一些實施例，可使用一或多層例如以下等適合於儲存數位值的可接受的介電材料形成閘極介電材料401：多層式介電質（例如，氧化物-氮化物-氧化物（oxide-nitride-oxide，ONO）、氮化物-氧化物-氮化物（nitride-oxide-nitride，NON）或類似物）；其他介電質（例如，氮氧化矽（SiON）、氮化矽（SiN）或類似物）；鐵電（ferro-electric，FE）材料，例如氧化鉿鋯（HfZrO）；氧化鋯（ZrO）；未經摻雜的氧化鉿（HfO）；經摻雜的氧化鉿（例如，使用鑭（La）作為摻雜劑的HfLaO、使用矽（Si）作為摻雜劑的HfSiO、使用鋁（Al）作為摻雜劑的HfAlO或類似物）；上述組合；或者類似物。閘極介電材料401的材料可藉由例如ALD、CVD、PVD或類似製程等可接受的沉積製程形成。
圖6示出形成在第一多層式堆疊101的字元線區203內在閘極介電材料401之上的包繞式字元線結構501。一旦已沉積閘極介電材料401，便可執行平坦化製程（例如，化學機械平坦化（CMP））以移除位於第一多層式堆疊101的頂部處的閘極介電材料401。因此，可暴露出金屬線層111以供進一步處理。包繞式字元線結構501可包括例如膠層、障壁層、擴散層及填充層以及類似物等一或多個層。在一些實施例中，包繞式字元線結構501包括膠層及導電層。膠層可由例如氮化鈦、氮化鉭、氮化鋯、氮化鉿或類似物等金屬氮化物形成。導電層可由例如鎢、鈷、鋁、鎳、銅、銀、金、其合金或類似物等金屬形成。膠層的材料是對閘極介電材料401的材料具有良好黏合性的材料，且導電層的材料是對膠層的材料具有良好黏合性的材料。在其中閘極介電材料401是由例如氧化物-氮化物-氧化物（ONO）膜等氧化物形成的實施例中，膠層可為氮化鈦，且導電層可為鎢。可各自藉由例如ALD、CVD、PVD或類似製程等可接受的沉積製程形成膠層及導電層。包繞式字元線結構501的材料可填充及過度填充字元線區203中的其餘開口，且可形成於第一多層式堆疊101的位於字元線區203外部的頂表面之上。導電層填充閘極溝渠201的其餘區域。一旦沉積，便可使用例如化學機械平坦化、回蝕製程、其上述組合或類似製程等製程將包繞式字元線結構501及閘極介電材料401的材料平坦化成與第一多層式堆疊101的最頂層共面。
轉至圖7，此圖示出根據一些實施例自圖6中所示結構形成3D堆疊記憶陣列600。3D堆疊記憶陣列600包括多個第一堆疊記憶胞613（例如，1T2R記憶胞）。在所示實施例中，第一堆疊記憶胞613中的每一者包括一個電晶體（例如，第一電晶體T1、第二電晶體T2）以及其值可在寫入操作期間進行置位/複位的兩個電阻器（例如，第一電阻器R1、第二電阻器R2）。舉例而言，當寫入電壓（VW ）被置於與第一電阻器R1相鄰的金屬源極/位元線603上且字元線電壓（VWL ）被置於第一電晶體T1的包繞式閘極605上時，可執行寫入操作來對為第一電阻器R1儲存的值進行置位/複位。相似地，藉由將寫入電壓（VW ）置於與第二電阻器R2相鄰的金屬源極/位元線603上且將字元線電壓（VWL ）置於第一電晶體T1的包繞式閘極605上，可執行寫入操作來對為第二電阻器R2儲存的值進行置位/複位。可對第二電晶體T2、第三電阻器R3及第四電阻器R4進行相似的寫入操作。儘管已使用例如1T2R配置來闡述記憶陣列600的實施例，然而亦可利用其他實施例（例如，2T2R配置（未示出））。作為一個共用電晶體及兩個電阻器（例如，1T2R）的替代，在2T2R配置中，每一記憶胞613可由兩個電晶體及兩個電阻器（例如，R1及R2）形成。2T2R配置的所述兩個電晶體可形成有藉由隔離層107中的可選層（未示出）分隔開的獨立通道區109。因此，2T2R配置的所述兩個電晶體可在寫入操作期間與所述兩個電阻器（例如，R1及R2）中的一者彼此獨立地進行操作。
另外，3D堆疊記憶陣列600可在如以下所詳細論述的3D記憶體裝置的最終形成中形成有階梯接觸結構及BEOL相容二極體。因此，為堆疊記憶胞613提供堅固的設計，此會防止在對電阻器的寫入操作期間發生寫入擾亂問題。以下關於記憶體電路1200的等效電路設計提供堆疊記憶胞613的操作的進一步細節。隔離層107將堆疊記憶胞613彼此隔離。此外，閘極隔離插塞601將第一堆疊記憶胞的相鄰堆疊的包繞式閘極605彼此隔離。根據一些實施例，可藉由最初穿過包繞式字元線結構501（示出於圖6中）形成字元線間隙來形成包繞式閘極605及閘極隔離插塞601。可使用適合於蝕刻包繞式字元線結構501的材料的微影及蝕刻技術中的任一者來形成字元線間隙。所述蝕刻可為非等向性的。在一些實施例中，可藉由一系列適當的蝕刻（例如，乾蝕刻及/或濕蝕刻）形成字元線間隙。根據一些實施例，使用與氫氣（H2 ）或氧氣（O2 ）混合的氟系氣體（例如，C4 F6 ）執行乾蝕刻以移除包繞式字元線結構501的導電層，且使用硝酸（HNO3 ）及氫氟酸（HF）溶液執行濕蝕刻以移除包繞式字元線結構501的膠層。然而，可利用其他適合的移除製程自字元線間隙移除材料。因此，包繞式字元線結構501藉由字元線間隙而分隔成包繞式閘極605的各別的結構。
一旦已穿過包繞式字元線結構501形成字元線間隙，便可使用用於形成閘極介電材料401的可接受的介電材料及/或沉積製程中的任一者來形成閘極隔離插塞601。舉例而言，可使用介電材料（例如，氧化矽）及可接受的沉積製程（例如，ALD）分別填充及/或過度填充字元線間隙來形成閘極隔離插塞601。一旦被填充及/或過度填充，便可對閘極隔離插塞601進行平坦化（例如，藉由CMP）以移除閘極隔離插塞601的位於字元線間隙外部的過量材料以及移除閘極介電材料401的位於第一多層式堆疊101的頂部之上的過量材料。因此，閘極隔離插塞601、閘極介電材料401及包繞式閘極605的頂部與第一多層式堆疊101的頂部共面，且包繞式閘極605的個別結構藉由閘極隔離插塞601彼此隔離。第一電晶體T1及第二電晶體T2的奈米結構301（示出於圖4中）是由通道層109形成，且如上所述由閘極介電材料401環繞。包繞式閘極605環繞第一電晶體T1及第二電晶體T2的通道區，且藉由閘極介電材料401與奈米結構301分隔開。第一電晶體T1及第二電晶體T2的金屬源極/位元線603在上述配線釋放製程期間由金屬線層111形成。閘極介電材料401將包繞式閘極605與通道層109及金屬源極/位元線603的側壁隔離。閘極介電材料401進一步將包繞式閘極605與第一電阻器R1及第二電阻器R2的側壁隔離。
在所示實施例中，將第一電阻器R1耦合至位於第一電晶體T1的第一側上的金屬源極/位元線603。將第二電阻器R2耦合至位於第一電晶體T1的第二側上的金屬源極/位元線603。第一電阻器R1及第二電阻器R2中的每一者包括電阻記憶膜611及頂部電極609。電阻記憶膜611在上述配線釋放製程期間由介電記憶層113形成。將電阻記憶膜611耦合至分別位於第一電晶體T1的相對的側上的金屬源極/位元線603。頂部電極609在上述配線釋放製程期間由金屬線層111形成。將頂部電極609中的每一者分別耦合至第一電阻器R1及第二電阻器R2的電阻記憶膜611。電阻記憶膜611可具有至少兩種狀態，即可對應於兩種邏輯狀態（即置位狀態及複位狀態）的高電阻狀態及低電阻狀態。可藉由向電阻記憶膜611施加電壓並確定流經電阻記憶膜611的電流（例如，判斷電阻記憶膜611是處於高電阻狀態還是低電阻狀態，以讀取由電阻記憶膜611儲存的對應位元）來確定電阻記憶膜611的狀態。在所示實施例中，第一電阻器R1的電阻記憶膜611耦合至位於第一電晶體T1的通道層109的一側上的金屬源極/位元線603，且第二電阻器R2的電阻記憶膜611耦合至位於第一電晶體T1的通道層109的另一側上的金屬源極/位元線603。因此，第一電晶體T1可為用於激活第一電阻器R1及第二電阻器R2中的任意一者的讀取/寫入操作的共享存取電晶體。
在圖7的所示實施例中，自材料層中的第二系列105b形成第二堆疊記憶胞613，並將第二堆疊記憶胞613堆疊於自材料層中的第一系列105a形成的第一堆疊記憶胞613之上。在所示實施例中，第二堆疊記憶胞613中的每一者包括第二電晶體T2及兩個電阻器（例如，第三電阻器R3及第四電阻器R4）。第三電阻器R3的電阻記憶膜611耦合至位於第二電晶體T2的通道層109的一側上的金屬源極/位元線603，且第四電阻器R4的電阻記憶膜611耦合至位於第二電晶體T2的通道層109的另一側上的金屬源極/位元線603。因此，第二電晶體T2可為用於激活第三電阻器R3及第四電阻器R4中的任意一者的讀取/寫入操作的共享存取電晶體。在所示實施例中，閘極介電材料401在源極/位元線區303中將包繞式閘極605與多層式堆疊101的側壁隔離。此外，閘極隔離插塞601隔離第二堆疊記憶胞613的相鄰堆疊的包繞式閘極605。
圖8是根據一些實施例的包括相鄰於第二3D堆疊記憶陣列600的階梯接觸結構800的第二3D記憶體裝置850的立體圖。具體而言，圖8示出根據一些實施例的階梯接觸結構800，所述階梯接觸結構800形成在第二多層式堆疊101的第二區117中且與在第二多層式堆疊101的第一區115內形成的第二3D堆疊記憶陣列600相鄰。儘管所示實施例涉及在第二多層式堆疊101的第二區117中形成階梯接觸結構800，然而應理解及將瞭解，可在第二多層式堆疊101的第二區117內相鄰於3D堆疊記憶陣列600而適合地形成具有相似設計的階梯結構。階梯結構及記憶陣列的所有此種上述組合均在所述實施例的範圍內。
圖8進一步示出在階梯接觸結構800之上形成第一金屬間介電（inter-metal dielectric，IMD）層803。第一IMD層803形成於延伸至第二多層式堆疊101的第二區117中的閘極溝渠201內以及階梯接觸結構800的被暴露處的表面之上。另外，圖8示出形成於第一IMD層803之上的二極體801、形成於二極體801及包繞式閘極605之上的導電接觸件805以及將二極體801及導電接觸件805電性耦合至階梯接觸結構800的導電層間穿孔（through interlayer via，TIV）807。
根據一些實施例，階梯接觸結構800的與圖8中的第一切割線A-A相關聯的部分提供與形成於第二3D堆疊記憶陣列600內的電晶體的位元線的接觸。因此，階梯接觸結構800的與第一切割線A-A相關聯的部分在本文中可稱為位元線階梯部分、BL階梯部分、位元線階梯、BL階梯或類似名稱。此外，在所示實施例中，階梯接觸結構800的與圖8中的第二切割線B-B相關聯的部分提供與形成於第二3D堆疊記憶陣列600內的電晶體的源極線的接觸。因此，階梯接觸結構800的與第二切割線B-B相關聯的部分在本文中可稱為源極線階梯部分、SL階梯部分、源極線階梯、SL階梯或類似名稱。
圖9示出階梯接觸結構800的沿著圖8所示的第一切割線A-A的剖視圖。在所示實施例中，將階梯接觸結構800形成為使得暴露出第二多層式系列105中的每一者的金屬源極/位元線603的部分及頂部電極609的部分。可藉由多個蝕刻製程形成階梯接觸結構800，其中作為實例，所述蝕刻製程中的每一者是藉由以下方式執行：使用不同的蝕刻罩幕（例如，圖案化光阻）以暴露出第二3D記憶體裝置850的不同部分以供移除，且藉由持續不同的蝕刻時間來達成不同的蝕刻深度。在形成階梯接觸結構800的蝕刻期間，第二3D堆疊記憶陣列600可保持由蝕刻罩幕保護。
如圖9中所示，移除第二多層式系列105的每一者中的在側向上遠離第二3D堆疊記憶陣列600的部分以形成階梯接觸結構800。第二多層式系列105的被移除部分的面積沿著遠離裝置結構103的垂直方向增加。舉例而言，金屬源極/位元線603及/或頂部電極609在第二多層式系列105內的位置越高（離裝置結構103越遠），則第二多層式系列105內的上覆層被移除以暴露出金屬源極/位元線603及/或頂部電極609的部分的面積越大。
可藉由在形成第二3D堆疊記憶陣列600之後最初在第二多層式堆疊101之上放置光阻901來形成階梯接觸結構800。可藉由使用旋塗技術來形成光阻901，且可使用可接受的微影技術來對光阻901進行圖案化。對光阻901進行圖案化可暴露出第二區117中的第二多層式堆疊101的部分，同時遮罩第二多層式堆疊101的其餘部分。一旦已對光阻901進行圖案化，便可使用對於被移除的材料而言適合的階梯蝕刻製程來移除第二多層式堆疊101的位於被暴露出的部分（例如，第一階梯區903a）中的一或多個層。階梯蝕刻製程可為任何可接受的蝕刻製程，例如濕蝕刻或乾蝕刻、反應離子蝕刻（reactive ion etch，RIE）、中性束蝕刻（neutral beam etch，NBE）、類似製程或其組合。蝕刻可為非等向性的。
根據一些實施例，蝕刻可移除第二多層式堆疊101的一或多個材料層的在第一階梯區903a中暴露出的部分，且可在位於被移除的所述一或多個材料層之下的材料層上終止。在一些實施例中，可使用遞歸蝕刻製程（recursive etching process），進而使得將光阻901圖案化成暴露出隔離層107的最頂層的第一所期望部分（例如，第一階梯區903a），且然後在遞歸蝕刻製程的步驟中使用經圖案化的光阻901作為罩幕以將所述罩幕的圖案轉移至隔離層107的最頂層中。一旦轉移，第二多層式堆疊101的部分便會被暴露出，且可在遞歸蝕刻製程的另一步驟中使用隔離層107的最頂層作為硬罩幕以將所述硬罩幕的圖案轉移至第二多層式堆疊101的一或多個層中。一旦轉移，第二多層式堆疊101的下伏層的部分便會在階梯接觸結構800中暴露出。
在一些實施例中，可使用第二多層式堆疊101的層作為蝕刻終止層，以在遞歸蝕刻製程的各別蝕刻步驟期間控制對材料的移除。在一些實施例中，蝕刻過程可為在蝕刻製程期間控制對材料的移除的定時製程。所有此種蝕刻製程及此種蝕刻製程的所有組合可用於形成階梯接觸結構800，且均在所述實施例的範圍內。
一旦已暴露出第一階梯區903a，便使用光阻901作為罩幕在階梯蝕刻製程中蝕刻第二多層式堆疊101的位於第一階梯區903a中的被暴露出的部分。可在第一階梯區903a中執行一或多個蝕刻步驟，直至已暴露出所期望層為止。一旦已暴露出第二多層式堆疊101的所期望層，便可對光阻901進行修整以暴露出第二多層式堆疊101的位於第二階梯區903b中的另一部分，同時遮罩第二多層式堆疊101的位於第二階梯區903b外部的其餘部分。可藉由使用經修整的光阻作為罩幕重複進行階梯蝕刻製程來蝕刻第二多層式堆疊101的位於第二階梯區903b中的被暴露出的部分。
可重複進行對光阻901的修整以及階梯蝕刻製程，直至已暴露出所期望數目的階梯接觸區域為止。在所示實施例中，暴露出八個階梯接觸區域（例如，階梯接觸區域905a、階梯接觸區域905b、階梯接觸區域905c、階梯接觸區域905d、階梯接觸區域905e、階梯接觸區域905f、階梯接觸區域905g及階梯接觸區域905h），其中對光阻901的最末修整暴露出第八階梯接觸區域905h。然而，可基於3D記憶體裝置的所期望結構來形成更多或更少的階梯接觸區域。舉例而言，在包括更少數目的金屬源極/位元線603及/或頂部電極609（例如，四個）的第二多層式堆疊101中，可形成更少的階梯接觸區域（例如，四個）。作為另一實例，在包括更大數目的金屬源極/位元線603及/或頂部電極609（例如，九個、十個、十一個、十二個、...等）的第二多層式堆疊101中，可形成更多的階梯接觸區域（例如，九個、十個、十一個、十二個、...等）。階梯接觸結構800可形成有任何適合數目的階梯接觸區域。
繼續參照圖10A，一旦已形成階梯接觸結構800，便在階梯接觸結構800之上形成第一IMD層803。在一些實施例中，在形成第一IMD層803之前，如圖7中所示將階梯接觸結構800分隔成位元線階梯部分及源極線階梯部分。在此種實施例中，第一IMD層803填充階梯溝渠，且將位元線階梯部分與源極線階梯部分隔離。
根據一些實施例，使用例如氧化矽、氮化矽或類似物形成且藉由例如CVD、PVD、ALD或類似方法等適合的方法形成第一IMD層803。一旦形成，然後根據一些實施例在第二多層式堆疊101的第一區115中將第一IMD層803平坦化成與隔離層107、閘極介電材料401、閘極隔離插塞601及包繞式閘極605的共面表面共面。可使用例如化學機械平坦化（CMP）等製程對第一IMD層803進行平坦化。可在對第一IMD層803的平坦化之前使用例如灰化製程移除光阻901。在一些實施例中，可在對第一IMD層803的平坦化期間使用CMP製程、灰化製程、其組合或類似製程來移除光阻901。
圖10A進一步示出根據一些實施例穿過階梯接觸結構800的位元線階梯部分形成導電TIV 807。在所示實施例中，在頂部電極609的階梯接觸區域（例如，如圖9中所示的階梯接觸區域905a、階梯接觸區域905d、階梯接觸區域905e及階梯接觸區域905h）之上形成導電TIV 807。根據一些實施例，亦穿過第一IMD層803形成導電TIV 807。圖10A中所示的導電TIV 807向第二3D堆疊記憶陣列600的位元線階梯結構的頂部電極609提供外部連接性。
在其中導電TIV 807是導電柱（例如，鎢、銅、鋁、鈦、合金、其組合或類似物）的實施例中，可藉由最初在第二多層式堆疊101的第一區115及第二區117之上形成第一IMD層803來形成導電TIV 807。一旦形成，便使用適合的微影及蝕刻製程對第一IMD層803進行圖案化，以穿過第一IMD層803形成開口，並暴露出階梯接觸區域的位於導電TIV 807的所期望位置中的區域。一旦已形成開口，可使用適合的沉積製程（例如，化學氣相沉積（CVD）、物理氣相沉積（PVD）或類似製程）利用導電填充材料（例如，W、Al、Cu或類似物）填充及/或過度填充所述開口。一旦沉積，便可執行平坦化製程將導電TIV 807的頂表面平坦化成與第一IMD層803的表面共面。
圖10A進一步示出根據一些實施例自第一導電類型氧化物半導體層1001及第二導電類型氧化物半導體層1003形成二極體801。可藉由最初在第一IMD層803及導電TIV 807的共面表面之上沉積第一導電類型氧化物半導體層1001的體層至所期望厚度來形成二極體801。可用於第一導電類型氧化物半導體層1001的適合的氧化物材料包括例如氧化鋅（ZnO）、氧化銦鎵鋅（IGZO）、氧化銦鎢（IWO）、氧化銦錫（ITO）、氧化銦鎵鋅錫（IGZTO）或類似物等材料，且可使用例如化學氣相沉積（CVD）、原子層沉積（ALD）、物理氣相沉積（PVD）或類似製程來形成。可使用任何適合的摻雜製程（例如，在磊晶生長期間原位（in situ）、沉積之後植入、其組合或類似製程）將第一導電類型氧化物半導體層1001摻雜成具有第一導電類型（例如，p型、n型、p+ 型或類似類型）。在其中第一導電類型是p型的實施例中，可使用例如氫化硼（例如，二硼烷B2 H6 ）等摻雜劑來摻雜第一導電類型氧化物半導體層1001。然而，可利用任何適合的材料、沉積製程、摻雜劑及/或摻雜製程來形成第一導電類型氧化物半導體層1001。在其中第一導電類型是n型的實施例中，可使用例如磷烷（PH3 ）等摻雜劑來摻雜第一導電類型氧化物半導體層1001。然而，可利用任何適合的材料、沉積製程、摻雜劑及/或摻雜製程來形成第一導電類型氧化物半導體層1001。
一旦沉積，便使用例如CMP對第一導電類型氧化物半導體層1001進行平坦化。因此，第一導電類型氧化物半導體層1001形成於穿過第一IMD層803到達位元線階梯結構的頂部電極609的導電TIV 807之上，且電性耦合至導電TIV 807。
可藉由在第一導電類型氧化物半導體層1001之上沉積第二氧化物半導體材料的體層至所期望厚度來形成第二導電類型氧化物半導體層1003。可使用適合於形成第一導電類型氧化物半導體層1001的氧化物材料及製程中的任一者來形成第二導電類型氧化物半導體層1003。儘管亦可使用不同的氧化物材料，然而也可使用與第一氧化物半導體材料相同的氧化物材料形成第二氧化物半導體材料。然而，第二氧化物半導體材料被形成為與第一導電類型氧化物半導體層1001的材料反向摻雜。舉例而言，在使用p型或p+ 型摻雜劑摻雜第一導電類型氧化物半導體層1001的實施例中，將第二導電類型氧化物半導體層1003摻雜成具有第二導電類型（例如，n型）。在使用n型摻雜劑摻雜第一導電類型氧化物半導體層1001的其他實施例中，將第二導電類型氧化物半導體層1003摻雜成具有第二導電類型（例如，p型或p+ 型）。一旦沉積，便例如使用CMP對第二導電類型氧化物半導體層1003進行平坦化。因此，第二導電類型氧化物半導體層1003形成於第一導電類型氧化物半導體層1001之上且電性耦合至第一導電類型氧化物半導體層1001。
一旦形成，然後使用適合的微影及蝕刻製程對第一導電類型氧化物半導體層1001及第二導電類型氧化物半導體層1003進行圖案化以形成二極體801。二極體801在位元線階梯接觸結構的導電TIV 807之上形成於其所期望位置中。因此，二極體801的形成與製程後端（BEOL）製程相容。
圖10A進一步示出根據一些實施例形成用於與二極體801的外部連接性的第一組導電接觸件805。可藉由最初在第一IMD層803及二極體801的表面之上沉積第二IMD層1005來形成導電接觸件805。在一些實施例中，亦可在第二多層式堆疊101的第一區115中在隔離層107、閘極介電材料401、閘極隔離插塞601及包繞式閘極605的共面表面之上形成第二IMD層1005。第二IMD層1005可在對第二多層式堆疊101中的階梯接觸結構800的進一步處理期間充當第一區115中的保護層。在其他實施例中，在形成第二IMD層1005之前，在第一區115之上形成單獨的保護層（未示出）。可使用適合於形成第一IMD層803的材料及製程中的任一者來形成第二IMD層1005。一旦形成，便使用適合的微影及蝕刻製程對第二IMD層1005進行圖案化，以在導電接觸件805的所期望位置中穿過第二IMD層1005形成開口。因此，二極體801藉由第二IMD層1005中的開口暴露出。
圖10A進一步示出根據一些實施例形成用於與二極體801的連接性的導電接觸件805。在一些實施例中，可選矽化製程使用例如鈦、鎳、鈷或鉺等適當的材料來降低導電接觸件805的肖特基障壁高度（Schottky barrier height）。然而，亦可對可選矽化製程使用例如鉑、鈀及類似物等其他金屬。在一些實施例中，使用在開口中及在二極體801的被暴露出的區域之上毯覆沉積適當的金屬層來執行可選矽化製程。在毯覆沉積之後進行退火步驟，所述退火步驟使得金屬層與二極體801的下伏的被暴露出的第二氧化物半導體材料（例如，ZnO）發生反應。然後例如利用選擇性蝕刻製程來移除未反應的金屬。在其他實施例中，省略可選矽化製程。
可藉由將例如W、Al、Cu、Co、Ti、Ta、Ru、TiN、TiAl、TiAlN、TaN、TaC、NiSi、CoSi、該些的組合或類似物等導電材料沉積至開口中及二極體801的被暴露出的區域之上或可選矽化物接觸件（若存在）之上來形成導電接觸件805。可使用例如濺鍍、化學氣相沉積、電鍍、無電鍍覆或類似製程等製程來沉積導電材料，以填充及/或過度填充開口。一旦進行了填充或過度填充，可使用例如CMP等平坦化製程來移除沉積於開口外部的任何導電材料。然而，可利用任何適合的沉積製程及平坦化製程。
一旦已將第一組導電接觸件805形成至二極體801，便可在導電接觸件805之上形成位元線1007。圖10A亦將位元線1007指定為第二3D堆疊記憶陣列600的與第一存取電晶體T1相關聯的第一位元線BL1及第二位元線BL2以及與第二存取電晶體T2相關聯的第三位元線BL3及第四位元線BL4。導電接觸件805形成第二3D堆疊記憶陣列600的位元線1007與裝置結構103中的下伏的主動裝置及/或訊號線、電源線及接地線之間的外部連接。
轉至圖10B，此圖示出根據一些實施例穿過階梯接觸結構800的源極線階梯部分形成第二組導電TIV 807。第二組導電TIV 807向和第二3D堆疊記憶陣列600相關聯的源極線階梯結構中的金屬源極/位元線603提供外部連接性。在所示實施例中，在金屬源極/位元線603的階梯接觸區域（例如，如圖8中所示的階梯接觸區域905b、階梯接觸區域905c、階梯接觸區域905f及階梯接觸區域905g）之上形成第二組導電TIV 807。可使用用於在上述位元線階梯部分中形成第一組導電TIV 807的材料及製程中的任一者來形成第二組導電TIV 807。儘管亦可在不同的製程步驟中形成第二組導電TIV 807，然而可在形成第一組導電TIV 807的製程期間形成第二組導電TIV 807。
圖10B進一步示出根據一些實施例形成用於與第二組導電TIV 807的連接性的第二組導電接觸件805。可藉由最初穿過第二IMD層1005形成開口並在第二組導電接觸件805的所期望位置中暴露出第二組導電TIV 807來形成第二組導電接觸件805。可在形成用於第一組導電接觸件805的開口的製程期間形成用於第二組導電接觸件805的開口。可使用適合於形成第一組導電接觸件805的材料及製程中的任一者來形成第二組導電接觸件805。藉由將導電材料沉積至開口中及第二組導電TIV 807的被暴露出的區域之上或可選矽化物接觸件（若存在）之上並進行平坦化來形成第二組導電接觸件805。然而，可利用任何適合的沉積製程及平坦化製程。
一旦已將第二組導電接觸件805形成至階梯接觸結構800的源極線部分中的導電TIV 807之上，便可在導電接觸件805之上形成源極線1009。圖10B亦將源極線1009中的每一者指定為第二3D堆疊記憶陣列600中與第一存取電晶體T1相關聯的第一源極線SL1及第二源極線SL2以及與第二存取電晶體T2相關聯的第三源極線SL3及第四源極線SL4。第二組導電接觸件805形成第二3D堆疊記憶陣列600的源極線1009與裝置結構103中的下伏的主動裝置及/或訊號線、電源線及接地線之間的外部連接。
另外，亦可將第三組導電接觸件805形成至包繞式閘極605（示出於圖8中）。在其中在第一區115之上形成第二IMD層1005的實施例中，在將第二組導電接觸件805形成至導電TIV 807及/或將第一組導電接觸件805形成至二極體801的製程期間，可在第一區115中形成用於第三組導電接觸件805的開口，且可將第三組導電接觸件805形成至包繞式閘極605之上。因此，第三組導電接觸件805可使用用於形成其他各組導電接觸件805的相同材料及技術。然而，亦可在與用於形成其他各組導電接觸件805的處理步驟分開的處理步驟中形成且可使用與用於形成其他導電接觸件805的材料及/或技術不同的材料及/或技術來形成第三組導電接觸件805。在一些實施例中，可使用適合於將第三組導電接觸件805形成至包繞式閘極605之上的材料及/或技術來形成第三組導電接觸件805。一旦已將第三組導電接觸件805形成至第二3D堆疊記憶陣列600的包繞式閘極605之上，便可使用適合於形成源極線1009及/或位元線1007的材料及製程中的任一者在第三組導電接觸件805之上形成字元線1101（示出於圖10中）。第三組導電接觸件805在第二3D堆疊記憶陣列600的字元線1101與半導體晶粒中的下伏的主動裝置及/或訊號線、電源線及接地線之間提供外部連接。
可在導電接觸件805、源極線1009、位元線1007及/或字元線1101之上形成另外的層間介電層（未各別地示出）及其他導電特徵（亦未各別地示出），以向第二3D記憶體裝置850提供進一步的外部連接性。進一步的導電特徵的實例包括但不限於導通孔、接觸插塞、重佈線層、接觸跡線、積體被動裝置、凸塊下金屬化層、積體扇出裝置、中介層（interposer）及外部接觸件。然而，可利用任何適合的介電層及/或導電特徵，且所有此種特徵均完全旨在包括於所述實施例的範圍內。
現轉至圖11，此圖是根據一些實施例的第二3D堆疊記憶陣列600中的第二堆疊記憶胞613（例如，1T2R）以及相鄰的階梯接觸結構800的二維圖例。儘管第二堆疊記憶胞613的組件是以二維圖例示出，然而應理解，第一源極線SL1、第二源極線SL2、字元線WL、第一位元線BL1及第二位元線BL2可居於穿過圖8所示第二3D記憶體裝置850的不同橫截面中。
繼續參照圖11，在第二堆疊記憶胞613的此種實施例中，在導電TIV 807的與頂部電極609相對的一端處相鄰於第一IMD層803形成二極體801。將二極體801嵌置於第二IMD層1005內，且將導電接觸件805電性耦合至二極體801以用於與第二堆疊記憶胞的外部位元線連接（例如，位元線BL1、位元線BL2）。根據一些實施例，將二極體801形成為p-n型二極體，其中二極體801的p型材料面對導電TIV 807且n型材料面對導電接觸件805。在其他實施例中，可將二極體801形成為具有相反的定向，進而使得二極體801的n型材料面對導電TIV 807且p型材料面對導電接觸件805。字元線1101電性耦合至包繞式閘極605，包繞式閘極605藉由通道層109分別在第一源極線SL1與第二源極線SL2以及第一電阻器R1與第二電阻器R2之間提供共享存取。
圖12是根據一些實施例的等效於圖11中所示第二堆疊記憶胞613（例如，1T2R）的記憶體電路1200的電路圖。圖12進一步示出根據一些實施例的在對第一電阻器R1的寫入操作期間通過記憶體電路1200的電流1201。在寫入操作期間，可將寫入電壓VW 置於記憶體電路1200的第一位元線BL1上，可將參考（例如，接地（0伏））置於第二位元線BL2上，且將字元線電壓VWL 置於字元線WL上以激活第二電晶體T2。因此，電流1201通過第二電晶體T2流向源極線SL，源極線SL根據置於第一位元線BL1上的寫入電壓VW 設置第一電阻器R1的電阻。圖12進一步示出，由於寫入電壓VW 因第二二極體D2而逆向偏壓，因此會防止漏電流1203通過第二位元線BL2。因此，在對第一電阻器R1的寫入操作期間，為第二電阻器R2避免了寫入擾亂狀況，此會提供第二3D記憶體裝置850的高度堅固的記憶胞。
在對第二電阻器R2的寫入操作期間，將寫入電壓VW 置於第二位元線BL2上，且將參考電壓（例如，0伏）置於第一位元線BL1上。因應於字元線電壓VWL 被置於字元線WL上以激活第二電晶體T2，電流1201經由第二電晶體T2向源極線SL發送，源極線SL根據寫入電壓VW 設置第二電阻器R2的電阻。由於寫入電壓VW 因第一二極體D1而逆向偏壓，因此在對第二電阻器R2的寫入操作期間，會防止漏電流1203通過第一位元線BL1。因此，在對第二電阻器R2的寫入操作期間，亦避免了第一電阻器R1的寫入擾亂狀況，此會為第二3D記憶體裝置850提供高度堅固的記憶胞。
圖13示出根據一些實施例的內連線結構1300的剖視圖，內連線結構1300包括用於將第二3D記憶體裝置850的位元線1007、源極線1009及/或字元線1101中的一或多者電性耦合至裝置結構103的第一裝置區1301的導通孔1180。在一些實施例中，第一裝置區1301相鄰於階梯接觸結構800，且包括第一功能半導體晶粒的主動裝置及/或訊號線、電源線及接地線。第一裝置區1301可包括例如中央處理單元（central processing unit，CPU）、訊號處理器、輸入/輸出埠、系統記憶體及/或輔助儲存裝置等嵌置式邏輯裝置。
根據一些實施例，裝置結構103包括基底50（例如塊狀半導體、絕緣體上半導體（SOI）基底或類似物），基底50可為經摻雜的（例如，利用p型摻雜劑或n型摻雜劑）或未經摻雜的。基底50可為晶圓，例如矽晶圓。一般而言，SOI基底是形成於絕緣體層上的半導體材料層。絕緣體層可為例如隱埋式氧化物（BOX）層、氧化矽層或類似物。絕緣體層設置於基底（通常是矽基底或玻璃基底）上。亦可使用其他基底，例如多層式基底或梯度基底。在一些實施例中，基底50的半導體材料可包括：矽；鍺；化合物半導體，包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；合金半導體，包括矽-鍺、砷磷化鎵、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦及/或砷磷化鎵銦；或其上述組合。
圖13進一步示出可在基底50之上形成以用於形成嵌置於裝置結構103中的電路的電路。所述電路包括位於基底50的頂表面處的主動裝置（例如，電晶體）。電晶體可包括位於基底50的頂表面之上的閘極介電層202及位於閘極介電層202之上的閘極電極204。源極/汲極區206在基底50中設置於閘極介電層202及閘極電極204的相對的側上。閘極間隔件208沿著閘極介電層202的側壁形成，且將源極/汲極區206與閘極電極204分隔開適當的側向距離。在一些實施例中，電晶體可為平面場效電晶體（FET）、鰭場效電晶體（finFET）、奈米場效電晶體（奈米FET）或類似物。
第一ILD層210環繞並隔離源極/汲極區206、閘極介電層202及閘極電極204，且第二ILD層212位於第一ILD層210之上。源極/汲極接觸件214延伸穿過第二ILD層212及第一ILD層210且電性耦合至源極/汲極區206，且閘極接觸件216延伸穿過第二ILD層212且電性耦合至閘極電極204。內連線結構220位於第二ILD層212、源極/汲極接觸件214及閘極接觸件216之上，內連線結構220包括一或多個堆疊介電層224及形成於所述一或多個堆疊介電層224中的導電特徵222。儘管圖13示出兩個堆疊介電層224，然而應瞭解，內連線結構220可包括任意數目的其中設置有導電特徵222的堆疊介電層224。內連線結構220可電性連接至閘極接觸件216及源極/汲極接觸件214，以形成功能電路。在一些實施例中，由內連線結構220形成的功能電路可包括邏輯電路、記憶體電路、感測放大器、控制器、輸入/輸出電路、影像感測器電路、類似物、或其上述組合。儘管圖13論述在基底50之上形成的電晶體，然而其他主動裝置（例如，二極體或類似物）及/或被動裝置（例如，電容器、電阻器或類似物）亦可形成為功能電路的一部分。
如以上所論述，藉由最初在裝置結構103之上形成第一IMD層803及在第一IMD層803之上形成第二IMD層1005來在裝置結構103之上形成內連線結構1300。一旦已形成內連線結構220的第一IMD層803、第二IMD層1005及（若提供的話）最頂介電層，便可使用適合的微影及蝕刻製程在導通孔1180的所期望位置中穿過該些ILD層形成開口。因此，導電特徵222的接觸區域經由所述開口暴露出。
舉例而言，導通孔1180可延伸穿過第二IMD層1005、第一IMD層803及/或堆疊介電層224，以將位元線1007、源極線1009及/或字元線1101電性連接至內連線結構220的下伏電路系統及位於基底50上的主動裝置。在一些實施例中，除內連線結構220之外或代替內連線結構220，可藉由在第二3D堆疊記憶陣列600之上形成的內連線結構來提供往來於記憶陣列的佈線（routing）及/或電源線。因此，可完成第二3D記憶體裝置850。
在其中導電接觸件805是導電柱（例如，鎢、銅、鋁、鈦、合金、其組合或類似物）的實施例中，可藉由最初在第二多層式堆疊101的第一區115及第二區117之上形成第一IMD層803來形成導電接觸件805。一旦形成，使用適合的微影及蝕刻製程對第一IMD層803進行圖案化，以穿過層間介電層形成開口，並暴露出字元線1101及/或階梯接觸區域的位於導電接觸件805的所期望位置中的區域。一旦已形成開口，便可使用適合的沉積製程（例如，化學氣相沉積（CVD）、物理氣相沉積（PVD）或類似製程）利用導電填充材料（例如，W、Al、Cu或類似物）填充及/或過度填充所述開口。一旦已沉積導電接觸件805，便可執行平坦化製程以將導電接觸件805的頂表面平坦化成與層間介電層的表面共面。根據一些實施例，一旦已形成導電接觸件805，層間介電層（未示出）便可保留下來，以使得能夠進一步處理第二3D堆疊記憶陣列600。
現轉至圖14A，此圖示出根據一些其他實施例的第三3D記憶體裝置1450。除相鄰於第一電阻器R1及第二電阻器R2的頂部電極609形成二極體801以外（而非在第一IMD層803之上形成二極體801），第三3D記憶體裝置1450相似於第二3D記憶體裝置850（示出於圖8中）。根據一些實施例，可使用後金屬間介電（IMD）層後製製程（IMD layer last process）來形成第三3D記憶體裝置1450。
圖14B示出穿過圖14A所示階梯接觸結構800的切割線A-A的剖視圖。除相鄰於頂部電極609設置二極體801以外（而非在位於二極體801之上的第一IMD層803及導電TIV 807之上設置二極體801），圖14B相似於圖10A。可使用以上參照圖9闡述的材料及製程來形成階梯接觸結構800。根據一些實施例，一旦已形成階梯接觸結構800，便可藉由最初在第三3D記憶體裝置1450的第一區115及第二區117之上放置罩幕（例如，光阻）來形成二極體801。可使用用於形成上述光阻901的材料及製程中的任一者來形成所述罩幕（未示出）並對其進行圖案化。一旦形成，便對罩幕進行圖案化以在二極體801的所期望位置中穿過所述罩幕形成開口，進而使得頂部電極609經由罩幕中的開口暴露出。
一旦已形成開口，便使用選擇性生長製程在所述開口內及在頂部電極609之上沉積第一導電類型氧化物半導體層1001。根據一些實施例，選擇性生長製程可為自底向上製程（bottom-up process），其用於在開口的底部處形成第一導電類型氧化物半導體層1001，而不實質上沿著開口的側壁形成第一導電類型氧化物半導體層1001。選擇性生長製程可為定時製程，進而使得第一導電類型氧化物半導體層1001在頂部電極609之上形成至所期望厚度。
此外，可使用適合於形成上述第一導電類型氧化物半導體層1001的體層的材料中的任一者來形成第一導電類型氧化物半導體層1001。可使用上述任何摻雜製程中的任一者（例如，在磊晶生長期間原位）將第一導電類型氧化物半導體層1001摻雜成具有第一導電類型（例如，p型）。然而，可利用任何適合的材料、沉積製程及/或摻雜製程來形成第一導電類型氧化物半導體層1001。根據一些實施例，可使用例如可選蝕刻製程將第一導電類型氧化物半導體層1001平坦化及/或將第一導電類型氧化物半導體層1001的厚度減小至所期望高度。因此，第一導電類型氧化物半導體層1001形成於階梯接觸結構800的位元線部分的頂部電極609之上且電性耦合至頂部電極609。
可使用選擇性生長製程在開口內在第一導電類型氧化物半導體層1001之上將第二導電類型氧化物半導體層1003形成至所期望厚度。根據一些實施例，選擇性生長製程可為自底向上製程，其用於在位於第一導電類型氧化物半導體層1001之上的開口的底部處形成第二導電類型氧化物半導體層1003，而不實質上沿著開口的側壁形成第二導電類型氧化物半導體層1003。選擇性生長製程可為定時製程，進而使得第二導電類型氧化物半導體層1003在第一導電類型氧化物半導體層1001之上形成至所期望厚度。
此外，可使用適合於形成上述第二導電類型氧化物半導體層1003的體層的材料中的任一者來形成第二導電類型氧化物半導體層1003。可使用上述摻雜製程中的任一者（例如，在磊晶生長期間原位）將第二導電類型氧化物半導體層1003摻雜成具有與第一導電類型（例如，p型）反向摻雜的第二導電類型（例如，n型）。然而，可利用任何適合的材料、沉積製程及/或摻雜製程來形成第二導電類型氧化物半導體層1003。在一些實施例中，可使用例如可選蝕刻製程將第二導電類型氧化物半導體層1003平坦化及/或將第二導電類型氧化物半導體層1003的厚度減小至所期望高度。因此，包括第一導電類型氧化物半導體層1001及第二導電類型氧化物半導體層1003的二極體801形成於階梯接觸結構800的位元線部分中的頂部電極609之上且電性耦合至頂部電極609。一旦已形成二極體801，便可使用適合的移除製程（例如，灰化）來移除罩幕。
隨著罩幕被移除，二極體801以及階梯接觸結構800的未被二極體801覆蓋的表面被暴露出。因此，可使用上述適合的材料及製程中的任一者在階梯接觸結構800及二極體801之上形成第一IMD層803。此外，可藉由最初穿過第一IMD層803形成開口來穿過第一IMD層803將導電TIV 807形成於二極體801之上。一旦已穿過第一IMD層803形成開口，二極體801便在開口的底部處暴露出。然後使用上述材料及製程中的任一者將導電TIV 807形成於二極體801之上。一旦形成，便將導電TIV 807平坦化成與第一IMD層803的表面共面。
此外，如上所述，在第一IMD層803及/或隔離層107的平坦表面之上形成第二IMD層1005，且穿過第二IMD層1005將導電接觸件805向下形成至導電TIV 807。另外，如上所述，穿過第一IMD層803將導電TIV 807形成至金屬源極/位元線603之上，且在階梯接觸結構800的源極線結構部分中將導電接觸件805形成於導電TIV 807之上。此外，如上所述，在第二3D堆疊記憶陣列600的包繞式閘極605之上形成導電接觸件805。
一旦已形成導電接觸件805，便在導電接觸件805之上形成用於與階梯接觸結構800中的二極體801的外部連接的位元線1007。此外，在導電接觸件805之上形成用於與階梯接觸結構800中的金屬源極/位元線603的外部連接的源極線1009。再者，如上所述，在導電接觸件805之上形成用於與第二3D堆疊記憶陣列600的包繞式閘極605的外部連接的字元線1101。根據一些實施例，位元線1007、源極線1009及字元線1101在第一裝置區1301中將第三3D記憶體裝置1450電性耦合至內連線結構1300。如上所述，內連線結構1300將位元線1007、源極線1009及/或字元線1101中的一或多者電性耦合至第一功能半導體晶粒的一或多個主動裝置及/或訊號線、電源線及接地線（例如，嵌置式邏輯裝置、中央處理單元（CPU）、訊號處理器、輸入/輸出埠、系統記憶體及/或輔助儲存裝置）。
現轉至圖15，此圖是根據一些實施例的第三3D記憶體裝置1450中的第二堆疊記憶胞613（例如，1T2R）以及相鄰的階梯接觸結構800的二維圖例。儘管第二堆疊記憶胞613的組件是以二維圖例示出，然而應理解，第一源極線SL1、第二源極線SL2、字元線WL、第一位元線BL1及第二位元線BL2可位於與圖14A所示第三3D記憶體裝置1450不同的橫截面中。
繼續參照圖15，除相鄰於頂部電極609形成導電TIV 807以外（而非在第一IMD層803頂上形成二極體801以及在二極體801之上形成導電TIV 807），此圖相似於圖11。在第二IMD層1005內嵌置二極體801，且將導電接觸件805電性耦合至導電TIV 807以用於與第二堆疊記憶胞的外部位元線（例如，位元線BL1、位元線BL2）連接。根據一些實施例，將二極體801形成為p-n型二極體，其中二極體801的p型材料面對頂部電極609且n型材料面對導電TIV 807。在其他實施例中，可將二極體801形成為具有相反的定向，進而使得二極體801的n型材料面對頂部電極609且二極體801的p型材料面對導電TIV 807。將字元線1101電性耦合至包繞式閘極605，包繞式閘極605藉由通道層109分別在第一源極線SL1與第二源極線SL2以及第一電阻器R1與第二電阻器R2之間提供共享存取。
現轉至圖16，此圖示出根據一些其他實施例的穿過使用IMD層先製製程（IMD layer first process）形成的第三3D記憶體裝置1450的階梯接觸結構800的切割線A-A的剖視圖。除在頂部電極609之上形成二極體801之前形成第一IMD層803以外，圖16中所示階梯接觸結構800的形成相似於圖14B中所示階梯接觸結構800的形成。
根據一些實施例，可使用以上參照圖9闡述的材料及製程來形成階梯接觸結構800。一旦已形成階梯接觸結構800，便可使用上述適合的材料及製程中的任一者在階梯接觸結構800之上形成第一IMD層803。如上所述，可藉由最初在第三3D記憶體裝置1450的第一區115及第二區117之上放置罩幕（例如，光阻）來形成二極體801。可使用用於形成上述光阻901的材料及製程中的任一者來形成罩幕（未示出）並對其進行圖案化。一旦形成，便對罩幕進行圖案化以在二極體801的所期望位置中穿過罩幕形成開口，進而使得第一IMD層803經由罩幕中的開口暴露出。然後使用罩幕穿過第一IMD層803形成開口，從而在所述開口的底部處暴露出頂部電極609。
一旦在開口的底部處暴露出頂部電極609，便可藉由在開口內及在頂部電極609之上沉積第一導電類型氧化物半導體層1001及第二導電類型氧化物半導體層1003以在開口的底部處形成二極體801。可使用選擇性生長製程（例如，自底向上沉積）在開口的底部處形成而不實質上沿著開口的側壁形成第一導電類型氧化物半導體層1001及第二導電類型氧化物半導體層1003。選擇性生長製程亦可為定時製程，進而使得第一導電類型氧化物半導體層1001及第二導電類型氧化物半導體層1003在頂部電極609之上形成至二極體801的所期望厚度。此外，如以上所論述，第一導電類型氧化物半導體層1001及第二導電類型氧化物半導體層1003中的每一者被反向摻雜（例如，在磊晶生長期間原位）。舉例而言，第一導電類型氧化物半導體層1001可被摻雜第一導電類型（例如，p型），且第二導電類型氧化物半導體層1003可被摻雜第二導電類型（例如，n型）。
一旦已形成二極體801，便在二極體801之上沉積介電填充材料1601以填充及/或過度填充開口。可使用適合於形成第一IMD層803的材料及製程中的任一者來形成介電填充材料1601。根據一些實施例，用於形成介電填充材料1601的材料與用於形成第一IMD層803的材料相同。在其他實施例中，用於形成介電填充材料1601的材料不同於用於形成第一IMD層803的材料。一旦形成，便可將介電填充材料1601平坦化（例如，CMP）成與第二IMD層1005共面，以移除位於開口外部的任何過量的介電填充材料1601。
可藉由最初穿過介電填充材料1601形成開口從而在開口的底部處暴露出二極體801來形成導電TIV 807。可使用如上所述的適合於在第一IMD層803中形成用於導電TIV 807的開口的材料及製程中的任一者來穿過介電填充材料1601形成所述開口。
一旦已穿過介電填充材料1601形成開口，然後使用上述材料及製程中的任一者將導電TIV 807形成至二極體801之上。一旦形成，便將導電TIV 807平坦化成與第一IMD層803及介電填充材料1601的表面共面。此外，可如上所述形成第二IMD層1005。如上所述，可穿過第二IMD層1005形成導電接觸件805且將導電接觸件805電性連接至導電TIV 807。根據一些實施例，將位元線1007形成於導電接觸件805之上，且在第一裝置區1301中將二極體中的一或多者電性耦合至內連線結構1300。
此外，可藉由最初穿過第一IMD層803形成開口從而經由所述開口暴露出金屬源極/位元線603來在階梯接觸結構800的源極線結構部分中形成導電TIV 807。一旦形成，可如上所述形成導電TIV 807、第二IMD層1005、導電接觸件805、源極線1009及字元線1101。
現參照圖17，此圖是根據一些實施例的第三3D記憶體裝置1450中的第二堆疊記憶胞613（例如，1T2R）以及相鄰的階梯接觸結構800的二維圖例。儘管第二堆疊記憶胞613的組件是以二維圖例示出，然而應理解，第一源極線SL1、第二源極線SL2、字元線WL、第一位元線BL1及第二位元線BL2可位於與圖14A所示第三3D記憶體裝置1450不同的橫截面中。
繼續參照圖17，除介電填充材料1601環繞設置於二極體801之上的導電TIV 807以外，此圖相似於圖15。將二極體801、介電填充材料1601及其餘導電TIV 807嵌置於第二IMD層1005內，且將導電接觸件805電性耦合至導電TIV 807以用於與第二堆疊記憶胞613的外部位元線（例如，位元線BL1、位元線BL2）連接。根據一些實施例，將二極體801形成為p-n型二極體，其中二極體801的p型材料面對頂部電極609且n型材料面對導電TIV 807。在其他實施例中，可將二極體801形成為具有相反的定向，進而使得二極體801的n型材料面對頂部電極609且p型材料面對導電TIV 807。將字元線1101電性耦合至包繞式閘極605，包繞式閘極605藉由通道層109在第一源極線SL1與第一電阻器R1以及第二源極線SL2與第二電阻器R2之間提供共享存取。
本揭露的實施例具有一些有利的特徵。形成三維（3D）記憶陣列（例如，RRAM記憶陣列），其包括多個堆疊記憶胞（例如，1T2R記憶胞），且包括在記憶胞的第一電阻器之上形成第一二極體且在記憶胞的第二電阻器之上形成第二二極體。因此，第一二極體及第二二極體在本文中可稱為BEOL相容二極體。另外，對應於每一記憶胞的源極線及位元線形成於同一層中，此使得在製作製程中使用的多層式堆疊的高度及長寬比能夠減小。所得3D記憶陣列亦可具有減小的高度及/或增大的裝置密度。因此，所得3D記憶陣列的記憶體密度可為具有相同晶片大小的記憶陣列的記憶體密度的兩倍。此外，本揭露的實施例提供記憶胞（例如，1T2R），其防止在對所述記憶胞的目標電阻器的寫入操作期間的寫入擾亂問題。舉例而言，在對記憶胞的目標電阻器的寫入操作期間，由於附接至非目標電阻器的二極體的逆向偏壓，因此會防止漏電流通過記憶胞的非目標電阻器的位元線。
根據實施例，一種記憶體裝置包括：電阻記憶陣列，包括第一電阻記憶胞；階梯接觸結構，相鄰於所述電阻記憶陣列；金屬間介電層，位於所述階梯接觸結構之上；第一二極體及第二二極體，位於所述金屬間介電層之上；第一導通孔，將所述第一二極體電性耦合至所述第一電阻記憶胞的第一電阻器；以及第二導通孔，將所述第二二極體電性耦合至所述第一電阻記憶胞的第二電阻器。在所述記憶體裝置的實施例中，所述第一導通孔連接至所述第一電阻器的第一頂部電極，且所述第二導通孔連接至所述第二電阻器的第二頂部電極。在所述記憶體裝置的實施例中，記憶體裝置更包括第一位元線與第二位元線，第一位元線電性耦合至所述第一電阻器，且第二位元線電性耦合至所述第二電阻器，其中所述第一位元線及所述第二位元線至少部分地設置於所述第一電阻記憶胞中。在所述記憶體裝置的實施例中，所述第一位元線連接至所述第一電阻器的第一電阻記憶膜，且所述第二位元線連接至所述第二電阻器的第二電阻記憶膜。在所述記憶體裝置的實施例中，所述第一電阻記憶胞包括第一電晶體，且所述記憶體裝置更包括：第三導通孔，連接至電性耦合至所述第一電晶體的第一源極線；以及第四導通孔，連接至電性耦合至所述第一電晶體的第二源極線。在所述記憶體裝置的實施例中，所述第一電晶體包括環繞所述第一電晶體的通道區的閘極介電質以及包繞式閘極，其中所述第一電晶體的所述通道區將所述第一源極線與所述第二源極線分隔開，且將所述第一位元線與所述第二位元線分隔開。在實施例中，所述記憶體裝置更包括：第二電阻記憶胞，位於所述第一電阻記憶胞之上；第三二極體及第四二極體，位於所述金屬間介電層之上；第五導通孔，將所述第三二極體電性耦合至所述第二電阻記憶胞的第三電阻器；以及第六導通孔，將所述第四二極體電性耦合至所述第二電阻記憶胞的第四電阻器。
在另一實施例中，一種記憶體裝置包括：第一記憶胞，包括第一電晶體、第一電阻器及第二電阻器，其中所述第一電阻器耦合至第一位元線，且所述第二電阻器耦合至第二位元線；第一二極體，連接至所述第一電阻器的第一電極；第二二極體，連接至所述第二電阻器的第二電極，所述第一電阻器的所述第一電極位於所述第二電阻器的所述第二電極之上；第一導通孔，連接至所述第一二極體；第二導通孔，連接至所述第二二極體；以及金屬間介電層，其中所述第一二極體、所述第二二極體、所述第一導通孔及所述第二導通孔嵌置於所述金屬間介電層中。在所述記憶體裝置的實施例中，所述第一二極體包括相鄰於所述第一電阻器的所述第一電極的第一導電類型半導體氧化物層。在所述記憶體裝置的實施例中，所述第一二極體包括相鄰於所述第一導電類型半導體氧化物層的第二導電類型半導體氧化物層。在所述記憶體裝置的實施例中，所述第一導電類型半導體氧化物層是p型，且所述第二導電類型半導體氧化物層是n型。在實施例中，所述記憶體裝置更包括：第三導通孔，連接至第一源極線；以及第四導通孔，連接至第二源極線，所述第三導通孔及所述第四導通孔嵌置於所述金屬間介電層中。在所述記憶體裝置的實施例中，所述第一電晶體包括環繞所述第一電晶體的第一通道區的包繞式閘極。在實施例中，所述記憶體裝置更包括：第二記憶胞，位於所述第一記憶胞之上，所述第二記憶胞包括第二電晶體、第三電阻器及第四電阻器，其中所述第三電阻器耦合至第三位元線，且所述第四電阻器耦合至第四位元線；第三二極體，連接至所述第三電阻器的第三電極；第四二極體，連接至所述第四電阻器的第四電極，所述第三電阻器的所述第三電極位於所述第四電阻器的所述第四電極之上；第五導通孔，連接至所述第三二極體；以及第六導通孔，連接至所述第四二極體，其中所述第三二極體、所述第四二極體、所述第五導通孔及所述第六導通孔嵌置於所述金屬間介電層中。在所述記憶體裝置的實施例中，所述包繞式閘極環繞所述第二電晶體的第二通道區。
在又一實施例中，一種方法包括：在多層式材料堆疊的第一區中形成電阻記憶陣列，所述電阻記憶陣列包括第一記憶胞；藉由相鄰於所述電阻記憶陣列形成階梯接觸結構來暴露出所述第一記憶胞的第一電阻器及第二電阻器；在所述階梯接觸結構之上形成第一二極體，所述第一二極體電性耦合至所述第一電阻器；以及在所述階梯接觸結構之上形成第二二極體，所述第二二極體電性耦合至所述第二電阻器。在實施例中，所述方法更包括：在所述階梯接觸結構之上形成金屬間介電層；穿過所述金屬間介電層將第一接觸通孔形成於所述第一電阻器之上；以及穿過所述金屬間介電層將第二接觸通孔形成於所述第二電阻器之上，其中形成所述第一二極體及所述第二二極體包括：在所述金屬間介電層之上沉積第一導電類型半導體氧化物層；在所述第一導電類型半導體氧化物層之上沉積第二導電類型半導體氧化物層；以及藉由對所述第一導電類型半導體氧化物層及所述第二導電類型半導體氧化物層進行圖案化來形成連接至所述第一接觸通孔的所述第一二極體及形成連接至所述第二接觸通孔的所述第二二極體。在所述方法的實施例中，形成所述第一二極體包括形成與所述第一電阻器直接接觸的所述第一二極體，形成所述第二二極體包括形成與所述第二電阻器直接接觸的所述第二二極體，且其中所述方法更包括：在所述第一二極體、所述第二二極體及所述階梯接觸結構之上形成金屬間介電層；穿過所述金屬間介電層將第一接觸通孔形成於所述第一二極體之上；以及穿過所述金屬間介電層將第二接觸通孔形成於所述第二二極體之上。在實施例中，所述方法更包括：在所述階梯接觸結構之上形成金屬間介電層；藉由在所述金屬間介電層中形成開口來暴露出所述第一電阻器及所述第二電阻器；藉由在所述開口的底部處在所述第一電阻器及所述第二電阻器之上沉積第一導電類型半導體氧化物材料且在所述開口的所述底部處在所述第一導電類型半導體氧化物材料之上沉積第二導電類型半導體氧化物材料來形成所述第一二極體與所述第二二極體；利用介電材料填充所述開口；以及穿過所述介電材料將導通孔形成於所述第一二極體與所述第二二極體中的每一者之上。在所述方法的實施例中，形成所述第一導電類型半導體氧化物材料包括使用p型摻雜劑，且其中形成所述第二導電類型半導體氧化物材料包括使用n型摻雜劑。
以上概述了若干實施例的特徵，以使熟習此項技術者可更佳地理解本揭露的各個態樣。熟習此項技術者應瞭解，他們可容易地使用本揭露作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或達成與本文中所介紹的實施例相同的優點。熟習此項技術者亦應認識到，此種等效構造並不背離本揭露的精神及範圍，而且他們可在不背離本揭露的精神及範圍的條件下對本文作出各種改變、代替及變更。
50:基底 101:多層式堆疊 103:裝置結構 105:多層式系列 105a:第一系列 105b:第二系列 107:隔離層 109:通道層 111:金屬線層 113:介電記憶層 115:第一區 117:第二區 201:閘極溝渠 202:閘極介電層 203:字元線區 204:閘極電極 205:條帶 206:源極/汲極區 208、216:閘極間隔件 210:第一ILD層 212:第二ILD層 214:源極/汲極接觸件 220:內連線結構 222:導電特徵 224:堆疊介電層 301:奈米結構 303:源極/位元線區 401:閘極介電材料 501:包繞式字元線結構 600:記憶陣列 601:閘極隔離插塞 603:金屬源極/位元線 605:包繞式閘極 609:頂部電極 611:電阻記憶膜 613:記憶胞 800:階梯接觸結構 801:二極體 803:第一金屬間介電（IMD）層 805:導電接觸件 807:導電層間穿孔（TIV） 850:第二3D記憶體裝置 901:光阻 903a:第一階梯區 903b:第二階梯區 905a、905b、905c、905d、905e、905f、905g:階梯接觸區域 905h:階梯接觸區域 1001:第一導電類型氧化物半導體層 1003:第二導電類型氧化物半導體層 1005:第二IMD層 1007:位元線 1009:源極線 1101、WL:字元線 1180:導通孔 1201:電流 1203:漏電流 1300:內連線結構 1301:第一裝置區 1450:第三3D記憶體裝置 1601:介電填充材料 A-A:切割線 B-B:切割線 BL1:第一位元線 BL2:第二位元線 BL3:第三位元線 BL4:第四位元線 D1:第一二極體 D2:第二二極體 R1:第一電阻器 R2:第二電阻器 R3:第三電阻器 R4:第四電阻器 SL:源極線 SL1:第一源極線 SL2:第二源極線 SL3:第三源極線 SL4:第四源極線 T1:電晶體 T2:電晶體 VW :寫入電壓 VWL :字元線電壓
結合附圖閱讀以下詳細說明，會最佳地理解本揭露的各個態樣。應注意，根據本工業中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。 圖1示出根據一些實施例的可在基底之上形成的裝置結構的剖視圖。 圖2至圖7示出根據實施例的三維（3-dimensional，3D）可堆疊電阻隨機存取記憶體（resistive random access memory，RRAM）陣列的製造中的中間階段的立體圖、剖視圖及俯視圖。 圖8示出根據一些實施例的包括3D可堆疊RRAM陣列及第一階梯接觸結構的3D記憶體裝置的立體圖。 圖9、圖10A及圖10B示出根據一些實施例的形成第一階梯接觸結構的中間步驟的剖視圖。 圖11是表示根據一些實施例的3D記憶體裝置的堆疊記憶胞及第一階梯接觸結構的若干剖視圖的二維圖例。 圖12是根據一些實施例的堆疊記憶胞的等效電路的電路圖。 圖13示出根據一些實施例的內連線結構的剖視圖。 圖14A示出根據一些其他實施例的包括3D可堆疊RRAM陣列及第二階梯接觸結構的第二3D記憶體裝置的立體圖。 圖14B示出根據一些實施例的階梯接觸結構的剖視圖。 圖15是表示根據一些實施例的第二3D記憶體裝置的堆疊記憶胞及第二階梯接觸結構的若干剖視圖的二維圖例。 圖16示出根據一些其他實施例的階梯接觸結構的剖視圖。 圖17是表示根據一些其他實施例的第二3D記憶體裝置的堆疊記憶胞及階梯接觸結構的若干剖視圖的二維圖例。
101:多層式堆疊
103:裝置結構
105:多層式系列
105a:第一系列
105b:第二系列
115:第一區
117:第二區
203:字元線區
303:源極/位元線區
600:記憶陣列
601:閘極隔離插塞
605:包繞式閘極
800:階梯接觸結構
801:二極體
803:第一金屬間介電(IMD)層
805:導電接觸件
807:導電層間穿孔(TIV)
850:第二3D記憶體裝置
A-A:切割線
B-B:切割線

Claims (20)

  1. 一種記憶體裝置，包括： 電阻記憶陣列，包括第一電阻記憶胞； 階梯接觸結構，相鄰於所述電阻記憶陣列； 金屬間介電層，位於所述階梯接觸結構之上； 第一二極體及第二二極體，位於所述金屬間介電層之上； 第一導通孔，將所述第一二極體電性耦合至所述第一電阻記憶胞的第一電阻器；以及 第二導通孔，將所述第二二極體電性耦合至所述第一電阻記憶胞的第二電阻器。
  2. 如請求項1所述的記憶體裝置，其中所述第一導通孔連接至所述第一電阻器的第一頂部電極，且其中所述第二導通孔連接至所述第二電阻器的第二頂部電極。
  3. 如請求項2所述的記憶體裝置，更包括第一位元線與第二位元線，其中所述第一位元線電性耦合至所述第一電阻器，且所述第二位元線電性耦合至所述第二電阻器，其中所述第一位元線及所述第二位元線至少部分地設置於所述第一電阻記憶胞中。
  4. 如請求項3所述的記憶體裝置，其中所述第一位元線連接至所述第一電阻器的第一電阻記憶膜，且其中所述第二位元線連接至所述第二電阻器的第二電阻記憶膜。
  5. 如請求項4所述的記憶體裝置，其中所述第一電阻記憶胞包括第一電晶體，所述記憶體裝置更包括： 第三導通孔，連接至電性耦合至所述第一電晶體的第一源極線；以及 第四導通孔，連接至電性耦合至所述第一電晶體的第二源極線。
  6. 如請求項5所述的記憶體裝置，其中所述第一電晶體包括環繞所述第一電晶體的通道區的閘極介電質以及包繞式閘極，其中所述第一電晶體的所述通道區將所述第一源極線與所述第二源極線分隔開，且將所述第一位元線與所述第二位元線分隔開。
  7. 如請求項6所述的記憶體裝置，更包括： 第二電阻記憶胞，位於所述第一電阻記憶胞之上； 第三二極體及第四二極體，位於所述金屬間介電層之上； 第五導通孔，將所述第三二極體電性耦合至所述第二電阻記憶胞的第三電阻器；以及 第六導通孔，將所述第四二極體電性耦合至所述第二電阻記憶胞的第四電阻器。
  8. 一種記憶體裝置，包括： 第一記憶胞，包括第一電晶體、第一電阻器及第二電阻器，其中所述第一電阻器耦合至第一位元線，且所述第二電阻器耦合至第二位元線； 第一二極體，連接至所述第一電阻器的第一電極； 第二二極體，連接至所述第二電阻器的第二電極，所述第一電阻器的所述第一電極位於所述第二電阻器的所述第二電極之上； 第一導通孔，連接至所述第一二極體； 第二導通孔，連接至所述第二二極體；以及 金屬間介電層，其中所述第一二極體、所述第二二極體、所述第一導通孔及所述第二導通孔嵌置於所述金屬間介電層中。
  9. 如請求項8所述的記憶體裝置，其中所述第一二極體包括相鄰於所述第一電阻器的所述第一電極的第一導電類型半導體氧化物層。
  10. 如請求項9所述的記憶體裝置，其中所述第一二極體包括相鄰於所述第一導電類型半導體氧化物層的第二導電類型半導體氧化物層。
  11. 如請求項10所述的記憶體裝置，其中所述第一導電類型半導體氧化物層是p型，且所述第二導電類型半導體氧化物層是n型。
  12. 如請求項11所述的記憶體裝置，更包括： 第三導通孔，連接至第一源極線；以及 第四導通孔，連接至第二源極線，所述第三導通孔及所述第四導通孔嵌置於所述金屬間介電層中。
  13. 如請求項12所述的記憶體裝置，其中所述第一電晶體包括環繞所述第一電晶體的第一通道區的包繞式閘極。
  14. 如請求項13所述的記憶體裝置，更包括： 第二記憶胞，位於所述第一記憶胞之上，所述第二記憶胞包括第二電晶體、第三電阻器及第四電阻器，其中所述第三電阻器耦合至第三位元線，且所述第四電阻器耦合至第四位元線； 第三二極體，連接至所述第三電阻器的第三電極； 第四二極體，連接至所述第四電阻器的第四電極，所述第三電阻器的所述第三電極位於所述第四電阻器的所述第四電極之上； 第五導通孔，連接至所述第三二極體；以及 第六導通孔，連接至所述第四二極體，其中所述第三二極體、所述第四二極體、所述第五導通孔及所述第六導通孔嵌置於所述金屬間介電層中。
  15. 如請求項14所述的記憶體裝置，其中所述包繞式閘極環繞所述第二電晶體的第二通道區。
  16. 一種記憶體裝置的製造方法，包括： 在多層式材料堆疊的第一區中形成電阻記憶陣列，所述電阻記憶陣列包括第一記憶胞； 藉由相鄰於所述電阻記憶陣列形成階梯接觸結構來暴露出所述第一記憶胞的第一電阻器及第二電阻器； 在所述階梯接觸結構之上形成第一二極體，所述第一二極體電性耦合至所述第一電阻器；以及 在所述階梯接觸結構之上形成第二二極體，所述第二二極體電性耦合至所述第二電阻器。
  17. 如請求項16所述的方法，更包括： 在所述階梯接觸結構之上形成金屬間介電層； 穿過所述金屬間介電層將第一接觸通孔形成於所述第一電阻器之上；以及 穿過所述金屬間介電層將第二接觸通孔形成於所述第二電阻器之上，其中形成所述第一二極體及所述第二二極體包括： 在所述金屬間介電層之上沉積第一導電類型半導體氧化物層； 在所述第一導電類型半導體氧化物層之上沉積第二導電類型半導體氧化物層；以及 藉由對所述第一導電類型半導體氧化物層及所述第二導電類型半導體氧化物層進行圖案化來形成連接至所述第一接觸通孔的所述第一二極體及形成連接至所述第二接觸通孔的所述第二二極體。
  18. 如請求項16所述的方法，其中形成所述第一二極體包括形成與所述第一電阻器直接接觸的所述第一二極體，其中形成所述第二二極體包括形成與所述第二電阻器直接接觸的所述第二二極體，且其中所述方法更包括： 在所述第一二極體、所述第二二極體及所述階梯接觸結構之上形成金屬間介電層； 穿過所述金屬間介電層將第一接觸通孔形成於所述第一二極體之上；以及 穿過所述金屬間介電層將第二接觸通孔形成於所述第二二極體之上。
  19. 如請求項16所述的方法，更包括： 在所述階梯接觸結構之上形成金屬間介電層； 藉由在所述金屬間介電層中形成開口來暴露出所述第一電阻器及所述第二電阻器； 藉由在所述開口的底部處在所述第一電阻器及所述第二電阻器之上沉積第一導電類型半導體氧化物材料且在所述開口的所述底部處在所述第一導電類型半導體氧化物材料之上沉積第二導電類型半導體氧化物材料來形成所述第一二極體與所述第二二極體； 利用介電材料填充所述開口；以及 穿過所述介電材料將導通孔形成於所述第一二極體與所述第二二極體中的每一者之上。
  20. 如請求項19所述的方法，其中形成所述第一導電類型半導體氧化物材料包括使用p型摻雜劑，且其中形成所述第二導電類型半導體氧化物材料包括使用n型摻雜劑。
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