CN113299760A - 晶体管 - Google Patents

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CN113299760A
CN113299760A CN202110571808.5A CN202110571808A CN113299760A CN 113299760 A CN113299760 A CN 113299760A CN 202110571808 A CN202110571808 A CN 202110571808A CN 113299760 A CN113299760 A CN 113299760A
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transistor
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gate
channel
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马可范达尔
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

一种晶体管包括第一栅极结构、沟道层以及源极/漏极接触件。第一栅极结构包括纳米片材。沟道层位于第一栅极结构上。沟道层的一部分包绕第一栅极结构的纳米片材。源极/漏极接触件位于纳米片材旁。源极/漏极接触件与沟道层电连接。

Description

晶体管
技术领域
本发明实施例涉及一种晶体管。更具体来说，本发明实施例涉及一种具有纳米片材的晶体管。
背景技术
半导体集成电路(integrated circuit，IC)产业已经历快速增长。IC材料及设计的技术进展已产生几代IC，其中每一代具有与前一代相比更小且更复杂的电路。在IC演进的过程中，功能密度(即每芯片区域中的内连装置的数目)通常已增加，同时几何大小(即可使用制作工艺形成的最小组件或迹线)已减小。此种按比例缩小工艺通常通过提高生产效率及降低相关联成本来提供益处。
发明内容
一种晶体管包括第一栅极结构、沟道层、以及源极/漏极接触件。所述第一栅极结构包括在垂直方向上隔开地进行堆叠的纳米片材。所述沟道层位于所述第一栅极结构上。所述沟道层的一部分包绕所述第一栅极结构的所述纳米片材。所述源极/漏极接触件位于所述纳米片材旁。所述源极/漏极接触件与所述沟道层电连接。
附图说明
结合附图阅读以下详细说明会最好地理解本公开的各个方面。应注意的是，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为论述清晰起见，可任意增大或减小各种特征的尺寸。
图1是根据本公开一些实施例的集成电路的示意性剖视图。
图2A到图2J是图1中的第二晶体管的制造方法的各个阶段的俯视图。
图3A到图3J及图4A到图4J是图2A到图2J中的第二晶体管的制造方法的各个阶段的剖视图。
图5A是根据本公开一些替代性实施例的第二晶体管的俯视图。
图5B及图5C是图5A中的第二晶体管的剖视图。
图6A是根据本公开一些替代性实施例的第二晶体管的俯视图。
图6B及图6C是图6A中的第二晶体管的剖视图。
图7A到图7D是根据本公开一些替代性实施例的第二晶体管的制造方法的各个阶段的俯视图。
图8A到图8D及图9A到图9D是图7A到图7D中的第二晶体管的制造方法的各个阶段的剖视图。
图10A是根据本公开一些替代性实施例的第二晶体管的俯视图。
图10B及图10C是图10A中的第二晶体管的剖视图。
图11A是根据本公开一些替代性实施例的第二晶体管的俯视图。
图11B及图11C是图11A中的第二晶体管的剖视图。
附图标号说明
20：衬底
30：内连结构
32：导通孔
32A：导通孔
34：导电图案
36：介电层
40：存储单元
42：顶部电极
44：储存层
46：底部电极
50：钝化层
60：后钝化层
70：导电垫
80：导电端子
100：第一介电层
200、200’、700：栅极结构
210、210a：第一材料层
210b：纳米片材
220、220a：第二材料层
230、720：栅极介电层
300：图案化掩模层
400：沟道层
400a：沟道材料层
500：第二介电层
600：源极/漏极接触件
710：栅极电极
800：顶盖层
AP：开孔
GS：堆叠结构
H：高度
HP：中空部分
IC：集成电路
LS：堆叠
OP：接触件开口
S：间距
SW：侧壁
SW1：第一侧壁
SW2：第二侧壁
T：顶表面
T1：第一晶体管
T2、T2A、T2B、T2C、T2D、T2E：第二晶体管
W：宽度
具体实施方式
以下公开内容提供用于实施所提供主题的不同特征的许多不同的实施例或实例。为简化本公开，以下阐述组件及排列的具体实例。当然，这些仅为实例而非旨在进行限制。举例来说，以下说明中将第一特征形成在第二特征之上或第二特征上可包括其中第一特征与第二特征被形成为直接接触的实施例，且也可包括其中第一特征与第二特征之间可形成有附加特征从而使得所述第一特征与所述第二特征可不直接接触的实施例。另外，本公开可能在各种实例中重复使用附图标号和/或字母。此种重复使用是为了简明及清晰起见，而不是自身指示所论述的各种实施例和/或配置之间的关系。
此外，为易于说明，本文中可能使用例如“在…之下(beneath)”、“在…下方(below)”、“下部的(lower)”、“在…上方(above)”、“上部的(upper)”等空间相对性用语来阐述图中所示的一个元件或特征与另一(其他)元件或特征的关系。所述空间相对性用语旨在除图中所绘示的取向以外还囊括器件在使用或操作中的不同取向。装置可具有其他取向(旋转90度或处于其他取向)，且本文所使用的空间相对性描述语可同样相应地作出解释。
图1是根据本公开一些实施例的集成电路IC的示意性剖视图。在一些实施例中，集成电路IC包括衬底20、内连结构30、钝化层50、后钝化层60、多个导电垫70及多个导电端子80。在一些实施例中，衬底20由以下材料制成：元素半导体材料，例如晶体硅、金刚石或锗；化合物半导体材料，例如碳化硅、砷化镓、砷化铟或磷化铟；或者合金半导体材料，例如硅锗、碳化硅锗、磷化镓砷或磷化镓铟。衬底20可为块状硅(bulk silicon)衬底、绝缘体上硅(silicon-on-insulator，SOI)衬底或绝缘体上锗(germanium-on-insulator，GOI)衬底。
在一些实施例中，依据电路要求(例如，p型半导体衬底或n型半导体衬底)而定，衬底20包括各种掺杂区。在一些实施例中，掺杂区掺杂有p型掺杂剂或n型掺杂剂。举例来说，掺杂区可掺杂有p型掺杂剂，例如硼或BF2；n型掺杂剂，例如磷或砷；及/或其组合。在一些实施例中，这些掺杂区用作嵌置在衬底20中的第一晶体管T1的源极/漏极区。依据掺杂区中的掺杂剂的类型而定，第一晶体管T1可被称为n型晶体管或p型晶体管。在一些实施例中，第一晶体管T1还包括金属栅极及位于金属栅极下的沟道。沟道位于源极区与漏极区之间，以在第一晶体管T1接通时用作电子所行进的路径。在一些实施例中，第一晶体管T1使用合适的前段(Front-end-of-line，FEOL)工艺形成。依据电路要求而定，第一晶体管T1可完全嵌置在衬底20中或者局部地嵌置在衬底20中。为简单起见，图1中示出了一个第一晶体管T1。然而，应理解的是，依据集成电路IC的应用而定，可在衬底20中嵌置多于一个的第一晶体管T1。当存在多个第一晶体管T1时，这些第一晶体管T1可由位于两个相邻的第一晶体管T1之间的浅沟槽隔离(shallow trench isolation，STI；未示出)分隔开。也就是说，在一些实施例中，STI也嵌置在衬底20中。
如图1中所示，内连结构30设置在衬底20上。在一些实施例中，内连结构30包括多个导通孔32、多个导电图案34、多个介电层36、存储单元40及多个第二晶体管T2。如图1中所示，导电图案34嵌置在介电层36中。另一方面，导通孔32穿透过介电层36。在一些实施例中，位于不同水平高度处的导电图案34通过导通孔32彼此连接。换句话说，导电图案34通过导通孔32彼此电连接。在一些实施例中，最底部的导通孔32连接到嵌置在衬底20中的第一晶体管T1。换句话说，最底部的导通孔32建立第一晶体管T1与内连结构30的导电图案34之间的电连接。如图1中所示，最底部的导通孔32与第一晶体管T1的金属栅极连接。应注意的是，在一些替代剖视图中，最底部的导通孔32也与第一晶体管T1的源极/漏极区连接。也就是说，在一些实施例中，最底部的导通孔32可被称为第一晶体管T1的“接触件结构(contactstructure)”。
在一些实施例中，介电层36的材料包括聚酰亚胺、环氧树脂、丙烯酸树脂、酚醛树脂、苯并环丁烯(benzocyclobutene，BCB)、聚苯并恶唑(polybenzoxazole，PBO)或任何其他合适的聚合物系介电材料。作为另外一种选择，介电层36可由氧化物或氮化物(例如氧化硅、氮化硅、或类似材料)形成。介电层36可通过合适的制作技术(例如旋涂、化学气相沉积(chemical vapor deposition，CVD)、等离子体增强型化学气相沉积(plasma-enhancedchemical vapor deposition，PECVD)、或类似技术)形成。
在一些实施例中，导电图案34及导通孔32的材料包括铝、钛、铜、镍、钨或其合金。导电图案34及导通孔32可通过电镀、沉积和/或光刻及刻蚀来形成。在一些实施例中，导电图案34与下伏的导通孔32同时形成。应注意的是，图1中示出的介电层36的数目、导电图案34的数目及导通孔32的数目仅仅是为了例示的目的，且本公开不限于此。在一些替代性实施例中，依据电路设计而定，可形成更少层的或更多层的介电层36、导电图案34及/或导通孔32。
如图1中所示，存储单元40也嵌置在内连结构30中。举例来说，存储单元40嵌置在介电层36中。在一些实施例中，存储单元40包括顶部电极42、储存层44及底部电极46。储存层44夹置在顶部电极42与底部电极46之间。在一些实施例中，存储单元40通过位于存储单元40与下伏的导电图案34之间的导通孔32A与下伏的导电图案34电连接。在一些实施例中，导通孔32A类似于导通孔32，因此在本文中省略其详细说明。
在一些实施例中，顶部电极42的材料与底部电极46的材料相同。然而，本公开不限于此。在一些替代性实施例中，顶部电极42的材料可不同于底部电极46的材料。顶部电极42及底部电极46的材料包括例如金、铂、钌、铱、钛、铝、铜、钽、钨、其合金、其氧化物、其氮化物、其氟化物、其碳化物、其硼化物、其硅化物、或类似物。
在一些实施例中，储存层44包括由HfO2、Hr1-xZrxO2、ZrO2、TiO2、NiO、TaOx、Cu2O、Nb2O5、Al2O3、MoOx、CoO、ZnO、WO3、V2O5、Fe3O4、SrZrO3、SrTiO3、Pr1-xCaxMnO3、La1-xCaxMnO、或类似物形成的单层膜或复合膜。储存层44可通过CVD、PECVD、可流动化学气相沉积(flowablechemical vapor deposition，FCVD)、高密度等离子体化学气相沉积(high-density-plasma chemical vapor deposition，HDP-CVD)、次大气压化学气相沉积(sub-atmospheric chemical vapor deposition，SACVD)、物理气相沉积(physical vapordeposition，PVD)或原子层沉积(atomic layer deposition，ALD)形成。由于储存层44具有可变电阻，因此储存层44可用于储存数据。
在一些实施例中，第二晶体管T2也嵌置在内连结构30中。举例来说，第二晶体管T2嵌置在介电层36中。如图1中所示，直接接触存储单元40的导通孔32A与第二晶体管T2中的一者连接。换句话说，存储单元40与第二晶体管T2中的至少一者电连接。稍后将详细阐述第二晶体管T2的形成方法及结构。在一些实施例中，第二晶体管T2与存储单元40被统称为存储器装置。举例来说，第二晶体管T2可用作存储器装置的选择器(selector)。应注意的是，图1中所示的存储器装置可被称为电阻式随机存取存储器(Resistive Random AccessMemory，RRAM)装置。然而，本公开不限于此。在一些替代性实施例中，可使用其他类型的存储单元代替存储单元40，以得到动态随机存取存储器(Dynamic Random Access Memory，DRAM)装置、静态随机存取存储器(Static Random Access Memory，SRAM)装置、磁阻式随机存取存储器(Magnetoresistive Random Access Memory，MRAM)装置、或类似物。
如图1中所示，钝化层50、导电垫70、后钝化层60及导电端子80依序形成在内连结构30上。在一些实施例中，钝化层50设置在最顶部的介电层36及最顶部的导电图案34上。在一些实施例中，钝化层50具有局部地暴露出每一最顶部的导电图案34的多个开口。在一些实施例中，钝化层50是氧化硅层、氮化硅层、氮氧化硅层或由其他合适的介电材料形成的介电层。钝化层50可通过合适的制作技术(例如HDP-CVD、PECVD、或类似技术)形成。
在一些实施例中，导电垫70形成在钝化层50上。在一些实施例中，导电垫70延伸到钝化层50的开口中，以与最顶部的导电图案34直接接触。也就是说，导电垫70与内连结构30电连接。在一些实施例中，导电垫70包括铝垫、铜垫、钛垫、镍垫、钨垫或其他合适的金属垫。导电垫70可通过例如电镀、沉积和/或光刻及刻蚀来形成。应注意的是，图1中所示的导电垫70的数目及形状仅仅是为了例示的目的，且本公开不限于此。在一些替代性实施例中，导电垫70的数目及形状可基于需求进行调整。
在一些实施例中，后钝化层60形成在钝化层50及导电垫70上。在一些实施例中，后钝化层60形成在导电垫70上以保护导电垫70。在一些实施例中，后钝化层60具有局部地暴露出每一导电垫70的多个接触件开口。后钝化层60可为聚酰亚胺层、PBO层或由其他合适的聚合物形成的介电层。在一些实施例中，后钝化层60通过合适的制作技术(例如HDP-CVD、PECVD、或类似技术)形成。
如图1中所示，导电端子80形成在后钝化层60及导电垫70上。在一些实施例中，导电端子80延伸到后钝化层60的接触件开口中，以与对应的导电垫70直接接触。也就是说，导电端子80通过导电垫70与内连结构30电连接。在一些实施例中，导电端子80是导电支柱(conductive pillar)、导电柱(conductive post)、导电球、导电凸块、或类似物。在一些实施例中，导电端子80的材料包括多种金属、金属合金、或金属及其他材料的混合物。举例来说，导电端子80可由铝、钛、铜、镍、钨、锡及/或其合金制成。导电端子80通过例如沉积、电镀、丝网印刷或其他合适的方法形成。在一些实施例中，导电端子80用于与随后形成或提供的其他组件(未示出)建立电连接。
如上所述，第二晶体管T2嵌置在内连结构30中，且第二晶体管T2中的至少一者与存储单元40电连接。在一些实施例中，第二晶体管T2是薄膜晶体管(thin filmtransistor，TFT)。以位于存储单元40正下方的第二晶体管T2为例，以下将结合图2A到图2J、图3A到图3J、及图4A到图4J阐述此第二晶体管T2的形成方法及结构。
图2A到图2J是图1中的第二晶体管T2的制造方法的各个阶段的俯视图。图3A到图3J及图4A到图4J是图2A到图2J中的第二晶体管T2的制造方法的各个阶段的剖视图。应注意的是，图3A到图3J的剖视图是沿图2A到图2J中的剖线A-A’截取的且图4A到图4J的剖视图是沿图2A到图2J中的剖线B-B’截取的。
参照图2A、图3A及图4A，提供第一介电层100。在一些实施例中，第一介电层100是图1的内连结构30的介电层36中的一者，因此本文中省略其详细说明。如图3A及图4A中所示，在第一介电层100上形成堆叠LS。在一些实施例中，堆叠LS包括交替地堆叠在彼此上的多个第一材料层210与多个第二材料层220。举例来说，第一材料层210夹置在两个相邻的第二材料层220之间。
在一些实施例中，第一材料层210由导电材料制成。举例来说，第一材料层210可由铜、钛、钽、钨、铝、锆、铪、钴、钛铝、钽铝、钨铝、锆铝、铪铝、任何其他合适的含金属材料、或其组合制成。在一些实施例中，第一材料层210还包括用于微调(fine-tune)对应功函数的材料。举例来说，第一材料层210可包括p型功函数材料，例如Ru、Mo、WN、ZrSi2、MoSi2、TaSi2、NiSi2、或其组合；或者n型功函数材料，例如Ag、TaCN、Mn、或其组合。
在一些实施例中，第二材料层220的材料不受特别限制，只要所述材料在第一材料层210与第二材料层220之间提供良好的刻蚀选择性(etching selectivity)即可。举例来说，第二材料层220可由导电材料、半导体材料或介电材料制成。导电材料的实例包括铜、钛、钽、钨、铝、锆、铪、钴、钛铝、钽铝、钨铝、锆铝、铪铝、任何其他合适的含金属材料、或其组合。半导体材料的实例包括：元素半导体材料，例如晶体硅、金刚石或锗；化合物半导体材料，例如碳化硅、砷化镓、砷化铟或磷化铟；或者合金半导体材料，例如硅锗、碳化硅锗、磷化镓砷或磷化镓铟。介电材料的实例包括聚酰亚胺、环氧树脂、丙烯酸树脂、酚醛树脂、BCB、PBO、氧化硅、氮化硅、或任何其他合适的聚合物系介电材料。
在一些实施例中，第一材料层210与第二材料层220之间的刻蚀选择性高。举例来说，第一材料层210与第二材料层220之间的刻蚀选择性介于1:10与1:10000之间的范围内。本文中，刻蚀选择性表示第一材料层210的刻蚀速率与第二材料层220的刻蚀速率之间的比率。
在一些实施例中，在第一材料层210与第二材料层220之间可选地形成阻挡层(未示出)，以避免元件之间的原子扩散。在一些实施例中，阻挡层的材料包括氮化钛(TiN)、氮化钽(TaN)、氮化钛硅(TiSiN)、氮化钽硅(TaSiN)、氮化钨硅(WSiN)、碳化钛(TiC)、碳化钽(TaC)、碳化钛铝(TiAlC)、碳化钽铝(TaAlC)、氮化钛铝(TiAlN)、氮化钽铝(TaAlN)、或其组合。
在一些实施例中，第一材料层210及第二材料层220是通过ALD、CVD、PVD、或类似技术沉积在第一介电层100上。如图3A及图4A中所示，第二材料层220与第一材料层210交替地沉积在第一介电层100上以形成堆叠LS。
参照图2B、图3B及图4B，将堆叠LS图案化。举例来说，移除堆叠LS的一部分以暴露出下伏的第一介电层100。在一些实施例中，通过光刻工艺及刻蚀工艺将堆叠LS图案化。光刻工艺包括例如光刻胶涂覆、软烘烤、曝光、曝光后烘烤(post-exposure baking，PEB)、显影、及硬烘烤。刻蚀工艺包括例如各向异性刻蚀工艺(例如干式刻蚀)或各向同性刻蚀工艺(例如湿式刻蚀)。
参照图2C、图3C及图4C，在第一介电层100及堆叠LS上形成图案化掩模层300。在一些实施例中，图案化掩模层300具有暴露出堆叠LS的至少一部分的开孔AP，以界定随后形成的装置的有源区域。举例来说，图案化掩模层300的开孔AP局部地暴露出最顶部的第二材料层220的顶表面。同时，图案化掩模层300的开孔AP还局部地暴露出堆叠LS的第一侧壁SW1及第二侧壁SW2。也就是说，图案化掩模层300的开孔AP局部地暴露出第一材料层210及第二材料层220。在一些实施例中，图案化掩模层300是氧化硅层。然而，本公开不限于此。在一些替代性实施例中，图案化掩模层300可为氮化硅层。在一些实施例中，通过低压化学气相沉积(low-pressure chemical vapor deposition，LPCVD)或PECVD来形成图案化掩模层300。在一些替代性实施例中，可通过硅的热氧化或氮化来形成图案化掩模层300。在一些实施例中，图案化掩模层300被形成为具有介于约5nm到约50nm的范围内的厚度。在一些实施例中，图案化掩模层300在随后的光刻及刻蚀工艺期间用作硬掩模(hard mask)。
参照图2C到图2D、图3C到图3D、及图4C到图4D，将堆叠LS进一步图案化，以形成多个堆叠结构GS及连接堆叠结构GS的多个纳米片材(nanosheet)210b。举例来说，移除被图案化掩模层300的开孔AP暴露出的第二材料层220，以获得堆叠结构GS及纳米片材210b。在一些实施例中，通过刻蚀工艺移除第二材料层220。刻蚀工艺包括例如各向异性刻蚀工艺(例如干式刻蚀)或各向同性刻蚀工艺(例如湿式刻蚀)。在一些实施例中，用于湿式刻蚀的刻蚀剂包括氟化氢(HF)与氨(NH3)的组合、HF与四甲基氢氧化铵(tetramethylammoniumhydroxide，TMAH)的组合、或类似组合。另一方面，干式刻蚀工艺包括例如反应性离子刻蚀(reactive ion etch，RIE)、电感耦合等离子体(inductively coupled plasma，ICP)刻蚀、电子回旋共振(electron cyclotron resonance，ECR)刻蚀、中性束刻蚀(neutral beametch，NBE)、及/或类似工艺。如上所述，图案化掩模层300的开孔AP局部地暴露出最顶部的第二材料层220的顶表面、堆叠LS的第一侧壁SW1、及堆叠LS的第二侧壁SW2。如此一来，在刻蚀工艺期间，刻蚀剂可从堆叠LS的暴露部分的顶部及侧面移除第二材料层220。如上所述，第一材料层210与第二材料层220之间的刻蚀选择性高。因此，在刻蚀工艺期间，刻蚀剂可选择性地移除被暴露出的第二材料层220，而不损坏被暴露出的第一材料层210。
在堆叠LS的图案化工艺之后，每一第一材料层210被分成多个第一材料层210a及连接第一材料层210a的纳米片材210b。在一些实施例中，纳米片材210b被暴露出且第一材料层210a夹置在剩余的第二材料层220a之间。在一些实施例中，剩余的第二材料层220a与夹置在剩余的第二材料层220a之间的第一材料层210a被统称为堆叠结构GS。也就是说，每一堆叠结构GS包括由交替地堆叠在彼此上的第一材料层210a与第二材料层220a形成的层叠结构。在一些实施例中，堆叠结构GS在空间上彼此分隔开，且由位于堆叠结构GS之间的纳米片材210b连接。在一些实施例中，由于堆叠结构GS的第一材料层210a与对应的纳米片材210b由同一层(即，第一材料层210)形成，因此第一材料层210a的材料与纳米片材210b的材料相同。
在一些实施例中，纳米片材210b在垂直方向上隔开地进行堆叠。在一些实施例中，每一纳米片材210b具有约10nm到约100nm的宽度W。另一方面，每一纳米片材210b具有约3nm到约20nm的高度H。此外，两个相邻的纳米片材210b之间的间距S介于约10nm到约30nm的范围内。在一些实施例中，每一纳米片材210b的剖视图是具有直边及尖的隅角的矩形，如图4D中所示。然而，本公开不限于此。纳米片材210b的剖视图可呈现其他形状，且其配置将稍后进行论述。
参照图2E、图3E及图4E，在第一介电层100、图案化掩模层300、堆叠结构GS及纳米片材210b上形成栅极介电层230。在一些实施例中，栅极介电层230被形成为共形地覆盖第一介电层100的表面、图案化掩模层300的表面、堆叠结构GS被暴露的部分的表面、以及纳米片材210b的表面。举例来说，如图3E中所示，栅极介电层230覆盖第一介电层100的表面、图案化掩模层300的表面、堆叠结构GS中的第二材料层220a的表面的一部分、以及纳米片材210b的表面。在一些实施例中，栅极介电层230包绕纳米片材210b，如图4E中所示。
在一些实施例中，栅极介电层230包括氧化硅、氮化硅、氮氧化硅、高介电常数电介质、或其组合。应注意的是，高介电常数介电材料通常是介电常数高于4、大于约12、大于约16、或甚至大于约20的介电材料。在一些实施例中，栅极介电层230包括金属氧化物、金属氮化物、金属硅酸盐、过渡金属氧化物、过渡金属氮化物、过渡金属硅酸盐、金属氮氧化物、金属铝酸盐、或其组合。举例来说，栅极介电层230包括氧化铪(HfO2)、氧化铪硅(HfSiO)、氮氧化铪硅(HfSiON)、氧化铪钽(HfTaO)、氧化铪钛(HfTiO)、氧化铪锆(HfZrO)、硅酸锆、铝酸锆、氮化硅、氮氧化硅、氧化锆、氧化钛、氧化铝(Al2O3)、二氧化铪-氧化铝(HfO2-Al2O3)合金、及/或其组合。在一些实施例中，栅极介电层230包括形成在纳米片材210b与介电材料之间的界面层(interfacial layer，未示出)。可通过例如以下合适的制作技术形成栅极介电层230：ALD、CVD、金属有机CVD(metalorganic CVD，MOCVD)、PVD、热氧化、紫外-臭氧氧化(UV-ozoneoxidation)、远程等离子体原子层沉积(remote plasma atomic layer deposition，RPALD)、等离子体增强型原子层沉积(plasma-enhanced atomic layer deposition，PEALD)、分子束沉积(molecular beam deposition，MBD)、或其组合。在一些实施例中，栅极介电层230的厚度介于约0.5nm到约10nm的范围内。
参照图2F、图3F及图4F，在栅极介电层230上共形地形成沟道材料层400a。举例来说，沟道材料层400a形成在栅极介电层230及纳米片材210b上，以包绕纳米片材210b及设置在纳米片材210b上的栅极介电层230。在一些实施例中，沟道材料层400a由各种半导体材料制成。沟道材料层400a的材料包括例如IGZO、铟、镓、锌、InWO、InZo、InSnO、GaO、InO、或其组合。在一些实施例中，沟道材料层400a由具有前述材料中的一种的单层制成。然而，本公开不限于此。在一些替代性实施例中，沟道材料层400a可由前述材料中的至少两种形成的层叠结构制成。在一些实施例中，沟道材料层400a掺杂有掺杂剂以实现额外的稳定性。举例来说，沟道材料层400a可掺杂有硅掺杂剂或类似物。在一些实施例中，通过合适的技术(例如CVD、ALD、PVD、PECVD、外延生长、或类似技术)来沉积沟道材料层400a。举例来说，可通过ALD在栅极介电层230上共形地沉积沟道材料层400a。
参照图2F到图2G、图3F到图3G、及图4F到图4G，移除沟道材料层400a的一部分、栅极介电层230的一部分、及图案化掩模层300以形成栅极结构200及沟道层400。在一些实施例中，通过刻蚀工艺移除沟道材料层400a的所述一部分、栅极介电层230的所述一部分、及图案化掩模层300。刻蚀工艺包括例如各向异性刻蚀工艺(例如干式刻蚀)或各向同性刻蚀工艺(例如湿式刻蚀)。然而，本公开不限于此。在一些替代性实施例中，通过平坦化工艺移除沟道材料层400a的所述一部分、栅极介电层230的所述一部分、及图案化掩模层300。平坦化工艺包括例如机械研磨工艺、化学机械抛光(chemical mechanical polishing，CMP)工艺、或类似工艺。在一些实施例中，移除沟道材料层400a的所述一部分、栅极介电层230的所述一部分、及图案化掩模层300直到暴露出堆叠结构GS及第一介电层100。举例来说，在移除工艺之后，堆叠结构GS的第二材料层220a被暴露出。在一些实施例中，沟道层400被形成为具有约1nm到约20nm的厚度。在一些实施例中，移除图案化掩模层300是可选的。换句话说，图案化掩模层300可保留在堆叠结构GS上，以保护堆叠结构GS。
如图3G及图4G中所示，栅极结构200包括堆叠结构GS、纳米片材210b及栅极介电层230。在一些实施例中，堆叠结构GS与纳米片材210b被统称为栅极结构200的栅极电极。在一些实施例中，沟道层400设置在栅极结构200上。在一些实施例中，沟道层400位于堆叠结构GS之间。也就是说，堆叠结构GS设置在沟道层400的相对的两侧上。同时，堆叠结构GS由位于堆叠结构GS之间的纳米片材210b连接。如此一来，纳米片材210b穿透过沟道层400以连接堆叠结构GS。举例来说，沟道层400的至少一部分设置在纳米片材210b上，以包绕纳米片材210b及设置在纳米片材210b上的栅极介电层230。在一些实施例中，栅极介电层230的第一部分夹置在纳米片材210b与沟道层400之间。同时，栅极介电层230的第二部分夹置在堆叠结构GS与沟道层400之间。举例来说，栅极介电层230的第二部分夹置在堆叠结构GS的第二材料层220a与沟道层400之间。此外，栅极介电层230的第三部分夹置在第一介电层100与沟道层400之间。
在一些实施例中，沟道层400的顶表面、栅极介电层230的顶表面、及堆叠结构GS的顶表面(即，最顶部的第二材料层220a的顶表面)不位于相同的水平高度处。举例来说，如图3G中所示，沟道层400的顶表面、栅极介电层230的顶表面、及堆叠结构GS的顶表面从剖视图看呈现阶梯形状。换句话说，栅极介电层230的一部分从堆叠结构GS的顶表面突出，且沟道层400的一部分从栅极介电层230的顶表面突出。然而，本公开不限于此。在一些替代性实施例中，沟道层400的顶表面、栅极介电层230的顶表面、及堆叠结构GS的顶表面可实质上彼此共面(如图8A中所示)。
如上所述，由于沟道层400包绕栅极结构200的纳米片材210b，因此随后形成的晶体管可被称为“全包围沟道(channel-all-around)”晶体管。在一些实施例中，通过允许栅极结构200包括纳米片材210b，可充分增大沟道层400与栅极结构200(即，纳米片材210b)之间的接触面积。换句话说，可有效地增大随后形成的晶体管的有效宽度(沿图2G中的剖线A-A’的延伸方向)，以提供改善的电性能。
参照图2H、图3H及图4H，在第一介电层100、堆叠结构GS、栅极介电层230及沟道层400上形成第二介电层500。在一些实施例中，第二介电层500覆盖栅极结构200及沟道层400。换句话说，栅极结构200及沟道层400被很好地保护且并未被第二介电层500暴露出。如上所述，第一介电层100是图1的内连结构30的介电层36中的一者。类似地，第二介电层500是图1的内连结构30的介电层36中的另一者，因此在本文中省略其详细说明。在一些实施例中，第一介电层100的材料与第二介电层500的材料相同。然而，本公开不限于此。在一些替代性实施例中，第一介电层100的材料可不同于第二介电层500的材料。在一些实施例中，第二介电层500被称为层间介电层。
参照图2I、图3I及图4I，在第二介电层500中形成多个接触件开口OP。举例来说，在沟道层400的两端附近穿过第二介电层500形成接触件开口OP。在一些实施例中，接触件开口OP从第二介电层500的顶表面延伸到沟道层400的顶表面。也就是说，接触件开口OP穿透过第二介电层500以局部地暴露出沟道层400。在一些实施例中，通过对第二介电层500执行刻蚀工艺来形成接触件开口OP。刻蚀工艺包括例如各向异性刻蚀工艺(例如干式刻蚀)或各向同性刻蚀工艺(例如湿式刻蚀)。如图4I中所示，在纳米片材210b旁形成接触件开口OP。
参照图2I到图2J、图3I到图3J、及图4I到图4J，在形成接触件开口OP之后，在接触件开口OP中填充导电材料(未示出)且在第二介电层500上形成导电材料(未示出)。此后，局部地移除导电材料直到暴露出第二介电层500，以在纳米片材210b旁形成源极/漏极接触件600。在一些实施例中，通过机械研磨工艺、CMP工艺、或类似工艺局部地移除导电材料。在一些实施例中，源极/漏极接触件600的导电材料包括钴、钨、铜、钛、钽、铝、锆、铪、其组合、或其他合适的导电材料。在一些实施例中，通过CVD、ALD、镀覆、或其他合适的沉积技术来形成源极/漏极接触件600的导电材料。在一些实施例中，在源极/漏极接触件600与第二介电层500之间可选地形成阻挡层(未示出)，以避免元件之间的原子扩散。阻挡层包括例如TiN、TaN、TiSiN、TaSiN、WSiN、TiC、TaC、TiAlC、TaAlC、TiAlN、TaAlN、或其组合。在一些实施例中，源极/漏极接触件600穿透过第二介电层500，以与沟道层400的两端直接接触。也就是说，源极/漏极接触件600与沟道层400电连接。在形成源极/漏极接触件600之后，第二晶体管T2的形成实质上完成。
在一些实施例中，源极/漏极接触件600用作第二晶体管T2的源极及漏极。然而，本公开不限于此。在一些替代性实施例中，在沟道层400与源极/漏极接触件600之间可形成有源极/漏极图案(未示出)。在这种情况下，源极/漏极图案用作第二晶体管T2的源极及漏极，且源极/漏极接触件600用作用于在源极/漏极图案与其他组件之间传输信号的接触插塞(contact plug)。
如上所述，第二晶体管T2可为存储器装置的选择器。然而，本公开不限于此。在一些替代性实施例中，第二晶体管T2可为用于关闭处于待机状态的逻辑块(logic block)或充当计算元件(例如CPU)与外部组件(例如硬盘驱动器(hard drive))之间的接口(interface)的输入/输出(input/output,I/O)装置的电源栅极(power gate)。
参照图1及图4J，源极/漏极接触件600从沟道层400延伸到内连结构30的导电图案34。换句话说，第二晶体管T2通过内连结构30的导通孔32及导电图案34与第一晶体管T1及导电端子80电连接。在一些实施例中，第二晶体管T2嵌置在内连结构30中，且内连结构30被认为是在后段(back-end-of-line，BEOL)工艺期间形成的。也就是说，第二晶体管T2可在低温下制造，这与后段工艺的热预算(thermal budget)(即，工艺温度窗口(processtemperature window))相容。如此一来，第二晶体管T2不消耗宝贵的前段芯片面积(front-end chip area)而可进一步减小装置大小。
图5A是根据本公开一些替代性实施例的第二晶体管T2A的俯视图。图5B及图5C是图5A中的第二晶体管T2A的剖视图。应注意的是，图5B的剖视图是沿图5A中的剖线A-A’截取的且图5C的剖视图是沿图5A中的剖线B-B’截取的。
参照图5A、图5B及图5C，图5A、图5B及图5C中的第二晶体管T2A类似于图2J、图3J及图4J中的第二晶体管T2，因此类似的元件由相同的附图标号表示且在本文中省略其详细说明。图5A、图5B及图5C的第二晶体管T2A与图2J、图3J及图4J的第二晶体管T2之间的区别在于：图5A、图5B及图5C的第二晶体管T2A中的纳米片材210b在剖视图中是椭圆形的。举例来说，当第一材料层210相对于第二材料层220(如图3C到图3D及图4C到图4D中所示)的刻蚀选择性不够高时，在移除第二材料层220期间可能会稍微移除第一材料层210，从而使得纳米片材210b具有圆的隅角。在一些实施例中，图5A、图5B及图5C中的第二晶体管T2A可用作图1中的第二晶体管T2。
在一些实施例中，通过允许栅极结构200包括椭圆形的纳米片材210b，可充分增大沟道层400与栅极结构200(即，椭圆形的纳米片材210b)之间的接触面积。换句话说，可有效地增大第二晶体管T2A的有效宽度，以提供改善的电性能。
图6A是根据本公开一些替代性实施例的第二晶体管T2B的俯视图。图6B及图6C是图6A中的第二晶体管T2B的剖视图。应注意的是，图6B的剖视图是沿图6A中的剖线A-A’截取的且图6C的剖视图是沿图6A中的剖线B-B’截取的。
参照图6A、图6B及图6C，图6A、图6B及图6C中的第二晶体管T2B类似于图2J、图3J及图4J中的第二晶体管T2，因此类似的元件由相同的附图标号表示且在本文中省略其详细说明。图6A、图6B及图6C的第二晶体管T2B与图2J、图3J及图4J的第二晶体管T2之间的区别在于：图6A、图6B及图6C的第二晶体管T2B中的纳米片材210b在剖视图中是圆形的。举例来说，当第一材料层210相对于第二材料层220(如图3C到图3D及图4C到图4D中所示)的刻蚀选择性低时，在移除第二材料层220期间可能会移除大量第一材料层210，从而得到圆形的纳米片材210b。在一些实施例中，图6A、图6B及图6C中的第二晶体管T2B可用作图1中的第二晶体管T2。
在一些实施例中，通过允许栅极结构200包括圆形的纳米片材210b，可充分增大沟道层400与栅极结构200(即，圆形的纳米片材210b)之间的接触面积。换句话说，可有效地增大第二晶体管T2B的有效宽度，以提供改善的电性能。
图7A到图7D是根据本公开一些替代性实施例的第二晶体管T2C的制造方法的各个阶段的俯视图。图8A到图8D及图9A到图9D是图7A到图7D中的第二晶体管T2C的制造方法的各个阶段的剖视图。应注意的是，图8A到图8D的剖视图是沿图7A到图7D中的剖线A-A’截取的且图9A到图9D的剖视图是沿图7A到图7D中的剖线B-B’截取的。
参照图7A、图8A及图9A，图7A、图8A及图9A中所示的结构类似于图2G、图3G及图4G中所示的结构，因此类似的元件由相同的附图标号表示且在本文中省略其详细说明。换句话说，图7A、图8A及图9A中所示的结构可通过执行图2A到图2G、图3A到图3G、及图4A到图4G中所示的步骤来获得。如图8A中所示，沟道层400的顶表面、栅极介电层230的顶表面、及堆叠结构GS的顶表面实质上彼此共面。
参照图7A到图7B、图8A到图8B、及图9A到图9B，在纳米片材210b上形成沟道层400之后，移除堆叠结构GS中的第二材料层220a以形成中空部分HP。举例来说，移除堆叠结构GS中的第二材料层220a以暴露出第一材料层210a及栅极介电层230。也就是说，第二材料层220a从栅极介电层230的侧壁突出。在一些实施例中，通过刻蚀工艺移除第二材料层220a。刻蚀工艺包括例如各向异性刻蚀工艺(例如干式刻蚀)或各向同性刻蚀工艺(例如湿式刻蚀)。在一些实施例中，用于湿式刻蚀的刻蚀剂包括氟化氢(HF)与氨(NH3)的组合、HF与四甲基氢氧化铵(TMAH)的组合、或类似组合。另一方面，干式刻蚀工艺包括例如反应性离子刻蚀(RIE)、电感耦合等离子体(ICP)刻蚀、电子回旋共振(ECR)刻蚀、中性束刻蚀(NBE)、及/或类似工艺。在一些实施例中，在移除堆叠结构GS中的第二材料层220a之后，形成栅极结构200’。如图8B中所示，栅极结构200’包括第一材料层210a、纳米片材210b及栅极介电层230。在一些实施例中，栅极介电层230及沟道层400包绕纳米片材210b，且第一材料层210a设置在沟道层400的相对的两侧上。在一些实施例中，第一材料层210a与纳米片材210b被统称为栅极结构200’的栅极电极。
参照图7C、图8C及图9C，在堆叠结构GS中的第一材料层210a(即，突出的第一材料层210a)、栅极介电层230及沟道层400上形成栅极结构700。在一些实施例中，栅极结构700包括栅极电极710及栅极介电层720。如图9C中所示，栅极介电层720及栅极电极710依序沉积在沟道层400的顶表面T的一部分上。也就是说，栅极结构700覆盖沟道层400的顶表面T的一部分。在一些实施例中，栅极介电层720夹置在沟道层400与栅极电极710之间。在一些实施例中，栅极电极710还填充中空部分HP。在一些实施例中，栅极电极710由导电材料制成。举例来说，栅极电极710可由铜、钛、钽、钨、铝、锆、铪、钴、钛铝、钽铝、钨铝、锆铝、铪铝、任何其他合适的含金属材料、或其组合制成。在一些实施例中，栅极电极710还包括用于微调对应功函数的材料。举例来说，栅极电极710可包括p型功函数材料，例如Ru、Mo、WN、ZrSi2、MoSi2、TaSi2、NiSi2、或其组合；或者n型功函数材料，例如Ag、TaCN、Mn、或其组合。在一些实施例中，栅极电极710通过ALD、CVD、PVD、或类似工艺进行沉积。
在一些实施例中，栅极介电层720的材料及形成方法类似于图2E、图3E及图4E中的栅极介电层230的材料及形成方法，因此在本文中省略其详细说明。在一些实施例中，在栅极电极710与栅极介电层720之间可选地形成阻挡层(未示出)，以避免元件之间的原子扩散。在一些实施例中，阻挡层的材料包括TiN、TaN、TiSiN、TaSiN、WSiN、TiC、TaC、TiAlC、TaAlC、TiAlN、TaAlN、或其组合。
应注意的是，尽管图7A到图7C、图8A到图8C、及图9A到图9C示出了在形成栅极结构700之前移除第二材料层220a，但移除第二材料层220a可为可选的。换句话说，在一些替代性实施例中，在第二材料层220a、栅极介电层230及沟道层400上形成栅极结构700，而不移除堆叠结构GS中的第二材料层220a。
参照图7C到图7D、图8C到图8D、及图9C到图9D，执行类似于图2H到图2J、图3H到图3J、及图4H到图4J中的步骤的步骤以获得第二晶体管T2C。如图7D、图8D及图9D中所示，图7D、图8D及图9D中的第二晶体管T2C类似于图2J、图3J及图4J中的第二晶体管T2，因此类似的元件由相同的附图标号表示且在本文中省略其详细说明。图7D、图8D及图9D的第二晶体管T2C与图2J、图3J及图4J的第二晶体管T2之间的区别在于：图7D、图8D及图9D的第二晶体管T2C还包括位于沟道层400上的栅极结构700。在一些实施例中，栅极结构700局部地覆盖沟道层400。在一些实施例中，栅极结构700位于源极/漏极接触件600之间。在一些实施例中，栅极结构700的宽度及长度实质上等于栅极结构200’的宽度及长度。然而，本公开不限于此。在一些替代性实施例中，栅极结构700的宽度及/或长度可小于或大于栅极结构200’的宽度及/或长度。在一些实施例中，第二晶体管T2C可被称为双栅极晶体管(double gatetransistor)或双重栅极晶体管(dual gate transistor)。在一些实施例中，图7D、图8D及图9D中的第二晶体管T2C可用作图1中的第二晶体管T2。
图10A是根据本公开一些替代性实施例的第二晶体管T2D的俯视图。图10B及图10C是图10A中的第二晶体管T2D的剖视图。应注意的是，图10B的剖视图是沿图10A中的剖线A-A’截取的且图10C的剖视图是沿图10A中的剖线B-B’截取的。
参照图10A、图10B及图10C，图10A、图10B及图10C中的第二晶体管T2D类似于图7D、图8D及图9D中的第二晶体管T2C，因此类似的元件由相同的附图标号表示且在本文中省略其详细说明。图10A、图10B及图10C的第二晶体管T2D与图7D、图8D及图9D的第二晶体管T2C之间的区别在于：在图10A、图10B及图10C的第二晶体管T2D中，栅极结构700还覆盖沟道层400的侧壁SW的一部分。举例来说，栅极电极710及栅极介电层720从沟道层400的顶表面T延伸到沟道层400的侧壁SW。在一些实施例中，栅极介电层720夹置在沟道层400与栅极电极710之间。在一些实施例中，栅极电极710及栅极介电层720分别为像图10C的剖视图中的倒U形。在一些实施例中，栅极结构700位于源极/漏极接触件600之间。在一些实施例中，栅极结构700的长度实质上等于栅极结构200’的长度。然而，本公开不限于此。在一些替代性实施例中，栅极结构700的长度可小于或大于栅极结构200’的长度。在一些实施例中，栅极结构700的宽度大于栅极结构200’的宽度。在一些实施例中，第二晶体管T2D可被称为双栅极晶体管或双重栅极晶体管。在一些实施例中，图10A、图10B及图10C中的第二晶体管T2D可用作图1中的第二晶体管T2。
图11A是根据本公开一些替代性实施例的第二晶体管T2E的俯视图。图11B及图11C是图11A中的第二晶体管T2E的剖视图。应注意的是，图11B的剖视图是沿图11A中的剖线A-A’截取的且图11C的剖视图是沿图11A中的剖线B-B’截取的。
参照图11A、图11B及图11C，图11A、图11B及图11C中的第二晶体管T2E类似于图2J、图3J及图4J中的第二晶体管T2，因此类似的元件由相同的附图标号表示且在本文中省略其详细说明。图11A、图11B及图11C的第二晶体管T2E与图2J、图3J及图4J的第二晶体管T2之间的区别在于：图11A、图11B及图11C的第二晶体管T2E还包括顶盖层800。在一些实施例中，顶盖层800设置在沟道层400上，以保护沟道层400免受在晶体管的制造工艺期间产生的氢原子(已知氢原子会损坏沟道层400)的影响。在一些实施例中，顶盖层800的材料包括Al2O3、ZrNi、或类似材料。在一些实施例中，顶盖层800通过ALD、CVD、PVD、或类似工艺共形地沉积在沟道层400的顶表面上。如图11C中所示，顶盖层800的至少一部分夹置在沟道层400与源极/漏极接触件600之间。在一些实施例中，沟道层400与源极/漏极接触件600之间的电连接是通过欧姆接触(ohmic contact)来实现。在一些实施例中，图11A、图11B及图11C中的第二晶体管T2E可用作图1中的第二晶体管T2。
根据本公开的一些实施例，一种晶体管包括第一栅极结构、沟道层、以及源极/漏极接触件。所述第一栅极结构包括在垂直方向上隔开地进行堆叠的纳米片材。所述沟道层位于所述第一栅极结构上。所述沟道层的一部分包绕所述第一栅极结构的所述纳米片材。所述源极/漏极接触件位于所述纳米片材旁。所述源极/漏极接触件与所述沟道层电连接。
根据本公开的一些实施例，所述纳米片材在剖视图中是矩形的纳米片材、圆形的纳米片材或椭圆形的纳米片材。
根据本公开的一些实施例，所述晶体管还包括设置在所述沟道层上的第二栅极结构。
根据本公开的一些实施例，所述第二栅极结构覆盖所述沟道层的顶表面的一部分。
根据本公开的一些实施例，所述第二栅极结构还覆盖所述沟道层的侧壁的一部分。
根据本公开的一些实施例，所述晶体管还包括位于所述沟道层上的顶盖层，其中所述顶盖层的至少一部分夹置在所述沟道层与所述源极/漏极接触件之间。
根据本公开的一些实施例，所述第一栅极结构还包括堆叠结构以及栅极介电层。所述堆叠结构由所述纳米片材连接。所述栅极介电层夹置在所述沟道层与所述纳米片材之间且夹置在所述沟道层与所述堆叠结构之间。
根据本公开的一些实施例，每一所述堆叠结构包括由交替地堆叠在彼此上的第一材料层与第二材料层所形成的层叠结构。
根据本公开的一些实施例，所述第一材料层的材料与所述纳米片材的材料相同。
根据本公开的一些实施例，一种集成电路包括衬底及内连结构。所述衬底具有嵌置于其中的第一晶体管。所述内连结构设置在所述衬底上且包括介电层、嵌置在所述介电层中的存储单元、以及与所述存储单元电连接且嵌置在所述介电层中的第二晶体管。所述第二晶体管包括沟道层、第一栅极结构、以及源极/漏极接触件。所述第一栅极结构包括纳米片材。所述纳米片材穿透过所述沟道层。所述源极/漏极接触件位于所述纳米片材旁。所述源极/漏极接触件与所述沟道层电连接。
根据本公开的一些实施例，所述第一栅极结构还包括堆叠结构以及栅极介电层。所述堆叠结构设置在所述沟道层的相对的两侧上，且所述纳米片材连接所述堆叠结构。所述栅极介电层夹置在所述沟道层与所述纳米片材之间且夹置在所述沟道层与所述堆叠结构之间。
根据本公开的一些实施例，所述纳米片材在剖视图中是矩形的纳米片材、圆形的纳米片材或椭圆形的纳米片材。
根据本公开的一些实施例，所述第二晶体管还包括第二栅极结构，所述第二栅极结构覆盖所述沟道层的顶表面的一部分。
根据本公开的一些实施例，所述第二栅极结构还覆盖所述沟道层的侧壁的一部分。
根据本公开的一些实施例，所述第二晶体管还包括位于所述沟道层上的顶盖层，且所述顶盖层的至少一部分夹置在所述沟道层与所述源极/漏极接触件之间。
根据本公开的一些实施例，一种晶体管的制造方法包括至少以下步骤。提供介电层。在所述介电层上形成堆叠。所述堆叠包括交替地堆叠在彼此上的第一材料层与第二材料层。将所述堆叠图案化以形成堆叠结构及连接所述堆叠结构的纳米片材。在所述纳米片材及所述堆叠结构上形成栅极介电层。在所述纳米片材上形成沟道层。所述沟道层包绕所述纳米片材及设置在所述纳米片材上的所述栅极介电层。在所述纳米片材旁形成源极/漏极接触件。
根据本公开的一些实施例，将所述堆叠图案化包括至少以下步骤。在所述堆叠上形成图案化掩模层，其中所述图案化掩模层局部地暴露出所述第二材料层。移除被所述图案化掩模层暴露出的所述第二材料层，以形成所述堆叠结构及所述纳米片材。
根据本公开的一些实施例，所述晶体管的制造方法还包括至少以下步骤。在所述堆叠结构及所述沟道层上形成层间介电层。在所述层间介电层中形成接触件开口，以局部地暴露出所述沟道层。在所述层间介电层的所述接触件开口中填充导电材料，以形成所述源极/漏极接触件。
根据本公开的一些实施例，所述晶体管的制造方法还包括至少以下步骤。在所述纳米片材上形成所述沟道层之后，移除所述堆叠结构中的所述第二材料层。在所述堆叠结构中的所述第一材料层上以及在所述沟道层上形成栅极结构。
根据本公开的一些实施例，所述晶体管的制造方法还包括在所述沟道层上形成顶盖层。
以上概述了若干实施例的特征，以使所属领域中的技术人员可更好地理解本公开的各个方面。所属领域中的技术人员应理解，他们可容易地使用本公开作为设计或修改其他工艺及结构的基础来施行与本文所介绍的实施例相同的目的和/或实现与本文所介绍的实施例相同的优点。所属领域中的技术人员还应认识到，此种等效构造并不背离本公开的精神及范围，而且他们可在不背离本公开的精神及范围的条件下在本文中作出各种改变、代替及变更。

Claims (1)

1.一种晶体管，包括：
第一栅极结构，包括在垂直方向上隔开地进行堆叠的纳米片材；
沟道层，位于所述第一栅极结构上，其中所述沟道层的一部分包绕所述第一栅极结构的所述纳米片材；以及
源极/漏极接触件，位于所述纳米片材旁，其中所述源极/漏极接触件与所述沟道层电连接。
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