TW202145562A - 電晶體 - Google Patents

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Abstract

一種電晶體包括第一閘極結構、通道層以及源極/汲極接觸件。第一閘極結構包括奈米片材。通道層位於第一閘極結構上。通道層的一部分包繞第一閘極結構的奈米片材。源極/汲極接觸件位於奈米片材旁。源極/汲極接觸件與通道層電性連接。

Description

電晶體
本發明實施例是有關於一種電晶體，且特別是有關於一種具有奈米片材的電晶體。
半導體積體電路（integrated circuit；IC）產業已經歷快速增長。IC材料及設計的技術進展已產生幾代IC，其中每一代具有與前一代相比更小且更複雜的電路。在IC演進的過程中，功能密度（即每晶片區域中的內連裝置的數目）通常已增加，同時幾何大小（即可使用製作流程形成的最小元件或跡線）已減小。此種按比例縮小製程通常通過提高生產效率及降低相關聯成本來提供益處。
一種電晶體包括第一閘極結構、通道層、以及源極/汲極接觸件。所述第一閘極結構包括在垂直方向上隔開地進行堆疊的奈米片材。所述通道層位於所述第一閘極結構上。所述通道層的一部分包繞所述第一閘極結構的所述奈米片材。所述源極/汲極接觸件位於所述奈米片材旁。所述源極/汲極接觸件與所述通道層電性連接。
以下公開內容提供用於實施所提供主題的不同特徵的許多不同的實施例或實例。為簡化本公開，以下闡述元件及排列的具體實例。當然，這些僅為實例而非旨在進行限制。舉例來說，以下說明中將第一特徵形成在第二特徵之上或第二特徵上可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且也可包括其中第一特徵與第二特徵之間可形成有附加特徵從而使得所述第一特徵與所述第二特徵可不直接接觸的實施例。另外，本公開可能在各種實例中重複使用附圖標號和/或字母。此種重複使用是為了簡明及清晰起見，而不是自身指示所論述的各種實施例和/或配置之間的關係。
此外，為易於說明，本文中可能使用例如“在…之下（beneath）”、“在…下方（below）”、“下部的（lower）”、“在…上方（above）”、“上部的（upper）”等空間相對性用語來闡述圖中所示的一個元件或特徵與另一（其他）元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的取向以外還囊括器件在使用或操作中的不同取向。裝置可具有其他取向（旋轉90度或處於其他取向），且本文所使用的空間相對性描述語可同樣相應地作出解釋。
圖1是根據本公開一些實施例的積體電路IC的示意性剖視圖。在一些實施例中，積體電路IC包括基板20、內連結構30、鈍化層50、後鈍化層60、多個導電墊70及多個導電端子80。在一些實施例中，基板20由以下材料製成：元素半導體材料，例如晶體矽、金剛石或鍺；化合物半導體材料，例如碳化矽、砷化鎵、砷化銦或磷化銦；或者合金半導體材料，例如矽鍺、碳化矽鍺、磷化鎵砷或磷化鎵銦。基板20可為塊狀矽（bulk silicon）基板、絕緣體上矽（silicon-on-insulator；SOI）基板或絕緣體上鍺（germanium-on-insulator；GOI）基板。
在一些實施例中，依據電路要求（例如，p型半導體基板或n型半導體基板）而定，基板20包括各種摻雜區。在一些實施例中，摻雜區摻雜有p型摻質或n型摻質。舉例來說，摻雜區可摻雜有p型摻質，例如硼或BF2 ；n型摻質，例如磷或砷；及/或其組合。在一些實施例中，這些摻雜區用作嵌置在基板20中的第一電晶體T1的源極/汲極區。依據摻雜區中的摻質的類型而定，第一電晶體T1可被稱為n型電晶體或p型電晶體。在一些實施例中，第一電晶體T1還包括金屬閘極及位於金屬閘極下的通道。通道位於源極區與汲極區之間，以在第一電晶體T1接通時用作電子所行進的路徑。在一些實施例中，第一電晶體T1使用合適的前段（Front-end-of-line；FEOL）製程形成。依據電路要求而定，第一電晶體T1可完全嵌置在基板20中或者局部地嵌置在基板20中。為簡單起見，圖1中繪示了一個第一電晶體T1。然而，應理解的是，依據積體電路IC的應用而定，可在基板20中嵌置多於一個的第一電晶體T1。當存在多個第一電晶體T1時，這些第一電晶體T1可由位於兩個相鄰的第一電晶體T1之間的淺溝槽隔離（shallow trench isolation；STI；未繪示）分隔開。也就是說，在一些實施例中，STI也嵌置在基板20中。
如圖1中所示，內連結構30設置在基板20上。在一些實施例中，內連結構30包括多個導通孔32、多個導電圖案34、多個介電層36、記憶單元40及多個第二電晶體T2。如圖1中所示，導電圖案34嵌置在介電層36中。另一方面，導通孔32穿透過介電層36。在一些實施例中，位於不同水平高度處的導電圖案34通過導通孔32彼此連接。換句話說，導電圖案34通過導通孔32彼此電性連接。在一些實施例中，最底部的導通孔32連接到嵌置在基板20中的第一電晶體T1。換句話說，最底部的導通孔32建立第一電晶體T1與內連結構30的導電圖案34之間的電性連接。如圖1中所示，最底部的導通孔32與第一電晶體T1的金屬閘極連接。應注意的是，在一些替代剖視圖中，最底部的導通孔32也與第一電晶體T1的源極/汲極區連接。也就是說，在一些實施例中，最底部的導通孔32可被稱為第一電晶體T1的「接觸件結構（contact structure）」。
在一些實施例中，介電層36的材料包括聚醯亞胺、環氧樹脂、丙烯酸樹脂、酚醛樹脂、苯並環丁烯（benzocyclobutene；BCB）、聚苯並噁唑（polybenzoxazole；PBO）或任何其他合適的聚合物系介電材料。作為另外一種選擇，介電層36可由氧化物或氮化物（例如氧化矽、氮化矽、或類似材料）形成。介電層36可通過合適的製作技術（例如旋塗、化學氣相沉積（chemical vapor deposition；CVD）、電漿增強型化學氣相沉積（plasma-enhanced chemical vapor deposition；PECVD）、或類似技術）形成。
在一些實施例中，導電圖案34及導通孔32的材料包括鋁、鈦、銅、鎳、鎢或其合金。導電圖案34及導通孔32可通過電鍍、沉積和/或微影及蝕刻來形成。在一些實施例中，導電圖案34與下伏的導通孔32同時形成。應注意的是，圖1中示出的介電層36的數目、導電圖案34的數目及導通孔32的數目僅僅是為了例示的目的，且本公開不限於此。在一些替代性實施例中，依據電路設計而定，可形成更少層的或更多層的介電層36、導電圖案34及/或導通孔32。
如圖1中所示，記憶單元40也嵌置在內連結構30中。舉例來說，記憶單元40嵌置在介電層36中。在一些實施例中，記憶單元40包括頂部電極42、儲存層44及底部電極46。儲存層44夾置在頂部電極42與底部電極46之間。在一些實施例中，記憶單元40通過位於記憶單元40與下伏的導電圖案34之間的導通孔32A與下伏的導電圖案34電性連接。在一些實施例中，導通孔32A類似於導通孔32，因此在本文中省略其詳細說明。
在一些實施例中，頂部電極42的材料與底部電極46的材料相同。然而，本公開不限於此。在一些替代性實施例中，頂部電極42的材料可不同於底部電極46的材料。頂部電極42及底部電極46的材料包括例如金、鉑、釕、銥、鈦、鋁、銅、鉭、鎢、其合金、其氧化物、其氮化物、其氟化物、其碳化物、其硼化物、其矽化物、或類似物。
在一些實施例中，儲存層44包括由HfO2 、Hr1-x Zrx O2 、ZrO2 、TiO2 、NiO、TaOx 、Cu2 O、Nb2 O5 、Al2 O3 、MoOx 、CoO、ZnO、WO3 、V2 O5 、Fe3 O4 、SrZrO3 、SrTiO3 、Pr1-x Cax MnO3 、La1-x Cax MnO、或類似物形成的單層膜或複合膜。儲存層44可通過CVD、PECVD、可流動化學氣相沉積（flowable chemical vapor deposition；FCVD）、高密度電漿化學氣相沉積（high-density-plasma chemical vapor deposition；HDP-CVD）、次大氣壓化學氣相沉積（sub-atmospheric chemical vapor deposition；SACVD）、物理氣相沉積（physical vapor deposition；PVD）或原子層沉積（atomic layer deposition；ALD）形成。由於儲存層44具有可變電阻，因此儲存層44可用於儲存資料。
在一些實施例中，第二電晶體T2也嵌置在內連結構30中。舉例來說，第二電晶體T2嵌置在介電層36中。如圖1中所示，直接接觸記憶單元40的導通孔32A與第二電晶體T2中的一者連接。換句話說，記憶單元40與第二電晶體T2中的至少一者電性連接。稍後將詳細闡述第二電晶體T2的形成方法及結構。在一些實施例中，第二電晶體T2與記憶單元40被統稱為記憶體裝置。舉例來說，第二電晶體T2可用作記憶體裝置的選擇器（selector）。應注意的是，圖1中所示的記憶體裝置可被稱為電阻式隨機存取記憶體（Resistive Random Access Memory；RRAM）裝置。然而，本公開不限於此。在一些替代性實施例中，可使用其他類型的記憶單元代替記憶單元40，以得到動態隨機存取記憶體（Dynamic Random Access Memory；DRAM）裝置、靜態隨機存取記憶體（Static Random Access Memory；SRAM）裝置、磁阻式隨機存取記憶體（Magnetoresistive Random Access Memory；MRAM）裝置、或類似物。
如圖1中所示，鈍化層50、導電墊70、後鈍化層60及導電端子80依序形成在內連結構30上。在一些實施例中，鈍化層50設置在最頂部的介電層36及最頂部的導電圖案34上。在一些實施例中，鈍化層50具有局部地暴露出每一最頂部的導電圖案34的多個開口。在一些實施例中，鈍化層50是氧化矽層、氮化矽層、氮氧化矽層或由其他合適的介電材料形成的介電層。鈍化層50可通過合適的製作技術（例如HDP-CVD、PECVD、或類似技術）形成。
在一些實施例中，導電墊70形成在鈍化層50上。在一些實施例中，導電墊70延伸到鈍化層50的開口中，以與最頂部的導電圖案34直接接觸。也就是說，導電墊70與內連結構30電性連接。在一些實施例中，導電墊70包括鋁墊、銅墊、鈦墊、鎳墊、鎢墊或其他合適的金屬墊。導電墊70可通過例如電鍍、沉積和/或微影及蝕刻來形成。應注意的是，圖1中所示的導電墊70的數目及形狀僅僅是為了例示的目的，且本公開不限於此。在一些替代性實施例中，導電墊70的數目及形狀可基於需求進行調整。
在一些實施例中，後鈍化層60形成在鈍化層50及導電墊70上。在一些實施例中，後鈍化層60形成在導電墊70上以保護導電墊70。在一些實施例中，後鈍化層60具有局部地暴露出每一導電墊70的多個接觸件開口。後鈍化層60可為聚醯亞胺層、PBO層或由其他合適的聚合物形成的介電層。在一些實施例中，後鈍化層60通過合適的製作技術（例如HDP-CVD、PECVD、或類似技術）形成。
如圖1中所示，導電端子80形成在後鈍化層60及導電墊70上。在一些實施例中，導電端子80延伸到後鈍化層60的接觸件開口中，以與對應的導電墊70直接接觸。也就是說，導電端子80通過導電墊70與內連結構30電性連接。在一些實施例中，導電端子80是導電支柱（conductive pillar）、導電柱（conductive post）、導電球、導電凸塊、或類似物。在一些實施例中，導電端子80的材料包括多種金屬、金屬合金、或金屬及其他材料的混合物。舉例來說，導電端子80可由鋁、鈦、銅、鎳、鎢、錫及/或其合金製成。導電端子80通過例如沉積、電鍍、網版印刷或其他合適的方法形成。在一些實施例中，導電端子80用於與隨後形成或提供的其他元件（未繪示）建立電性連接。
如上所述，第二電晶體T2嵌置在內連結構30中，且第二電晶體T2中的至少一者與記憶單元40電性連接。在一些實施例中，第二電晶體T2是薄膜電晶體（thin film transistor；TFT）。以位於記憶單元40正下方的第二電晶體T2為例，以下將結合圖2A到圖2J、圖3A到圖3J、及圖4A到圖4J闡述此第二電晶體T2的形成方法及結構。
圖2A到圖2J是圖1中的第二電晶體T2的製造方法的各個階段的俯視圖。圖3A到圖3J及圖4A到圖4J是圖2A到圖2J中的第二電晶體T2的製造方法的各個階段的剖視圖。應注意的是，圖3A到圖3J的剖視圖是沿圖2A到圖2J中的剖線A-A’截取的且圖4A到圖4J的剖視圖是沿圖2A到圖2J中的剖線B-B’截取的。
參照圖2A、圖3A及圖4A，提供第一介電層100。在一些實施例中，第一介電層100是圖1的內連結構30的介電層36中的一者，因此本文中省略其詳細說明。如圖3A及圖4A中所示，在第一介電層100上形成堆疊LS。在一些實施例中，堆疊LS包括交替地堆疊在彼此上的多個第一材料層210與多個第二材料層220。舉例來說，第一材料層210夾置在兩個相鄰的第二材料層220之間。
在一些實施例中，第一材料層210由導電材料製成。舉例來說，第一材料層210可由銅、鈦、鉭、鎢、鋁、鋯、鉿、鈷、鈦鋁、鉭鋁、鎢鋁、鋯鋁、鉿鋁、任何其他合適的含金屬材料、或其組合製成。在一些實施例中，第一材料層210還包括用於微調（fine-tune）對應功函數的材料。舉例來說，第一材料層210可包括p型功函數材料，例如Ru、Mo、WN、ZrSi2 、MoSi2 、TaSi2 、NiSi2 、或其組合；或者n型功函數材料，例如Ag、TaCN、Mn、或其組合。
在一些實施例中，第二材料層220的材料不受特別限制，只要所述材料在第一材料層210與第二材料層220之間提供良好的蝕刻選擇性（etching selectivity）即可。舉例來說，第二材料層220可由導電材料、半導體材料或介電材料製成。導電材料的實例包括銅、鈦、鉭、鎢、鋁、鋯、鉿、鈷、鈦鋁、鉭鋁、鎢鋁、鋯鋁、鉿鋁、任何其他合適的含金屬材料、或其組合。半導體材料的實例包括：元素半導體材料，例如晶體矽、金剛石或鍺；化合物半導體材料，例如碳化矽、砷化鎵、砷化銦或磷化銦；或者合金半導體材料，例如矽鍺、碳化矽鍺、磷化鎵砷或磷化鎵銦。介電材料的實例包括聚醯亞胺、環氧樹脂、丙烯酸樹脂、酚醛樹脂、BCB、PBO、氧化矽、氮化矽、或任何其他合適的聚合物系介電材料。
在一些實施例中，第一材料層210與第二材料層220之間的蝕刻選擇性高。舉例來說，第一材料層210與第二材料層220之間的蝕刻選擇性介於1:10與1:10000之間的範圍內。本文中，蝕刻選擇性表示第一材料層210的蝕刻速率與第二材料層220的蝕刻速率之間的比率。
在一些實施例中，在第一材料層210與第二材料層220之間可選地形成阻擋層（未繪示），以避免元件之間的原子擴散。在一些實施例中，阻擋層的材料包括氮化鈦（TiN）、氮化鉭（TaN）、氮化鈦矽（TiSiN）、氮化鉭矽（TaSiN）、氮化鎢矽（WSiN）、碳化鈦（TiC）、碳化鉭（TaC）、碳化鈦鋁（TiAlC）、碳化鉭鋁（TaAlC）、氮化鈦鋁（TiAlN）、氮化鉭鋁（TaAlN）、或其組合。
在一些實施例中，第一材料層210及第二材料層220是通過ALD、CVD、PVD、或類似技術沉積在第一介電層100上。如圖3A及圖4A中所示，第二材料層220與第一材料層210交替地沉積在第一介電層100上以形成堆疊LS。
參照圖2B、圖3B及圖4B，將堆疊LS圖案化。舉例來說，移除堆疊LS的一部分以暴露出下伏的第一介電層100。在一些實施例中，通過微影製程及蝕刻製程將堆疊LS圖案化。微影製程包括例如光阻塗覆、軟烘烤、曝光、曝光後烘烤（post-exposure baking；PEB）、顯影、及硬烘烤。蝕刻製程包括例如非等向性蝕刻製程（例如乾式蝕刻）或等向性蝕刻製程（例如濕式蝕刻）。
參照圖2C、圖3C及圖4C，在第一介電層100及堆疊LS上形成圖案化罩幕層300。在一些實施例中，圖案化罩幕層300具有暴露出堆疊LS的至少一部分的開孔AP，以界定隨後形成的裝置的主動區域。舉例來說，圖案化罩幕層300的開孔AP局部地暴露出最頂部的第二材料層220的頂表面。同時，圖案化罩幕層300的開孔AP還局部地暴露出堆疊LS的第一側壁SW1及第二側壁SW2。也就是說，圖案化罩幕層300的開孔AP局部地暴露出第一材料層210及第二材料層220。在一些實施例中，圖案化罩幕層300是氧化矽層。然而，本公開不限於此。在一些替代性實施例中，圖案化罩幕層300可為氮化矽層。在一些實施例中，通過低壓化學氣相沉積（low-pressure chemical vapor deposition；LPCVD）或PECVD來形成圖案化罩幕層300。在一些替代性實施例中，可通過矽的熱氧化或氮化來形成圖案化罩幕層300。在一些實施例中，圖案化罩幕層300被形成為具有介於約5 nm到約50 nm的範圍內的厚度。在一些實施例中，圖案化罩幕層300在隨後的微影及蝕刻製程期間用作硬罩幕（hard mask）。
參照圖2C到圖2D、圖3C到圖3D、及圖4C到圖4D，將堆疊LS進一步圖案化，以形成多個堆疊結構GS及連接堆疊結構GS的多個奈米片材（nanosheet）210b。舉例來說，移除被圖案化罩幕層300的開孔AP暴露出的第二材料層220，以獲得堆疊結構GS及奈米片材210b。在一些實施例中，通過蝕刻製程移除第二材料層220。蝕刻製程包括例如非等向性蝕刻製程（例如乾式蝕刻）或等向性蝕刻製程（例如濕式蝕刻）。在一些實施例中，用於濕式蝕刻的蝕刻劑包括氟化氫（HF）與氨（NH3 ）的組合、HF與四甲基氫氧化銨（tetramethylammonium hydroxide；TMAH）的組合、或類似組合。另一方面，乾式蝕刻製程包括例如反應性離子蝕刻（reactive ion etch；RIE）、電感耦合電漿（inductively coupled plasma；ICP）蝕刻、電子迴旋共振（electron cyclotron resonance；ECR）蝕刻、中性束蝕刻（neutral beam etch；NBE）、及/或類似製程。如上所述，圖案化罩幕層300的開孔AP局部地暴露出最頂部的第二材料層220的頂表面、堆疊LS的第一側壁SW1、及堆疊LS的第二側壁SW2。如此一來，在蝕刻製程期間，蝕刻劑可從堆疊LS的暴露部分的頂部及側面移除第二材料層220。如上所述，第一材料層210與第二材料層220之間的蝕刻選擇性高。因此，在蝕刻製程期間，蝕刻劑可選擇性地移除被暴露出的第二材料層220，而不損壞被暴露出的第一材料層210。
在堆疊LS的圖案化製程之後，每一第一材料層210被分成多個第一材料層210a及連接第一材料層210a的奈米片材210b。在一些實施例中，奈米片材210b被暴露出且第一材料層210a夾置在剩餘的第二材料層220a之間。在一些實施例中，剩餘的第二材料層220a與夾置在剩餘的第二材料層220a之間的第一材料層210a被統稱為堆疊結構GS。也就是說，每一堆疊結構GS包括由交替地堆疊在彼此上的第一材料層210a與第二材料層220a形成的層疊結構。在一些實施例中，堆疊結構GS在空間上彼此分隔開，且由位於堆疊結構GS之間的奈米片材210b連接。在一些實施例中，由於堆疊結構GS的第一材料層210a與對應的奈米片材210b由同一層（即，第一材料層210）形成，因此第一材料層210a的材料與奈米片材210b的材料相同。
在一些實施例中，奈米片材210b在垂直方向上隔開地進行堆疊。在一些實施例中，每一奈米片材210b具有約10 nm到約100 nm的寬度W。另一方面，每一奈米片材210b具有約3 nm到約20 nm的高度H。此外，兩個相鄰的奈米片材210b之間的間距S介於約10 nm到約30 nm的範圍內。在一些實施例中，每一奈米片材210b的剖視圖是具有直邊及尖的角落的矩形，如圖4D中所示。然而，本公開不限於此。奈米片材210b的剖視圖可呈現其他形狀，且其配置將稍後進行論述。
參照圖2E、圖3E及圖4E，在第一介電層100、圖案化罩幕層300、堆疊結構GS及奈米片材210b上形成閘極介電層230。在一些實施例中，閘極介電層230被形成為共形地覆蓋第一介電層100的表面、圖案化罩幕層300的表面、堆疊結構GS被暴露的部分的表面、以及奈米片材210b的表面。舉例來說，如圖3E中所示，閘極介電層230覆蓋第一介電層100的表面、圖案化罩幕層300的表面、堆疊結構GS中的第二材料層220a的表面的一部分、以及奈米片材210b的表面。在一些實施例中，閘極介電層230包繞奈米片材210b，如圖4E中所示。
在一些實施例中，閘極介電層230包括氧化矽、氮化矽、氮氧化矽、高介電常數電介質、或其組合。應注意的是，高介電常數介電材料通常是介電常數高於4、大於約12、大於約16、或甚至大於約20的介電材料。在一些實施例中，閘極介電層230包括金屬氧化物、金屬氮化物、金屬矽酸鹽、過渡金屬氧化物、過渡金屬氮化物、過渡金屬矽酸鹽、金屬氮氧化物、金屬鋁酸鹽、或其組合。舉例來說，閘極介電層230包括氧化鉿（HfO2 ）、氧化鉿矽（HfSiO）、氮氧化鉿矽（HfSiON）、氧化鉿鉭（HfTaO）、氧化鉿鈦（HfTiO）、氧化鉿鋯（HfZrO）、矽酸鋯、鋁酸鋯、氮化矽、氮氧化矽、氧化鋯、氧化鈦、氧化鋁（Al2 O3 ）、二氧化鉿-氧化鋁（HfO2 -Al2 O3 ）合金、及/或其組合。在一些實施例中，閘極介電層230包括形成在奈米片材210b與介電材料之間的介面層（interfacial layer；未繪示）。可通過例如以下合適的製作技術形成閘極介電層230：ALD、CVD、金屬有機CVD（metalorganic CVD；MOCVD）、PVD、熱氧化、紫外-臭氧氧化（UV-ozone oxidation）、遠程電漿原子層沉積（remote plasma atomic layer deposition；RPALD）、電漿增強型原子層沉積（plasma-enhanced atomic layer deposition；PEALD）、分子束沉積（molecular beam deposition；MBD）、或其組合。在一些實施例中，閘極介電層230的厚度介於約0.5 nm到約10 nm的範圍內。
參照圖2F、圖3F及圖4F，在閘極介電層230上共形地形成通道材料層400a。舉例來說，通道材料層400a形成在閘極介電層230及奈米片材210b上，以包繞奈米片材210b及設置在奈米片材210b上的閘極介電層230。在一些實施例中，通道材料層400a由各種半導體材料製成。通道材料層400a的材料包括例如IGZO、銦、鎵、鋅、InWO、InZo、InSnO、GaO、InO、或其組合。在一些實施例中，通道材料層400a由具有前述材料中的一種的單層製成。然而，本公開不限於此。在一些替代性實施例中，通道材料層400a可由前述材料中的至少兩種形成的層疊結構製成。在一些實施例中，通道材料層400a摻雜有摻質以實現額外的穩定性。舉例來說，通道材料層400a可摻雜有矽摻質或類似物。在一些實施例中，通過合適的技術（例如CVD、ALD、PVD、PECVD、磊晶生長、或類似技術）來沉積通道材料層400a。舉例來說，可通過ALD在閘極介電層230上共形地沉積通道材料層400a。
參照圖2F到圖2G、圖3F到圖3G、及圖4F到圖4G，移除通道材料層400a的一部分、閘極介電層230的一部分、及圖案化罩幕層300以形成閘極結構200及通道層400。在一些實施例中，通過蝕刻製程移除通道材料層400a的所述一部分、閘極介電層230的所述一部分、及圖案化罩幕層300。蝕刻製程包括例如非等向性蝕刻製程（例如乾式蝕刻）或等向性蝕刻製程（例如濕式蝕刻）。然而，本公開不限於此。在一些替代性實施例中，通過平坦化製程移除通道材料層400a的所述一部分、閘極介電層230的所述一部分、及圖案化罩幕層300。平坦化製程包括例如機械研磨製程、化學機械拋光（chemical mechanical polishing；CMP）製程、或類似製程。在一些實施例中，移除通道材料層400a的所述一部分、閘極介電層230的所述一部分、及圖案化罩幕層300直到暴露出堆疊結構GS及第一介電層100。舉例來說，在移除製程之後，堆疊結構GS的第二材料層220a被暴露出。在一些實施例中，通道層400被形成為具有約1 nm到約20 nm的厚度。在一些實施例中，移除圖案化罩幕層300是可選的。換句話說，圖案化罩幕層300可保留在堆疊結構GS上，以保護堆疊結構GS。
如圖3G及圖4G中所示，閘極結構200包括堆疊結構GS、奈米片材210b及閘極介電層230。在一些實施例中，堆疊結構GS與奈米片材210b被統稱為閘極結構200的閘極電極。在一些實施例中，通道層400設置在閘極結構200上。在一些實施例中，通道層400位於堆疊結構GS之間。也就是說，堆疊結構GS設置在通道層400的相對的兩側上。同時，堆疊結構GS由位於堆疊結構GS之間的奈米片材210b連接。如此一來，奈米片材210b穿透過通道層400以連接堆疊結構GS。舉例來說，通道層400的至少一部分設置在奈米片材210b上，以包繞奈米片材210b及設置在奈米片材210b上的閘極介電層230。在一些實施例中，閘極介電層230的第一部分夾置在奈米片材210b與通道層400之間。同時，閘極介電層230的第二部分夾置在堆疊結構GS與通道層400之間。舉例來說，閘極介電層230的第二部分夾置在堆疊結構GS的第二材料層220a與通道層400之間。此外，閘極介電層230的第三部分夾置在第一介電層100與通道層400之間。
在一些實施例中，通道層400的頂表面、閘極介電層230的頂表面、及堆疊結構GS的頂表面（即，最頂部的第二材料層220a的頂表面）不位於相同的水平高度處。舉例來說，如圖3G中所示，通道層400的頂表面、閘極介電層230的頂表面、及堆疊結構GS的頂表面從剖視圖看呈現階梯形狀。換句話說，閘極介電層230的一部分從堆疊結構GS的頂表面突出，且通道層400的一部分從閘極介電層230的頂表面突出。然而，本公開不限於此。在一些替代性實施例中，通道層400的頂表面、閘極介電層230的頂表面、及堆疊結構GS的頂表面可實質上彼此共面（如圖8A中所示）。
如上所述，由於通道層400包繞閘極結構200的奈米片材210b，因此隨後形成的電晶體可被稱為「全包圍通道（channel-all-around）」電晶體。在一些實施例中，通過允許閘極結構200包括奈米片材210b，可充分增大通道層400與閘極結構200（即，奈米片材210b）之間的接觸面積。換句話說，可有效地增大隨後形成的電晶體的有效寬度（沿圖2G中的剖線A-A’的延伸方向），以提供改善的電性能。
參照圖2H、圖3H及圖4H，在第一介電層100、堆疊結構GS、閘極介電層230及通道層400上形成第二介電層500。在一些實施例中，第二介電層500覆蓋閘極結構200及通道層400。換句話說，閘極結構200及通道層400被很好地保護且並未被第二介電層500暴露出。如上所述，第一介電層100是圖1的內連結構30的介電層36中的一者。類似地，第二介電層500是圖1的內連結構30的介電層36中的另一者，因此在本文中省略其詳細說明。在一些實施例中，第一介電層100的材料與第二介電層500的材料相同。然而，本公開不限於此。在一些替代性實施例中，第一介電層100的材料可不同於第二介電層500的材料。在一些實施例中，第二介電層500被稱為層間介電層。
參照圖2I、圖3I及圖4I，在第二介電層500中形成多個接觸件開口OP。舉例來說，在通道層400的兩端附近穿過第二介電層500形成接觸件開口OP。在一些實施例中，接觸件開口OP從第二介電層500的頂表面延伸到通道層400的頂表面。也就是說，接觸件開口OP穿透過第二介電層500以局部地暴露出通道層400。在一些實施例中，通過對第二介電層500執行蝕刻製程來形成接觸件開口OP。蝕刻製程包括例如非等向性蝕刻製程（例如乾式蝕刻）或等向性蝕刻製程（例如濕式蝕刻）。如圖4I中所示，在奈米片材210b旁形成接觸件開口OP。
參照圖2I到圖2J、圖3I到圖3J、及圖4I到圖4J，在形成接觸件開口OP之後，在接觸件開口OP中填充導電材料（未繪示）且在第二介電層500上形成導電材料（未繪示）。此後，局部地移除導電材料直到暴露出第二介電層500，以在奈米片材210b旁形成源極/汲極接觸件600。在一些實施例中，通過機械研磨製程、CMP製程、或類似製程局部地移除導電材料。在一些實施例中，源極/汲極接觸件600的導電材料包括鈷、鎢、銅、鈦、鉭、鋁、鋯、鉿、其組合、或其他合適的導電材料。在一些實施例中，通過CVD、ALD、鍍覆、或其他合適的沉積技術來形成源極/汲極接觸件600的導電材料。在一些實施例中，在源極/汲極接觸件600與第二介電層500之間可選地形成阻擋層（未繪示），以避免元件之間的原子擴散。阻擋層包括例如TiN、TaN、TiSiN、TaSiN、WSiN、TiC、TaC、TiAlC、TaAlC、TiAlN、TaAlN、或其組合。在一些實施例中，源極/汲極接觸件600穿透過第二介電層500，以與通道層400的兩端直接接觸。也就是說，源極/汲極接觸件600與通道層400電性連接。在形成源極/汲極接觸件600之後，第二電晶體T2的形成實質上完成。
在一些實施例中，源極/汲極接觸件600用作第二電晶體T2的源極及汲極。然而，本公開不限於此。在一些替代性實施例中，在通道層400與源極/汲極接觸件600之間可形成有源極/汲極圖案（未繪示）。在這種情況下，源極/汲極圖案用作第二電晶體T2的源極及汲極，且源極/汲極接觸件600用作用於在源極/汲極圖案與其他元件之間傳輸訊號的接觸插塞（contact plug）。
如上所述，第二電晶體T2可為記憶體裝置的選擇器。然而，本公開不限於此。在一些替代性實施例中，第二電晶體T2可為用於關閉處於待機狀態的邏輯塊（logic block）或充當計算元件（例如CPU）與外部元件（例如硬碟（hard drive））之間的介面（interface）的輸入/輸出（input/output, I/O）裝置的電源閘極（power gate）。
參照圖1及圖4J，源極/汲極接觸件600從通道層400延伸到內連結構30的導電圖案34。換句話說，第二電晶體T2通過內連結構30的導通孔32及導電圖案34與第一電晶體T1及導電端子80電性連接。在一些實施例中，第二電晶體T2嵌置在內連結構30中，且內連結構30被認為是在後段（back-end-of-line；BEOL）製程期間形成的。也就是說，第二電晶體T2可在低溫下製造，這與後段製程的熱預算（thermal budget）（即，製程溫度窗（process temperature window））相容。如此一來，第二電晶體T2不消耗寶貴的前段晶片面積（front-end chip area）而可進一步減小裝置大小。
圖5A是根據本公開一些替代性實施例的第二電晶體T2A的俯視圖。圖5B及圖5C是圖5A中的第二電晶體T2A的剖視圖。應注意的是，圖5B的剖視圖是沿圖5A中的剖線A-A’截取的且圖5C的剖視圖是沿圖5A中的剖線B-B’截取的。
參照圖5A、圖5B及圖5C，圖5A、圖5B及圖5C中的第二電晶體T2A類似於圖2J、圖3J及圖4J中的第二電晶體T2，因此類似的元件由相同的附圖標號表示且在本文中省略其詳細說明。圖5A、圖5B及圖5C的第二電晶體T2A與圖2J、圖3J及圖4J的第二電晶體T2之間的區別在於：圖5A、圖5B及圖5C的第二電晶體T2A中的奈米片材210b在剖視圖中是橢圓形的。舉例來說，當第一材料層210相對於第二材料層220（如圖3C到圖3D及圖4C到圖4D中所示）的蝕刻選擇性不夠高時，在移除第二材料層220期間可能會稍微移除第一材料層210，從而使得奈米片材210b具有圓的角落。在一些實施例中，圖5A、圖5B及圖5C中的第二電晶體T2A可用作圖1中的第二電晶體T2。
在一些實施例中，通過允許閘極結構200包括橢圓形的奈米片材210b，可充分增大通道層400與閘極結構200（即，橢圓形的奈米片材210b）之間的接觸面積。換句話說，可有效地增大第二電晶體T2A的有效寬度，以提供改善的電性能。
圖6A是根據本公開一些替代性實施例的第二電晶體T2B的俯視圖。圖6B及圖6C是圖6A中的第二電晶體T2B的剖視圖。應注意的是，圖6B的剖視圖是沿圖6A中的剖線A-A’截取的且圖6C的剖視圖是沿圖6A中的剖線B-B’截取的。
參照圖6A、圖6B及圖6C，圖6A、圖6B及圖6C中的第二電晶體T2B類似於圖2J、圖3J及圖4J中的第二電晶體T2，因此類似的元件由相同的附圖標號表示且在本文中省略其詳細說明。圖6A、圖6B及圖6C的第二電晶體T2B與圖2J、圖3J及圖4J的第二電晶體T2之間的區別在於：圖6A、圖6B及圖6C的第二電晶體T2B中的奈米片材210b在剖視圖中是圓形的。舉例來說，當第一材料層210相對於第二材料層220（如圖3C到圖3D及圖4C到圖4D中所示）的蝕刻選擇性低時，在移除第二材料層220期間可能會移除大量第一材料層210，從而得到圓形的奈米片材210b。在一些實施例中，圖6A、圖6B及圖6C中的第二電晶體T2B可用作圖1中的第二電晶體T2。
在一些實施例中，通過允許閘極結構200包括圓形的奈米片材210b，可充分增大通道層400與閘極結構200（即，圓形的奈米片材210b）之間的接觸面積。換句話說，可有效地增大第二電晶體T2B的有效寬度，以提供改善的電性能。
圖7A到圖7D是根據本公開一些替代性實施例的第二電晶體T2C的製造方法的各個階段的俯視圖。圖8A到圖8D及圖9A到圖9D是圖7A到圖7D中的第二電晶體T2C的製造方法的各個階段的剖視圖。應注意的是，圖8A到圖8D的剖視圖是沿圖7A到圖7D中的剖線A-A’截取的且圖9A到圖9D的剖視圖是沿圖7A到圖7D中的剖線B-B’截取的。
參照圖7A、圖8A及圖9A，圖7A、圖8A及圖9A中所示的結構類似於圖2G、圖3G及圖4G中所示的結構，因此類似的元件由相同的附圖標號表示且在本文中省略其詳細說明。換句話說，圖7A、圖8A及圖9A中所示的結構可通過執行圖2A到圖2G、圖3A到圖3G、及圖4A到圖4G中所示的步驟來獲得。如圖8A中所示，通道層400的頂表面、閘極介電層230的頂表面、及堆疊結構GS的頂表面實質上彼此共面。
參照圖7A到圖7B、圖8A到圖8B、及圖9A到圖9B，在奈米片材210b上形成通道層400之後，移除堆疊結構GS中的第二材料層220a以形成中空部分HP。舉例來說，移除堆疊結構GS中的第二材料層220a以暴露出第一材料層210a及閘極介電層230。也就是說，第二材料層220a從閘極介電層230的側壁突出。在一些實施例中，通過蝕刻製程移除第二材料層220a。蝕刻製程包括例如非等向性蝕刻製程（例如乾式蝕刻）或等向性蝕刻製程（例如濕式蝕刻）。在一些實施例中，用於濕式蝕刻的蝕刻劑包括氟化氫（HF）與氨（NH3 ）的組合、HF與四甲基氫氧化銨（TMAH）的組合、或類似組合。另一方面，乾式蝕刻製程包括例如反應性離子蝕刻（RIE）、電感耦合電漿（ICP）蝕刻、電子迴旋共振（ECR）蝕刻、中性束蝕刻（NBE）、及/或類似製程。在一些實施例中，在移除堆疊結構GS中的第二材料層220a之後，形成閘極結構200’。如圖8B中所示，閘極結構200’包括第一材料層210a、奈米片材210b及閘極介電層230。在一些實施例中，閘極介電層230及通道層400包繞奈米片材210b，且第一材料層210a設置在通道層400的相對的兩側上。在一些實施例中，第一材料層210a與奈米片材210b被統稱為閘極結構200’的閘極電極。
參照圖7C、圖8C及圖9C，在堆疊結構GS中的第一材料層210a（即，突出的第一材料層210a）、閘極介電層230及通道層400上形成閘極結構700。在一些實施例中，閘極結構700包括閘極電極710及閘極介電層720。如圖9C中所示，閘極介電層720及閘極電極710依序沉積在通道層400的頂表面T的一部分上。也就是說，閘極結構700覆蓋通道層400的頂表面T的一部分。在一些實施例中，閘極介電層720夾置在通道層400與閘極電極710之間。在一些實施例中，閘極電極710還填充中空部分HP。在一些實施例中，閘極電極710由導電材料製成。舉例來說，閘極電極710可由銅、鈦、鉭、鎢、鋁、鋯、鉿、鈷、鈦鋁、鉭鋁、鎢鋁、鋯鋁、鉿鋁、任何其他合適的含金屬材料、或其組合製成。在一些實施例中，閘極電極710還包括用於微調對應功函數的材料。舉例來說，閘極電極710可包括p型功函數材料，例如Ru、Mo、WN、ZrSi2 、MoSi2 、TaSi2 、NiSi2 、或其組合；或者n型功函數材料，例如Ag、TaCN、Mn、或其組合。在一些實施例中，閘極電極710通過ALD、CVD、PVD、或類似製程進行沉積。
在一些實施例中，閘極介電層720的材料及形成方法類似於圖2E、圖3E及圖4E中的閘極介電層230的材料及形成方法，因此在本文中省略其詳細說明。在一些實施例中，在閘極電極710與閘極介電層720之間可選地形成阻擋層（未繪示），以避免元件之間的原子擴散。在一些實施例中，阻擋層的材料包括TiN、TaN、TiSiN、TaSiN、WSiN、TiC、TaC、TiAlC、TaAlC、TiAlN、TaAlN、或其組合。
應注意的是，儘管圖7A到圖7C、圖8A到圖8C、及圖9A到圖9C示出了在形成閘極結構700之前移除第二材料層220a，但移除第二材料層220a可為可選的。換句話說，在一些替代性實施例中，在第二材料層220a、閘極介電層230及通道層400上形成閘極結構700，而不移除堆疊結構GS中的第二材料層220a。
參照圖7C到圖7D、圖8C到圖8D、及圖9C到圖9D，執行類似於圖2H到圖2J、圖3H到圖3J、及圖4H到圖4J中的步驟的步驟以獲得第二電晶體T2C。如圖7D、圖8D及圖9D中所示，圖7D、圖8D及圖9D中的第二電晶體T2C類似於圖2J、圖3J及圖4J中的第二電晶體T2，因此類似的元件由相同的附圖標號表示且在本文中省略其詳細說明。圖7D、圖8D及圖9D的第二電晶體T2C與圖2J、圖3J及圖4J的第二電晶體T2之間的區別在於：圖7D、圖8D及圖9D的第二電晶體T2C還包括位於通道層400上的閘極結構700。在一些實施例中，閘極結構700局部地覆蓋通道層400。在一些實施例中，閘極結構700位於源極/汲極接觸件600之間。在一些實施例中，閘極結構700的寬度及長度實質上等於閘極結構200’的寬度及長度。然而，本公開不限於此。在一些替代性實施例中，閘極結構700的寬度及/或長度可小於或大於閘極結構200’的寬度及/或長度。在一些實施例中，第二電晶體T2C可被稱為雙閘極電晶體（double gate transistor）或雙重閘極電晶體（dual gate transistor）。在一些實施例中，圖7D、圖8D及圖9D中的第二電晶體T2C可用作圖1中的第二電晶體T2。
圖10A是根據本公開一些替代性實施例的第二電晶體T2D的俯視圖。圖10B及圖10C是圖10A中的第二電晶體T2D的剖視圖。應注意的是，圖10B的剖視圖是沿圖10A中的剖線A-A’截取的且圖10C的剖視圖是沿圖10A中的剖線B-B’截取的。
參照圖10A、圖10B及圖10C，圖10A、圖10B及圖10C中的第二電晶體T2D類似於圖7D、圖8D及圖9D中的第二電晶體T2C，因此類似的元件由相同的附圖標號表示且在本文中省略其詳細說明。圖10A、圖10B及圖10C的第二電晶體T2D與圖7D、圖8D及圖9D的第二電晶體T2C之間的區別在於：在圖10A、圖10B及圖10C的第二電晶體T2D中，閘極結構700還覆蓋通道層400的側壁SW的一部分。舉例來說，閘極電極710及閘極介電層720從通道層400的頂表面T延伸到通道層400的側壁SW。在一些實施例中，閘極介電層720夾置在通道層400與閘極電極710之間。在一些實施例中，閘極電極710及閘極介電層720分別為像圖10C的剖視圖中的倒U形。在一些實施例中，閘極結構700位於源極/汲極接觸件600之間。在一些實施例中，閘極結構700的長度實質上等於閘極結構200’的長度。然而，本公開不限於此。在一些替代性實施例中，閘極結構700的長度可小於或大於閘極結構200’的長度。在一些實施例中，閘極結構700的寬度大於閘極結構200’的寬度。在一些實施例中，第二電晶體T2D可被稱為雙閘極電晶體或雙重閘極電晶體。在一些實施例中，圖10A、圖10B及圖10C中的第二電晶體T2D可用作圖1中的第二電晶體T2。
圖11A是根據本公開一些替代性實施例的第二電晶體T2E的俯視圖。圖11B及圖11C是圖11A中的第二電晶體T2E的剖視圖。應注意的是，圖11B的剖視圖是沿圖11A中的剖線A-A’截取的且圖11C的剖視圖是沿圖11A中的剖線B-B’截取的。
參照圖11A、圖11B及圖11C，圖11A、圖11B及圖11C中的第二電晶體T2E類似於圖2J、圖3J及圖4J中的第二電晶體T2，因此類似的元件由相同的附圖標號表示且在本文中省略其詳細說明。圖11A、圖11B及圖11C的第二電晶體T2E與圖2J、圖3J及圖4J的第二電晶體T2之間的區別在於：圖11A、圖11B及圖11C的第二電晶體T2E還包括頂蓋層800。在一些實施例中，頂蓋層800設置在通道層400上，以保護通道層400免受在電晶體的製造流程期間產生的氫原子（已知氫原子會損壞通道層400）的影響。在一些實施例中，頂蓋層800的材料包括Al2 O3 、ZrNi、或類似材料。在一些實施例中，頂蓋層800通過ALD、CVD、PVD、或類似製程共形地沉積在通道層400的頂表面上。如圖11C中所示，頂蓋層800的至少一部分夾置在通道層400與源極/汲極接觸件600之間。在一些實施例中，通道層400與源極/汲極接觸件600之間的電性連接是通過歐姆接觸（ohmic contact）來實現。在一些實施例中，圖11A、圖11B及圖11C中的第二電晶體T2E可用作圖1中的第二電晶體T2。
根據本公開的一些實施例，一種電晶體包括第一閘極結構、通道層、以及源極/汲極接觸件。所述第一閘極結構包括在垂直方向上隔開地進行堆疊的奈米片材。所述通道層位於所述第一閘極結構上。所述通道層的一部分包繞所述第一閘極結構的所述奈米片材。所述源極/汲極接觸件位於所述奈米片材旁。所述源極/汲極接觸件與所述通道層電性連接。
根據本公開的一些實施例，所述奈米片材在剖視圖中是矩形的奈米片材、圓形的奈米片材或橢圓形的奈米片材。
根據本公開的一些實施例，所述電晶體更包括設置在所述通道層上的第二閘極結構。
根據本公開的一些實施例，所述第二閘極結構覆蓋所述通道層的頂表面的一部分。
根據本公開的一些實施例，所述第二閘極結構更覆蓋所述通道層的側壁的一部分。
根據本公開的一些實施例，所述電晶體更包括位於所述通道層上的頂蓋層，其中所述頂蓋層的至少一部分夾置在所述通道層與所述源極/汲極接觸件之間。
根據本公開的一些實施例，所述第一閘極結構更包括堆疊結構以及閘極介電層。所述堆疊結構由所述奈米片材連接。所述閘極介電層夾置在所述通道層與所述奈米片材之間且夾置在所述通道層與所述堆疊結構之間。
根據本公開的一些實施例，每一所述堆疊結構包括由交替地堆疊在彼此上的第一材料層與第二材料層所形成的層疊結構。
根據本公開的一些實施例，所述第一材料層的材料與所述奈米片材的材料相同。
根據本公開的一些實施例，一種積體電路包括基板及內連結構。所述基板具有嵌置於其中的第一電晶體。所述內連結構設置在所述基板上且包括介電層、嵌置在所述介電層中的記憶單元、以及與所述記憶單元電性連接且嵌置在所述介電層中的第二電晶體。所述第二電晶體包括通道層、第一閘極結構、以及源極/汲極接觸件。所述第一閘極結構包括奈米片材。所述奈米片材穿透過所述通道層。所述源極/汲極接觸件位於所述奈米片材旁。所述源極/汲極接觸件與所述通道層電性連接。
根據本公開的一些實施例，所述第一閘極結構更包括堆疊結構以及閘極介電層。所述堆疊結構設置在所述通道層的相對的兩側上，且所述奈米片材連接所述堆疊結構。所述閘極介電層夾置在所述通道層與所述奈米片材之間且夾置在所述通道層與所述堆疊結構之間。
根據本公開的一些實施例，所述奈米片材在剖視圖中是矩形的奈米片材、圓形的奈米片材或橢圓形的奈米片材。
根據本公開的一些實施例，所述第二電晶體更包括第二閘極結構，所述第二閘極結構覆蓋所述通道層的頂表面的一部分。
根據本公開的一些實施例，所述第二閘極結構更覆蓋所述通道層的側壁的一部分。
根據本公開的一些實施例，所述第二電晶體更包括位於所述通道層上的頂蓋層，且所述頂蓋層的至少一部分夾置在所述通道層與所述源極/汲極接觸件之間。
根據本公開的一些實施例，一種電晶體的製造方法包括至少以下步驟。提供介電層。在所述介電層上形成堆疊。所述堆疊包括交替地堆疊在彼此上的第一材料層與第二材料層。將所述堆疊圖案化以形成堆疊結構及連接所述堆疊結構的奈米片材。在所述奈米片材及所述堆疊結構上形成閘極介電層。在所述奈米片材上形成通道層。所述通道層包繞所述奈米片材及設置在所述奈米片材上的所述閘極介電層。在所述奈米片材旁形成源極/汲極接觸件。
根據本公開的一些實施例，將所述堆疊圖案化包括至少以下步驟。在所述堆疊上形成圖案化罩幕層，其中所述圖案化罩幕層局部地暴露出所述第二材料層。移除被所述圖案化罩幕層暴露出的所述第二材料層，以形成所述堆疊結構及所述奈米片材。
根據本公開的一些實施例，所述電晶體的製造方法更包括至少以下步驟。在所述堆疊結構及所述通道層上形成層間介電層。在所述層間介電層中形成接觸件開口，以局部地暴露出所述通道層。在所述層間介電層的所述接觸件開口中填充導電材料，以形成所述源極/汲極接觸件。
根據本公開的一些實施例，所述電晶體的製造方法更包括至少以下步驟。在所述奈米片材上形成所述通道層之後，移除所述堆疊結構中的所述第二材料層。在所述堆疊結構中的所述第一材料層上以及在所述通道層上形成閘極結構。
根據本公開的一些實施例，所述電晶體的製造方法更包括在所述通道層上形成頂蓋層。
以上概述了若干實施例的特徵，以使所屬領域中的技術人員可更好地理解本公開的各個方面。所屬領域中的技術人員應理解，他們可容易地使用本公開作為設計或修改其他製程及結構的基礎來施行與本文所介紹的實施例相同的目的和/或實現與本文所介紹的實施例相同的優點。所屬領域中的技術人員還應認識到，此種等效構造並不背離本公開的精神及範圍，而且他們可在不背離本公開的精神及範圍的條件下在本文中作出各種改變、代替及變更。
20:基板 30:內連結構 32:導通孔 32A:導通孔 34:導電圖案 36:介電層 40:記憶單元 42:頂部電極 44:儲存層 46:底部電極 50:鈍化層 60:後鈍化層 70:導電墊 80:導電端子 100:第一介電層 200、200’、700:閘極結構 210、210a:第一材料層 210b:奈米片材 220、220a:第二材料層 230、720:閘極介電層 300:圖案化罩幕層 400:通道層 400a:通道材料層 500:第二介電層 600:源極/汲極接觸件 710:閘極電極 800:頂蓋層 AP:開孔 GS:堆疊結構 H:高度 HP:中空部分 IC:積體電路 LS:堆疊 OP:接觸件開口 S:間距 SW:側壁 SW1:第一側壁 SW2:第二側壁 T:頂表面 T1:第一電晶體 T2、T2A、T2B、T2C、T2D、T2E:第二電晶體 W:寬度
圖1是根據本公開一些實施例的積體電路的示意性剖視圖。 圖2A到圖2J是圖1中的第二電晶體的製造方法的各個階段的俯視圖。 圖3A到圖3J及圖4A到圖4J是圖2A到圖2J中的第二電晶體的製造方法的各個階段的剖視圖。 圖5A是根據本公開一些替代性實施例的第二電晶體的俯視圖。 圖5B及圖5C是圖5A中的第二電晶體的剖視圖。 圖6A是根據本公開一些替代性實施例的第二電晶體的俯視圖。 圖6B及圖6C是圖6A中的第二電晶體的剖視圖。 圖7A到圖7D是根據本公開一些替代性實施例的第二電晶體的製造方法的各個階段的俯視圖。 圖8A到圖8D及圖9A到圖9D是圖7A到圖7D中的第二電晶體的製造方法的各個階段的剖視圖。 圖10A是根據本公開一些替代性實施例的第二電晶體的俯視圖。 圖10B及圖10C是圖10A中的第二電晶體的剖視圖。 圖11A是根據本公開一些替代性實施例的第二電晶體的俯視圖。 圖11B及圖11C是圖11A中的第二電晶體的剖視圖。
100:第一介電層
210b:奈米片材
230:閘極介電層
400:通道層
500:第二介電層
600:源極/汲極接觸件
OP:接觸件開口
T2:第二電晶體

Claims (1)

  1. 一種電晶體，包括： 第一閘極結構，包括在垂直方向上隔開地進行堆疊的奈米片材； 通道層，位於所述第一閘極結構上，其中所述通道層的一部分包繞所述第一閘極結構的所述奈米片材；以及 源極/汲極接觸件，位於所述奈米片材旁，其中所述源極/汲極接觸件與所述通道層電性連接。
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