TW201824492A - 半導體裝置及其製造方法 - Google Patents

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張哲誠
林志翰
曾鴻輝
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Abstract

半導體裝置的製造方法(例如鰭式場效電晶體)，包含沉積第一絕緣材料於基底上方，並形成第一導電接點於第一絕緣材料中的步驟。第一導電接點具有突出的最上表面、沿著第一導電接點的中心線的第一高度和沿著第一導電接點的側壁的垂直向量投影的第二高度，第一高度大於第二高度。第二絕緣材料沉積於第一絕緣材料上方，且第二導電接點形成於第二絕緣材料中，第二導電接點設置於第一導電接點上方且至少部分地位於第一導電接點中，第二導電接點的最底表面與第一導電接點之突出的最上表面之間的距離小於約1.0nm。

Description

半導體裝置及其製造方法
本發明實施例係有關於半導體技術，且特別是有關於半導體裝置及其製造方法。
半導體裝置用於各式各樣的電子應用中，舉例來說，例如個人電腦、手機、數位相機和其他電子裝置。半導體裝置一般透過在半導體基底上依序地沉積絕緣層或介電層、導電層和半導體層材料，並使用微影製程圖案化各種材料層，以形成電路組件和元件於其上製造。
半導體工業透過持續降低最小部件(feature)的尺寸，持續改善各種電子組件(例如電晶體、二極體、電阻器、電容器等等)的集成密度，使得更多的組件集成於既定面積中。然而，當降低最小部件的尺寸，出現了應該解決的附加問題。
在一些實施例中，提供半導體裝置，其包含第一導電接點，設置於基底上方，第一導電接點包含具有第一橫向寬度的最上表面；以及第二導電接點，位於第一導電接點上方，第二導電接點包括具有第二橫向寬度的下部，其中第一橫 向寬度大於第二橫向寬度。
在一些其他實施例中，提供半導體裝置，其包含第一絕緣材料，設置於基底上方；第一導電接點，設置於第一絕緣材料中，第一導電接點包含突出的最上表面，第一導電接點沿著第一導電接點的一中心線具有第一高度，第一導電接點沿著第一導電接點的側壁的垂直向量投影具有第二高度，其中第一高度大於第二高度；第二絕緣材料，設置於第一絕緣材料上方；以及第二導電接點，位於第二絕緣材料中，第二導電接點設置於第一導電接點上方且至少部分地位於第一導電接點中。
在另外一些實施例中，提供半導體裝置的製造方法，其包含沉積第一絕緣材料於基底上方；形成第一導電接點於第一絕緣材料中，第一導電接點包含突出的最上表面，第一導電接點沿著第一導電接點的中心線具有第一高度，第一導電接點沿著第一導電接點的側壁的垂直向量投影具有第二高度，其中第一高度大於第二高度；沉積第二絕緣材料於第一絕緣材料上方；以及形成第二導電接點於第二絕緣材料中，第二導電接點設置於第一導電接點上方且至少部分地位於第一導電接點中，其中第二導電接點的最底表面與第一導電接點的最上表面之間的距離小於約1.0nm。
100‧‧‧半導體裝置
101‧‧‧基底
103‧‧‧第一溝槽
105‧‧‧第一隔離區
107‧‧‧鰭
109‧‧‧虛設閘極介電質
111‧‧‧虛設閘極電極
113‧‧‧第一間隔層
115‧‧‧堆疊
201‧‧‧源極/汲極區
203‧‧‧層間介電層
205‧‧‧閘極堆疊
211‧‧‧第一介電材料
213‧‧‧第一金屬材料
215‧‧‧第二金屬材料
217‧‧‧第三金屬材料
221‧‧‧覆蓋層
301‧‧‧硬遮罩
303‧‧‧第一蝕刻製程
305‧‧‧第一開口
401‧‧‧第一接點
403‧‧‧第一蝕刻停止層
405‧‧‧第一介電層
407‧‧‧第二開口
409‧‧‧第二光阻
411‧‧‧第二蝕刻製程
501‧‧‧第二接點
701‧‧‧縫隙
D1‧‧‧第一距離
D2‧‧‧第二距離
D3‧‧‧第三距離
D4‧‧‧第四距離
D5‧‧‧第五距離
H1‧‧‧第一高度
P1‧‧‧第一間距
T1‧‧‧第一厚度
W1‧‧‧第一寬度
W2‧‧‧第二寬度
W3‧‧‧第三寬度
W4‧‧‧第四寬度
W5‧‧‧第五寬度
W6‧‧‧第六寬度
根據以下的詳細說明並配合所附圖式做完整揭露。應注意的是，根據本產業的一般作業，圖示中的各種部件並未必按照比例繪製。事實上，可能任意的放大或縮小各種部 件的尺寸，以做清楚的說明。
第1圖顯示依據一些實施例之形成鰭式場效電晶體(Fin Field Effect Transistor，FinFET)裝置的製程的步驟。
第2A-2B圖顯示依據一些實施例之源極/汲極區的形成。
第3圖顯示依據一些實施例之第一開口的形成。
第4圖顯示依據一些實施例之介電層和第二開口的形成。
第5圖顯示依據一實施例之第二接點的形成。
第6A-6C圖顯示依據一實施例之源極/汲極區的調整。
第7A-7C圖顯示依據一實施例之縫隙(seam)的形成。
第8A-8B圖顯示依據一實施例之第一接點的調整。
第9A-9C圖顯示依據一實施例之縫隙的形成。
第10A-10B圖顯示依據一實施例之第一接點上的垂直側壁。
要瞭解的是本說明書以下的揭露內容提供許多不同的實施例或範例，以實施揭露內容的不同部件。而本說明書以下的揭露內容是敘述各個構件及其排列方式的特定範例，以求簡化揭露內容的說明。當然，這些特定的範例並非用以限定本發明。例如，元件的尺寸並不侷限於揭露內容的範圍或值，而可取決於裝置的製程條件及/或所需性質。再者，若是本說明書以下的揭露內容敘述了將一第一部件形成於一第二部件之上或上方，即表示其包含了所形成的上述第一部件與上述第二部件是直接接觸的實施例，亦包含了尚可將附加的部件形成於上述第一部件與上述第二部件之間，而使上述第一部件與上 述第二部件可能未直接接觸的實施例。另外，本發明的說明中不同範例可能使用重複的參考符號及/或用字。這些重複符號或用字係為了簡化與清晰的目的，並非用以限定各個實施例及/或所述外觀結構之間的關係。
再者，為了方便描述圖式中一元件或部件與另一(複數)元件或(複數)部件的關係，可使用空間相關用語，例如“在...之下”、“下方”、“下部”、“上方”、“上部”及類似的用語。除了圖式所繪示的方位之外，空間相關用語涵蓋使用或操作中的裝置的不同方位。例如，若翻轉圖式中的裝置，描述為位於其他元件或部件“下方”或“在...之下”的元件，將定位為位於其他元件或部件“上方”。因此，範例的用語“下方”可涵蓋上方及下方的方位。所述裝置也可被另外定位(例如，旋轉90度或者位於其他方位)，並對應地解讀所使用的空間相關用語的描述。
請參照第1圖，其顯示例如鰭式場效電晶體(FinFET)裝置的半導體裝置100的透視圖。在一實施例中，半導體裝置100包括基底101，第一溝槽103形成於基底101中。基底101可為矽基底，也可使用其他基底，例如絕緣層上覆半導體(semiconductor-on-insulator，SOI)、應變絕緣層上覆半導體、絕緣層上覆矽鍺。基底101可為p型半導體。在其他實施例中，基底101可為n型半導體。
第一溝槽103可於第一隔離區105之最終形成的初始步驟中形成。第一溝槽103可透過使用遮罩層(未獨立顯示於第1圖)和合適的蝕刻製程形成。舉例來說，遮罩層可為包括氮化矽的硬遮罩，且透過例如化學氣相沉積(chemical vapor deposition，CVD)的製程形成。也可使用其他材料形成遮罩層，例如氧化物、氮氧化物、碳化矽、前述之組合或類似材料。也可使用其他製程形成遮罩層，例如電漿增強化學氣相沉積(plasma-enhanced CVD，PECVD)、低壓化學氣相沉積(low pressure CVD，LPCVD)或甚至氧化矽形成之後再氮化。當遮罩層形成之後，遮罩層可透過合適的光微影製程圖案化，以暴露出基底101將被移除的部分來形成第一溝槽103。
然而，本領域技術人員可理解，上述形成遮罩層的製程和材料並非可用來保護基底101的一部分並同時暴露基底101的其他部分來形成第一溝槽103的唯一方法。任何合適的製程，例如圖案化和顯影的光阻，可用來暴露出要被移除之基底101的一部分，以形成第一溝槽103。所有這些方法完全包含在本發明實施例的範圍中。
當形成和圖案化遮罩層之後，第一溝槽103形成於基底101中。可透過合適的製程例如反應式離子蝕刻(reactive ion etching，RIE)移除暴露的基底101，以形成第一溝槽103於基底101中。也可使用其他合適的製程移除暴露的基底101。在一實施例中，可形成具有從基底101的表面算起小於約5000Å之第一深度的第一溝槽103，例如約2500Å。
然而，本領域技術人員可理解，上述形成第一溝槽103的製程僅為一個可能的製程，並非為唯一的實施例。相反地，可使用任何合適的製程形成第一溝槽103，且任何合適的製程包含可使用任何數目的遮罩和移除步驟。
除了形成第一溝槽103之後，這些遮罩和蝕刻製程 更從基底101未移除的部分形成鰭107。為求方便，顯示於圖中的鰭107透過虛線與基底101隔開，然而，實質的隔開可存在或可不存在。這些鰭107可用來形成如下所述之多閘極之鰭式場效電晶體(FinFET)的通道區。雖然第1圖僅顯示由基底101形成的三個鰭107，然而可使用任何數目的鰭107。
可形成鰭107使其在基底101的表面具有約5nm與約80nm之間的寬度，例如約30nm。此外，鰭107彼此透過約10nm與100nm之間的距離間隔開，例如約50nm。透過以這種方式間隔鰭107，每一個鰭107可形成各自的通道區，且這些鰭107仍足夠靠近彼此以共享共用閘極(下面進一步討論)。
當第一溝槽103和鰭107形成之後，可填入介電材料於第一溝槽103，且可將介電材料凹陷於第一溝槽103中，以形成第一隔離區105。介電材料可為氧化物材料、高密度電漿(high-density plasma，HDP)氧化物或類似材料。在對第一溝槽103實施選擇性的清潔和襯墊(lining)製程之後，介電材料可透過使用化學氣相沉積(CVD)方法(例如高深寬比填溝製程(high aspect ratio process，HARP))、高密度電漿化學氣相沉積(PECVD)方法或本領域已知的其他合適的形成方法形成。
可透過過量填充介電材料於第一溝槽103和基底101並透過合適的製程移除第一溝槽103和鰭107之外的多餘的材料來填充第一溝槽103，合適的製程例如化學機械研磨(chemical mechanical polish，CMP)、蝕刻、前述之組合或類似製程。在一實施例中，移除製程也移除位於鰭107上方之任何的介電材料。因此，介電材料的移除將使鰭107的表面暴露於 進一步的處理步驟。
當第一溝槽103填充介電材料之後，接著將介電材料凹陷遠離鰭107的表面，實施此凹陷步驟以暴露與鰭107的頂表面相鄰之鰭107的側壁的至少一部分。介電材料可透過使用濕蝕刻凹陷，此濕蝕刻為透過將鰭107的頂表面浸於例如HF的蝕刻劑。也可使用其他蝕刻劑，例如H2。也可使用其他方法，例如反應性離子蝕刻、使用例如NH3/NF3的乾蝕刻、化學氧化物移除或乾式化學清洗。可將介電材料凹陷至從鰭107的表面算起約50Å與500Å之間的距離，例如約400Å。此外，此凹陷製程也可移除位於鰭107上方之任何剩餘的介電材料，以確保鰭107暴露於進一步的處理步驟。
然而，本領域技術人員可理解，上述這些步驟可僅為用來填充和凹陷介電材料的全部的製程流程的一部分。舉例來說，也可使用襯墊步驟、清潔步驟、退火步驟、間隙填充步驟、前述之組合和類似步驟來使用介電材料形成和填充第一溝槽103。所有可能的製程步驟完全包含在本發明實施例的範圍中。
在形成第一隔離區105之後，虛設(dummy)閘極介電質109、在虛設閘極介電質109上方的虛設閘極電極111和第一間隔層113可形成於每一鰭107上方。在一實施例中，虛設閘極介電質109可透過熱氧化、化學氣相沉積、濺鍍或本領域已知且使用之用於形成閘極介電質的任何其他的方法形成。依據閘極介電質形成的技術，虛設閘極介電質109在鰭107的頂面上的厚度可不同於虛設閘極介電質109在鰭107的側壁上的厚度。
虛設閘極介電質109可包括例如二氧化矽或氮氧化矽的材料，且具有從約3Å至約100Å的範圍內的厚度，例如約10Å。虛設閘極介電質109可由高介電常數(high permittivity，high-k)材料(例如具有大於約5的相對介電常數)形成，例如氧化鑭(La2O3)、氧化鋁(Al2O3)、氧化鉿(HfO2)、氮氧化鉿(HfON)或氧化鋯(ZrO2)或前述之組合，且有著約0.5Å至約100Å的等效氧化物厚度，例如約10Å或更小。此外，二氧化矽、氮氧化矽及/或高介電常數材料的任何組合也可用於虛設閘極介電質109。
虛設閘極電極111可包括導電材料且可選自包括W、Al、Cu、AlCu、W、Ti、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、Ta、TaN、Co、Ni、前述之組合或類似材料的群組。虛設閘極電極111可透過化學氣相沉積(CVD)、濺鍍沉積或本領域已知且使用之用於沉積導電材料的其他技術沉積。虛設閘極電極111的厚度可在約5Å至約200Å的範圍內。虛設閘極電極111的頂表面可具有非平坦的頂表面，且可在虛設閘極電極111的圖案化或閘極蝕刻之前被平坦化。此時，可將或不將離子引入虛設閘極電極111中。離子可透過離子佈植技術引入。
當形成虛設閘極介電質109和虛設閘極電極111之後，可將虛設閘極介電質109和虛設閘極電極111圖案化，以形成一系列的堆疊115於鰭107上方。堆疊115定義的通道區位於虛設閘極介電質109下方的鰭107的每一側上。堆疊115可透過使用例如習知的沉積和微影技術，沉積和圖案化閘極遮罩(未獨立顯示於第1圖)於虛設閘極電極111上形成。閘極遮罩可包 括常用的遮罩材料和犧牲材料，例如(但不限於)氧化矽、氮氧化矽、SiCON、SiC、SiOC及/或氮化矽，且可沉積約5Å至約200Å之間的厚度。虛設閘極電極111和虛設閘極介電質109可透過乾蝕刻製程蝕刻，以形成圖案化堆疊115。
當圖案化堆疊115之後，可形成第一間隔層113。第一間隔層113可形成於堆疊115的相對側上。第一間隔層113一般透過毯覆式沉積(blanket depositing)間隔層(未獨立顯示於第1圖)於前置結構上形成。間隔層可包括SiN、氮氧化物、SiC、SiON、SiOCN、SiOC、氧化物和類似材料，且可透過使用例如化學氣相沉積(CVD)、高密度電漿化學氣相沉積(PECVD)、濺鍍和其他本領域已知的方法形成此間隔層。間隔層可包括與第一隔離區105中的介電材料不同或相同蝕刻特性的材料。接著，例如透過一道或多道的蝕刻從結構的水平表面移除間隔層，可將第一間隔層113圖案化，以形成第一間隔層113。
在一實施例中，第一間隔層113可形成為具有約5Å與約500Å之間的第一厚度T1。此外，當第一間隔層113形成之後，相鄰於一堆疊115的第一間隔層113可與相鄰於另一堆疊115的第一間隔層113隔開約5Å與約1000Å之間的第一距離D1，例如約40Å。然而，可使用任何合適的厚度和距離。
第2A-2B圖顯示鰭107從未被堆疊115和第一間隔層113保護的區域移除和源極/汲極區201的再成長(第2B圖顯示沿線B-B’，第2A圖的剖面示意圖)。可透過使用堆疊115和第一間隔層113作為硬遮罩，實施反應式離子蝕刻(RIE)，或任何 其他合適的移除方法，將鰭107從未被堆疊115和第一間隔層113保護的區域移除。此移除製程可持續至鰭107與第一隔離區105的表面共平面(如圖示)或持續至鰭107在第一隔離區105的表面下方。
當移除鰭107的這些部分之後，放置硬遮罩(未獨立顯示)並將其圖案化，以覆蓋虛設閘極電極111避免其成長，且可再成長源極/汲極區201與每一鰭107接觸。在一實施例中，可再成長源極/汲極區201，且在一些實施例中，可再成長源極/汲極區201，以形成應力源(stressor)來施加應力至位於堆疊115下方的鰭107的通道區。在一實施例中，鰭107包括矽，且鰭式場效電晶體(FinFET)為p型裝置，源極/汲極區201可透過一材料的選擇性磊晶製程再成長，此材料例如矽或具有與通道區晶格常數(lattice constant)不同的材料，例如矽鍺。磊晶成長製程可使用前驅物，例如矽烷、二氯矽烷、鍺烷和類似材料，且可持續約5分鐘與約120分鐘之間，例如約30分鐘。在一些其他實施例中，源極/汲極區201可包括材料例如GaAs、GaP、GaN、InP、InAs、InSb、GaAsP、AlGaN、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP或前述之組合或類似材料。
在一實施例中，源極/汲極區201可形成為具有約5Å與約1000Å之間的厚度，且具有高於第一隔離區105的第一高度H1，第一高度H1在約1nm與約100nm之間，例如約55nm。在此實施例中，源極/汲極區201可形成為具有在第一隔離區105的上表面上方約5nm與約250nm之間的高度，例如約100nm。然而，可使用任何合適的高度。
當源極/汲極區201形成之後，透過植入合適的摻雜物，摻雜物可植入源極/汲極區201，以補充鰭107中的摻雜物。舉例來說，可植入p型摻雜物例如硼、鎵、銦或類似物，以形成P型金屬氧化物半導體(p-type metal oxide semiconductor，PMOS)裝置。或者，可植入n型摻雜物例如磷、砷、銻或類似物，以形成N型金屬氧化物半導體(n-type metal oxide semiconductor，NMOS)。這些摻雜物可透過使用堆疊115和第一間隔層113作為遮罩植入。應當注意的是，本領域技術人員可了解許多其他製程、步驟或類似手段可用以植入摻雜物。舉例來說，本領域技術人員可了解可透過使用各種間隔層和襯墊的組合實施複數個植入製程，以形成具有適合特定目的之特定形狀或特性的源極/汲極區。任何這些製程可用以植入摻雜物，且上述並不表示將本發明實施例限定於上述的步驟。
此外，在此階段，在源極/汲極區201的形成期間，移除覆蓋虛設閘極電極111的硬遮罩。在一實施例中，硬遮罩透過使用例如對硬遮罩的材料具有選擇性的乾蝕刻製程或濕蝕刻製程移除。然而，可使用任何合適的移除製程。
第2A圖也顯示在堆疊115和源極/汲極區201上方之層間介電(inter-layer dielectric，ILD)層203的形成(以虛線顯示於第2A圖，以更加清楚顯示下方的結構)。層間介電層203可包括例如硼磷矽玻璃(boron phosphorous silicate glass，BPSG)的材料，但也可使用任何合適的介電質。層間介電層203可透過使用例如電漿增強化學氣相沉積(PECVD)的製程形成，但也可替代地使用例如低壓化學氣相沉積(LPCVD)的其他 製程。層間介電層203可形成至約100Å與約3000Å之間的厚度。當層間介電層203形成之後，層間介電層203與第一間隔層113可透過使用例如化學機械研磨製程的平坦化製程平坦化，但也可使用任何合適的製程。
在層間介電層203的形成之後，可移除並取代虛設閘極電極111和虛設閘極介電質109的材料，以形成閘極堆疊205。在一實施例中，虛設閘極電極111可透過使用例如濕蝕刻或乾蝕刻製程移除，此濕蝕刻或乾蝕刻製程使用對虛設閘極電極111的材料具有選擇性的蝕刻劑。然而，可使用任何合適的移除製程。
當移除虛設閘極電極111之後，可再填充留下的開口，以形成閘極堆疊205。在一特定的實施例中，閘極堆疊205包括第一介電材料211、第一金屬材料213、第二金屬材料215和第三金屬材料217。在一實施例中，第一介電材料211為高介電常數(high-k)材料，例如HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、LaO、ZrO、Ta2O5、前述之組合或類似材料，且透過例如原子層沉積、化學氣相沉積或類似方法的製程沉積。可將第一介電材料211沉積至約5Å與約200Å之間的厚度，但也可使用任何合適的材料和厚度。
第一金屬材料213可與第一介電材料211相鄰形成，且可由金屬材料形成，例如Ti、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、WN、其他金屬氧化物、金屬氮化物、金屬矽酸鹽、過渡金屬氧化物、過渡金屬氮化物、過渡金屬矽酸鹽、金屬的氮氧化物、金屬鋁酸鹽、矽酸鋯、鋁酸 鋯、前述之組合或類似材料。第一金屬材料213可透過使用原子層沉積、化學氣相沉積、濺鍍或類似方法的沉積製程沉積至約5Å與約200Å之間的厚度，但也可使用任何合適的沉積製程或厚度。
第二金屬材料215可與第一金屬材料213相鄰形成，且在一特定的實施例中，第二金屬材料215可類似於第一金屬材料213。舉例來說，第二金屬材料215可由金屬材料形成，例如Ti、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、WN、其他金屬氧化物、金屬氮化物、金屬矽酸鹽、過渡金屬氧化物、過渡金屬氮化物、過渡金屬矽酸鹽、金屬的氮氧化物、金屬鋁酸鹽、矽酸鋯、鋁酸鋯、前述之組合或類似材料。此外，第二金屬材料215可透過使用原子層沉積、化學氣相沉積、濺鍍或類似方法的沉積製程沉積至約5Å與約200Å之間的厚度，但也可使用任何合適的沉積製程或厚度。
第三金屬材料217填充透過移除虛設閘極電極111之後留下之開口的剩餘部分。在一實施例中，第三金屬材料217為金屬材料，例如W、Al、Cu、AlCu、W、Ti、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、Ta、TaN、Co、Ni、前述之組合或類似材料，且可透過使用原子層沉積、化學氣相沉積、濺鍍或類似方法的沉積製程來填充及/或過量填充透過移除虛設閘極電極111之後留下的開口。在一特定的實施例中，第三金屬材料217可沉積至約5Å與約500Å之間的厚度，但也可使用任何合適的材料、沉積製程和厚度。
當填充透過移除虛設閘極電極111之後留下的開 口之後，可將材料平坦化，以移除在透過移除虛設閘極電極111之後留下的開口之外的任何材料。在一特定的實施例中，可透過使用例如化學機械研磨的平坦化製程實施移除製程。然而，可使用任何合適的平坦化和移除製程。
在形成和平坦化閘極堆疊205之後，可將閘極堆疊205的材料凹陷，且閘極堆疊205的材料可用覆蓋層221覆蓋。在一實施例中，閘極堆疊205的材料可透過使用例如濕蝕刻或乾蝕刻製程凹陷，此濕蝕刻或乾蝕刻製程使用對閘極堆疊205的材料具有選擇性的蝕刻劑。在一實施例中，可將閘極堆疊205的材料凹陷至約5nm與約150nm之間的距離，例如約120nm。然而，可使用任何合適的製程和距離。
當將閘極堆疊205的材料凹陷之後，可沉積覆蓋層221並用第一間隔層113將覆蓋層221平坦化。在一實施例中，覆蓋層221為例如SiN、SiON、SiCON、SiC、SiOC、前述之組合或類似物的材料，且透過使用原子層沉積、化學氣相沉積、濺鍍或類似方法的沉積製程沉積。覆蓋層221可沉積至約5Å與約200Å之間的厚度，且接著使用例如化學機械研磨的平坦化製程平坦化，使得覆蓋層221平坦於第一間隔層113。
第3圖顯示第一開口305的形成，第一開口305穿透層間介電(ILD)層203，以暴露出源極/汲極區201，並準備第一接點401(未顯示於第3圖，但之後於第4圖顯示並描述)的形成。此外，為了方便起見，閘極堆疊205以簡化的形式顯示，而不顯示附加的層。在一實施例中，第一開口305可透過最初在源極/汲極區201上方放置和圖案化硬遮罩301形成。在一實施例 中，硬遮罩301可為例如氮化矽的介電材料，但也可使用任何合適的遮罩材料。
當放置硬遮罩301之後，將硬遮罩301圖案化。在一實施例中，可透過沉積光阻材料並接著將光阻材料曝光於硬遮罩301上將硬遮罩301圖案化。能量的影響會在被圖案化能量源影響的光阻材料的那些部分中導致化學反應，進而改變光阻材料的曝光部分的物理性質，使得光阻材料之曝光部分的物理性質不同於光阻材料之未曝光部分的物理性質。光阻材料可接著透過顯影劑(未獨立顯示)顯影，以分開光阻材料的曝光部分和光阻材料的未曝光部分，接著硬遮罩301可透過使用非等向性蝕刻圖案化，並以光阻材料作為遮罩。
當將硬遮罩301圖案化之後，第一開口305可透過使用硬遮罩301作為遮罩形成。在一實施例中，第一開口305可透過使用第一蝕刻製程(在第3圖中以波浪線標註為303)形成，第一蝕刻製程可為例如反應性離子蝕刻製程的非等向性蝕刻製程。然而，可使用任何合適的製程，例如濕蝕刻製程，且可使用任何合適的反應物。
第一蝕刻製程303可用於形成第一開口305，以準備第一接點401的形成。在一特定的實施例中，可使用第一蝕刻製程303來移除層間介電(ILD)層203的材料至約10nm與約100nm之間的第二距離D2，例如約80nm。然而，可使用任何合適的深度。此外，在與第一間隔層113的頂部相鄰的位置的第一開口305具有約10nm與約50nm之間的第一寬度W1(來自硬遮罩301)，且也可具有在第一開口305的底部在約8nm與約40nm 之間的第二寬度W2。然而，可使用任何合適的尺寸。
當第一開口305形成之後，可移除硬遮罩301。在一實施例中，硬遮罩可透過使用例如濕蝕刻或乾蝕刻製程移除，此濕蝕刻或乾蝕刻製程使用對硬遮罩301的材料具有選擇性的蝕刻劑。然而，可使用任何合適的移除製程。
第4圖顯示第一接點401的形成以及第一蝕刻停止層403和第一介電層405的形成。選擇性地，在第一接點401的形成之前，可形成矽化物接點。矽化物接點可包括鈦、鎳、鈷或鉺，以降低接點的蕭基阻障高度(Schottky barrier height)。然而，也可使用其他金屬，例如鉑、鈀和類似材料。可透過合適金屬層的毯覆式沉積，接著退火步驟使金屬與下方暴露的矽反應，以實施矽化製程。接著，例如使用選擇性的蝕刻製程移除未反應的金屬。矽化物接點的厚度可在約5nm與約50nm之間。
在一實施例中，第一接點401可為導電材料，例如Al、Cu、W、Co、Ti、Ta、Ru、TiN、TiAl、TiAlN、TaN、TaC、NiSi、CoSi、前述之組合或類似材料，但透過例如濺鍍、化學氣相沉積、電鍍、無電電鍍或類似方法的沉積製程來填充及/或過量填充透過第一蝕刻製程303形成的第一開口305，也可將任何合適的材料沉積於第一開口305中。當填充或過量填充之後，任何沉積在透過第一蝕刻製程303形成的第一開口305之外的材料可透過使用例如化學機械研磨(CMP)的平坦化製程移除。然而，可使用任何合適的材料和形成製程。此外，第一接點401可具有在約5Å與約2000Å之間的厚度，且將具有第一寬 度W1和第二寬度W2。
在一實施例中，第一蝕刻停止層403可透過使用電漿增強化學氣相沉積(PECVD)由氮化矽形成，但也可替代地使用其他材料，例如SiON、SiCON、SiC、SiOC、SiCxNy、SiOx、其他介電質、前述之組合或類似材料，且可替代地使用形成第一蝕刻停止層403的替代技術，例如低壓化學氣相沉積(LPCVD)、物理氣相沉積(physical vapor deposition，PVD)或類似方法。第一蝕刻停止層403可具有在約5Å與約500Å之間的厚度。
當第一蝕刻停止層403形成之後，形成第一介電層405。第一介電層405可由一種或多種合適的介電材料製成，例如低介電常數(low-k)介電質例如碳摻雜氧化物、極低介電常數介電質例如多孔碳摻雜二氧化矽、氧化矽、氮化矽、聚合物例如聚醯亞胺、前述之組合或類似材料。第一介電層405可透過例如旋塗(spin-on)製程或化學氣相沉積(CVD)的製程形成，但也可使用任何合適的製程，且可具有在約10Å與約500Å之間的厚度，例如約100Å。
第4圖也顯示第一介電層405和第一蝕刻停止層403的圖案化，以形成暴露出第一接點401的第二開口407。在一實施例中，第一介電層405和第一蝕刻停止層403可透過最初在第一介電層405上方放置和圖案化第二光阻409圖案化。在一實施例中，第二光阻409可為使用圖案化能量曝光的三層光阻，以將第二光阻409圖案化。接著，可將第二光阻409顯影並蝕刻，以將第二光阻409圖案化。
當圖案化第二光阻409之後，透過使用第二光阻409作為遮罩，第二光阻409的圖案可轉移至第一介電層405和第一蝕刻停止層403。在一實施例中，第一介電層405可透過使用第二蝕刻製程(在第4圖中以波浪線標註為411)圖案化，第一蝕刻製程可為例如反應性離子蝕刻製程的非等向性蝕刻製程。然而，可使用任何合適的製程，例如濕蝕刻製程，且可使用任何合適的反應物。
第二蝕刻製程411可用於移除第一介電層405的材料以形成第二開口407，以準備第二接點501(未顯示於第4圖，但之後於第5圖顯示並描述)的形成。在一特定的實施例中，可使用第二蝕刻製程411來移除第一介電層405的材料直至暴露出第一蝕刻停止層403。然而，可使用任何移除的合適製程，例如濕蝕刻。
當暴露出第一蝕刻停止層403之後，第一介電層405的圖案可轉移至第一蝕刻停止層403，以暴露出第一接點401。在一實施例中，圖案可透過例如反應性離子蝕刻的非等向性蝕刻製程轉移，此非等向性蝕刻製程使用對第一蝕刻停止層403的材料具有選擇性的蝕刻劑。然而，也可使用任何合適的蝕刻劑或製程，例如濕蝕刻。
此外，在打開第一蝕刻停止層403以暴露出下方的第一接點401之後，可停止蝕刻而不延伸至第一接點401，或者可繼續輕微地過蝕刻並形成第二開口407部分地延伸至第一接點401中。在一特定的實施例中，第二開口407可延伸至第一接點401中約2nm與約20nm之間的第三距離D3，例如小於約 10nm。然而，可使用任何合適的距離。
第5圖顯示第二光阻409的移除以及第二接點501的形成。在一實施例中，第二光阻409可透過使用例如灰化(ashing)製程移除，由此增加第二光阻409的溫度直至第二光阻409經歷熱分解，此時可輕易移除第二光阻409。然而，也可使用任何合適的移除製程，例如濕蝕刻。
當暴露出第一接點401之後，可沉積導電材料以填充及/或過量填充第二開口407，以與第一接點401電性連接。在一實施例中，第二接點501可為例如鎢(W)的導電材料，但也可使用任何合適的材料，例如鋁、銅、前述之合金、前述之組合或類似材料，且可透過使用例如濺鍍、化學氣相沉積、電鍍(使用晶種層)、無電電鍍或類似方法的沉積製程填充及/或過量填充第二開口407。
當填充及/或過量填充之後，在第二開口407之外的任何沉積材料可透過例如化學機械研磨(CMP)的平坦化製程移除。透過填充第二開口407，第二接點501將呈現第二開口407的形狀，且將隨著第二接點501延伸遠離第一接點401而具有一連續增加的寬度。在一特定的實施例中，第二接點501可具有與第一接點401相鄰之約3nm與約20nm之間的第三寬度W3，而第二接點501可具有與第一蝕刻停止層403的頂表面相鄰之約3nm與約30nm之間的第四寬度W4。此外，第二接點501在其頂部可具有約5nm與約35nm之間的第五寬度W5。然而，可使用任何合適的尺寸。
在一特定的實施例中，第一接點401和第二接點 501的各種寬度彼此相關，以確保合適的接觸。在一例子中，第一寬度W1與第四寬度W4的比值大於1，而第五寬度W5與第三寬度W3的比值也大於1。在另一實施例中，第三寬度W3與第二寬度W2的比值小於1，且第二寬度W2與第四寬度W4的比值大於1，使得第四寬度W4-第二寬度W2小於零。在另一實施例中，第一寬度W1大於第二寬度W2，第二寬度W2大於第五寬度W5，第五寬度W5大於第四寬度W4，第四寬度W4大於第三寬度W3。
第6A-6C圖顯示另外的實施例，其中源極/汲極區201的形狀依據需要調整。在第6A圖的實施例中，將源極/汲極區201的頂表面的形狀在結構中調整為凹形，其中相鄰閘極堆疊205之間為小於約15nm的第一間距P1。在一特定的實施例中，可透過在層間介電(ILD)層203的蝕刻期間暴露出源極/汲極區201，並在暴露出源極/汲極區201之後過蝕刻源極/汲極區201而得到此凹形。舉例來說，在一實施例中，其中使用終點偵測(end point detection)來確定何時暴露出源極/汲極區201，可實施小於約30%之終點偵測的時間的額外過蝕刻。此額外過蝕刻和間距的組合使源極/汲極區201具有凹形頂表面的形狀以及完全移除層間介電層203。
接著，請參照第6B圖，將源極/汲極區201的頂表面的形狀調整為當源極/汲極區201延伸於第一間隔層113之間時具有平坦的形狀。在第6B圖的實施例中，將源極/汲極區201的頂表面的形狀在結構中調整為平坦的形狀，其中裝置的通道長度大於約50nm。在一特定的實施例中，可透過在層間介電(ILD)層203的蝕刻期間暴露出源極/汲極區201，並當終點偵測 顯示暴露出源極/汲極區201時停止蝕刻而得到此平坦的形狀。此蝕刻和通道長度的組合使源極/汲極區201具有平坦頂表面的形狀以及完全移除層間介電層203。
接著，請參照第6C圖，將源極/汲極區201的頂表面的形狀調整為當源極/汲極區201延伸於第一間隔層113之間時具有凸形。在本實施例中，可實施如上述關於第6A圖之相似的移除製程(例如暴露出源極/汲極區201的蝕刻製程)。然而，在此實施例中，閘極堆疊205的第一間距P1可在約15nm與約20nm之間。如此一來，透過使用移除製程與過蝕刻，將源極/汲極區201的頂表面的形狀調整為凸形。
第7A-7C圖顯示分別相似於上述關於第6A-6C圖之實施例的其他實施例。在這些實施例中，取代具有無縫隙的閘極堆疊205，閘極堆疊205包括縫隙701或孔隙(void)於閘極堆疊205的材料中。當對於短通道裝置閘極寬度小且使用非順應性(non-conformal)沉積製程時，縫隙701在閘極堆疊205中的第三金屬材料217的沉積製程期間形成。在得到縫隙701的形成的特定實施例中，使用例如化學氣相沉積或物理氣相沉積的非順應性沉積製程於裝置上，其中閘極寬度等於或小於15nm。
第8A-8B圖顯示將第一接點401的頂表面的形狀調整遠離如上述平坦形狀之更多的實施例。在第8A圖顯示的實施例中，調整第一接點401的頂表面，使第一接點401的頂表面具有凹形。在一實施例中，第一接點401的頂表面可向下傾斜約1nm與約10nm之間的第四距離D4。然而，可使用任何合適的距離。
為了得到第一接點401的凹形，可修改上述關於第4圖的平坦化製程。特別來說，在一實施例中，其中平坦化製程為使用研磨漿(slurry)的化學機械研磨，可選擇優先對第一接點401的材料(例如鎢)具選擇性的研磨漿，使第一接點401的材料具有高蝕刻率。有著這樣的高蝕刻率，第一接點401的材料將成碟狀，進而造成第一接點401的材料凹陷成凹形。
第8B圖顯示另一實施例，其中第一接點401的頂表面的形狀並非調整為具有凹形，而是調整為具有凸形。在本實施例中，第一接點401的頂表面可向上延伸，使第一接點401的中央高度高於第一接點401的邊緣高度大於約1nm的第五距離D5。然而，可使用任何合適的距離。
為了得到第一接點401的凸形，可修改上述關於第4圖的平坦化製程。特別來說，在一實施例中，其中平坦化製程為使用研磨漿的化學機械研磨，可選擇緩慢移除第一接點401的材料的研磨漿。有著這樣的第一接點401的材料的緩慢移除，第一接點401的材料將以緩慢的速率移除，並造成第一接點401的材料形成凸形。
在另一實施例中，可並非透過修改研磨漿而是透過修改閘極堆疊205之間的第一間距P1，調整第一接點401的頂表面的形狀。在其中需要第8A圖的凹形的一實施例中，第一間距P1可形成為大於約80nm。在其中需要第8B圖的凸形的一實施例中，第一間距P1可調整為小於30nm。最後，如果需要第一接點401的頂表面為平坦，可將第一間距P1調整為約30nm與約80nm之間。
第9A-9C圖顯示分別相似於第8A-8C圖中描述之實施例的其他實施例。然而，在第9A-9C圖顯示的實施例中，閘極堆疊205形成為包含上述關於第7A-7C圖的縫隙701。
第10A-10B圖顯示其中第一接點401形成為有著垂直或大致垂直側壁的其他實施例。在此實施例中，第一接點401可具有固定的寬度，例如在約5nm與約40nm之間的第六寬度W6，例如約20nm。然而，可使用任何合適的寬度。
為了形成垂直或大致垂直的第一接點401的側壁，可調整第一蝕刻製程303(上述關於第3圖)的製程條件。在一特定的實施例中，可將第一蝕刻製程303的偏壓和壓力調整為高偏壓和低壓。此高偏壓和低壓將使第一接點401的側壁形成為垂直或大致垂直。然而，可使用用於形成垂直側壁的任何合適製程。
第10B圖顯示相似於上述關於第10A圖的實施例。舉例來說，第10B圖顯示的實施例可包含具有垂直或大致垂直側壁的第一接點401。然而，在本實施例中，閘極堆疊205另外包含如上述關於第7A-7C圖的縫隙701。
透過形成使用描述於此的實施例的結構，可在鰭式場效電晶體(FinFET)製程中達到較佳的製程裕度和內聯控制。這允許更小的間隙和更高的產率增益。
在一代表性的實施例中，半導體裝置(例如鰭式場效電晶體(FinFET))包括第一導電接點，設置於基底上方，第一導電接點包括具有第一橫向寬度的一最上表面；以及第二導電接點，位於第一導電接點上方，第二導電接點包括具有第二橫 向寬度的下部，其中第一橫向寬度大於第二橫向寬度。第一導電接點橫向相鄰閘極結構設置，且第二導電接點設置於閘極結構上方的水平面。半導體裝置可更包括第一導通孔，延伸並接觸閘極結構的頂表面的至少一部份；以及第二導通孔，延伸並接觸第二導電接點的頂表面的至少一部份。第二導通孔的最底部分可設置於第一導通孔的最底部分上方的水平面。半導體裝置可更包括蝕刻停止層(ESL)，設置於閘極結構上方的水平面，第二導電接點穿透蝕刻停止層。第一導電接點和第二導電接點可具有錐形的側壁輪廓。第二導電接點可具有最底表面設置低於第一導電接點的最上表面。第一導電接點的最上表面可沿著遠離基板的方向突出。第一導電接點的最大垂直高度大於第一導電接點的側壁的垂直距離的向量投影。第二導電接點的最底表面與第一導電接點的最上表面之間的距離可小於約1.0nm。半導體裝置可更包括矽化物區域，介於第一導電接點的最底表面與源極/汲極區之間。
在另一代表性的實施例中，半導體裝置包括第一絕緣材料設置於基底上方，且第一導電接點設置於第一絕緣材料中。第一導電接點具有突出的最上表面，具有沿著第一導電接點的中心線的第一高度，且具有沿著第一導電接點的側壁的垂直向量投影的第二高度，第一高度大於第二高度。第二絕緣材料設置於第一絕緣材料上方，且第二導電接點位於第二絕緣材料中。第二導電接點設置於第一導電接點上方且至少部分地位於第一導電接點中。第一導電接點可橫向相鄰鰭式場效電晶體(FinFET)閘極結構設置，且第二導電接點可設置於鰭式場效 電晶體閘極結構上方的水平面。半導體裝置可更包括第一導通孔延伸並接觸鰭式場效電晶體閘極結構的頂表面的至少一部份，以及第二導通孔延伸並接觸第二導電接點的頂表面的至少一部份。第二導通孔的最底部分可設置於第一導通孔的最底部分下方的水平面。半導體裝置可更包括蝕刻停止層(ESL)，設置於鰭式場效電晶體閘極結構上方的水平面，第二導電接點穿透蝕刻停止層。第一導電接點和第二導電接點具有錐形的側壁輪廓。第二導電接點的最底表面與第一導電接點的突出的最上表面之間的距離小於約1.0nm。
在另一代表性的實施例中，半導體裝置(例如鰭式場效電晶體(FinFET))的製造方法從沉積第一絕緣材料於基底上方的步驟開始。第一導電接點形成於第一絕緣材料中，第一導電接點具有突出的最上表面。沿著第一導電接點的中心線的第一高度大於沿著第一導電接點的側壁的垂直向量投影的第二高度。第二絕緣材料沉積於第一絕緣材料上方，第二導電接點形成於第二絕緣材料中，第二導電接點設置於第一導電接點上方且至少部分地位於第一導電接點中，有著第二導電接點的最底表面與第一導電接點的最上表面之間的距離小於約1.0nm。此方法可更包括在沉積第一絕緣材料之前，成長磊晶區域於基底上方的步驟。此方法可更包括形成矽化物區域介於第一導電接點與磊晶區域之間的步驟。此方法可更包括形成蝕刻停止層(ESL)於第一絕緣材料與第二絕緣材料之間的步驟，且第二導電接點穿透第一導電接點上方的蝕刻停止層的一部分。
前述內文概述了許多實施例的特徵，使本技術領域中具有通常知識者可以從各個方面更佳地了解本發明實施例。本技術領域中具有通常知識者應可理解，且可輕易地以本發明實施例為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本發明的發明精神與範圍。在不背離本發明的發明精神與範圍之前提下，可對本發明進行各種改變、置換或修改。

Claims (15)

  1. 一種半導體裝置，包括：一第一導電接點，設置於一基底上方，該第一導電接點包括具有一第一橫向寬度的一最上表面；以及一第二導電接點，位於該第一導電接點上方，該第二導電接點包括具有一第二橫向寬度的一下部，其中該第一橫向寬度大於該第二橫向寬度。
  2. 如申請專利範圍第1項所述之半導體裝置，其中該第一導電接點橫向相鄰一閘極結構設置，且該第二導電接點設置於該閘極結構上方的一水平面。
  3. 如申請專利範圍第2項所述之半導體裝置，更包括：一孔隙，位於該閘極結構中；以及一蝕刻停止層，設置於該閘極結構上方的一水平面，其中該第二導電接點穿透該蝕刻停止層。
  4. 如申請專利範圍第1項所述之半導體裝置，其中該第二導電接點具有一最底表面設置於低於該第一導電接點的該最上表面。
  5. 如申請專利範圍第1或4項所述之半導體裝置，其中該第一導電接點的該最上表面沿著遠離該基板的方向突出。
  6. 如申請專利範圍第5項所述之半導體裝置，其中該第一導電接點的一最大垂直高度大於該第一導電接點的一側壁的垂直距離的向量投影。
  7. 如申請專利範圍第6項所述之半導體裝置，其中該第二導電接點的該最底表面與該第一導電接點的該最上表面之間 的一距離小於約1.0nm。
  8. 如申請專利範圍第7項所述之半導體裝置，更包括一矽化物區域，介於該第一導電接點的一最底表面與一源極/汲極區之間。
  9. 一種半導體裝置，包括：一第一絕緣材料，設置於一基底上方；一第一導電接點，設置於該第一絕緣材料中，該第一導電接點包括一突出的最上表面，該第一導電接點沿著該第一導電接點的一中心線具有一第一高度，該第一導電接點沿著該第一導電接點的一側壁的一垂直向量投影具有一第二高度，其中該第一高度大於該第二高度；一第二絕緣材料，設置於該第一絕緣材料上方；以及一第二導電接點，位於該第二絕緣材料中，該第二導電接點設置於該第一導電接點上方且至少部分地位於該第一導電接點中。
  10. 如申請專利範圍第9項所述之半導體裝置，其中該第一導電接點橫向相鄰一鰭式場效電晶體閘極結構設置，且該第二導電接點設置於該鰭式場效電晶體閘極結構上方的一水平面。
  11. 如申請專利範圍第10項所述之半導體裝置，更包括：一孔隙，位於該鰭式場效電晶體閘極結構中；以及一蝕刻停止層，設置於該鰭式場效電晶體閘極結構上方的一水平面，其中該第二導電接點穿透該蝕刻停止層。
  12. 如申請專利範圍第1或9項所述之半導體裝置，其中該第 一導電接點和該第二導電接點具有錐形的側壁輪廓。
  13. 如申請專利範圍第9項所述之半導體裝置，其中該第二導電接點的一最底表面與該第一導電接點的該突出的最上表面之間的一距離小於約1.0nm。
  14. 一種半導體裝置的製造方法，包括：沉積一第一絕緣材料於一基底上方；形成一第一導電接點於該第一絕緣材料中，該第一導電接點包括一突出的最上表面，該第一導電接點沿著該第一導電接點的一中心線具有一第一高度，該第一導電接點沿著該第一導電接點的一側壁的一垂直向量投影具有一第二高度，其中該第一高度大於該第二高度；沉積一第二絕緣材料於該第一絕緣材料上方；以及形成一第二導電接點於該第二絕緣材料中，該第二導電接點設置於該第一導電接點上方且至少部分地位於該第一導電接點中，其中該第二導電接點的一最底表面與該第一導電接點的最上表面之間的一距離小於約1.0nm。
  15. 如申請專利範圍第14項所述之半導體裝置的製造方法，更包括：在沉積該第一絕緣材料之前，成長一磊晶區域於該基底上方；形成一矽化物區域介於該第一導電接點與該磊晶區域之間；以及形成一蝕刻停止層於該第一絕緣材料與該第二絕緣材料之間，其中該第二導電接點穿透該第一導電接點上方的該蝕 刻停止層的一部分。
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