KR101954509B1 - 반도체 디바이스 및 방법 - Google Patents

반도체 디바이스 및 방법 Download PDF

Info

Publication number
KR101954509B1
KR101954509B1 KR1020170021694A KR20170021694A KR101954509B1 KR 101954509 B1 KR101954509 B1 KR 101954509B1 KR 1020170021694 A KR1020170021694 A KR 1020170021694A KR 20170021694 A KR20170021694 A KR 20170021694A KR 101954509 B1 KR101954509 B1 KR 101954509B1
Authority
KR
South Korea
Prior art keywords
conductive contact
semiconductor device
contact portion
layer
conductive
Prior art date
Application number
KR1020170021694A
Other languages
English (en)
Other versions
KR20180015562A (ko
Inventor
처쳉 창
치한 린
홍후에이 청
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20180015562A publication Critical patent/KR20180015562A/ko
Application granted granted Critical
Publication of KR101954509B1 publication Critical patent/KR101954509B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/535—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including internal interconnections, e.g. cross-under constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7855—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with at least two independent gates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/764—Air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/7684—Smoothing; Planarisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
    • H01L21/76889—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances by forming silicides of refractory metals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53257—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a refractory metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/63—Connectors not provided for in any of the groups H01L24/10 - H01L24/50 and subgroups; Manufacturing methods related thereto
    • H01L24/64—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/26—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys
    • H01L29/267—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/408—Electrodes ; Multistep manufacturing processes therefor with an insulating layer with a particular dielectric or electrostatic property, e.g. with static charges or for controlling trapped charges or moving ions, or with a plate acting on the insulator potential or the insulator charges, e.g. for controlling charges effect or potential distribution in the insulating layer, or with a semi-insulating layer contacting directly the semiconductor surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41791—Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H01L29/456—Ohmic electrodes on silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4983—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET with a lateral structure, e.g. a Polysilicon gate with a lateral doping variation or with a lateral composition variation or characterised by the sidewalls being composed of conductive, resistive or dielectric material
    • H01L29/4991—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET with a lateral structure, e.g. a Polysilicon gate with a lateral doping variation or with a lateral composition variation or characterised by the sidewalls being composed of conductive, resistive or dielectric material comprising an air gap
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7831—Field effect transistors with field effect produced by an insulated gate with multiple gate structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7843—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being an applied insulating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76804—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics by forming tapered via holes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76805—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics the opening being a via or contact hole penetrating the underlying conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Geometry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Thin Film Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

반도체 디바이스(예를 들어, 핀 전계 효과 트랜지스터)를 제조하기 위한 대표적인 방법은 기판 위에 제 1 절연 재료를 퇴적시키는 단계, 및 제 1 절연 재료 내에 제 1 도전성 접촉부를 형성하는 단계를 포함한다. 제 1 도전성 접촉부는 돌출된 최상위면과 함께, 제 1 도전성 접촉부의 중앙 부분을 따르는 제1 높이, 및 제 1 도전성 접촉부의 측벽의 수직 벡터 투사를 따르는 제2 높이를 갖는다. 제 1 높이는 제 2 높이보다 크다. 제 1 절연 재료 위에 제 2 절연 재료가 퇴적되고, 제 2 절연 재료 내에 제 2 도전성 접촉부가 형성된다. 제 2 도전성 접촉부는 제 1 도전성 접촉부 위에 그리고 적어도 부분적으로 제 1 도전성 접촉부 내에 배치된다. 제 2 도전성 접촉부의 최하위면과 제 1 도전성 접촉부의 돌출된 최상위면 사이의 거리는 약 1.0 nm보다 작다.

Description

반도체 디바이스 및 방법{SEMICONDUCTOR DEVICE AND METHOD}
본 발명은 반도체 디바이스 및 방법에 관한 것이다.
본 출원은 "접촉부 구조물 및 그 형성 방법(Contact Structure and Method of Forming Same)"이라는 명칭으로 2016년 8월 3일에 출원된 미국 가출원 제 62/370,583 호, 및 "반도체 디바이스 및 방법"이라는 명칭으로 2016년 10월 7일에 출원된 미국 가출원 제 62/405,737 호에 우선권 및 이익을 주장하며, 이들 가출원들은 그 전체가 참조로서 본원에 포함된다.
반도체 디바이스들은, 예를 들어 개인용 컴퓨터들, 셀 폰들, 디지털 카메라들, 및 다른 전자 장비와 같은 다양한 전자 응용들에서 사용된다. 반도체 디바이스들은 일반적으로 반도체 기판 위에 절연 층들 또는 유전체 층들, 도전 층들, 및 반도체 재료 층들을 순차적으로 퇴적시키고, 리소그래피를 사용하여 다양한 재료 층들을 패터닝하여 기판 상에 회로 컴포넌트들 및 엘리먼트들을 형성함으로써 제조된다.
반도체 산업은, 지속적인 최소 피처 사이즈 감소에 의해 다양한 전자 컴포넌트들(예를 들어, 트랜지스터들, 다이오드들, 저항기들, 캐패시터들 등)의 집적 밀도를 향상시키는 것을 지속하고 있으며, 이는 보다많은 컴포넌트들이 주어진 영역 내에 집적되는 것을 가능하게 한다. 그러나, 최소 피처 사이즈가 감소됨에 따라, 처리되어야 할 추가적인 문제들이 발생한다.
본 개시의 양태들은 첨부 도면들과 함께 읽혀질 때 이어지는 상세한 설명으로부터 최상으로 이해된다. 본 산업에서의 표준적인 관행에 따라, 다양한 피처들이 축척대로 도시되지 않았음을 유념한다. 실제로, 다양한 피처들의 치수들은 논의의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 몇몇 실시예들에 따른 finFET(fin field-effect transistor) 디바이스를 형성하는 프로세스에서의 단계들을 예시한다.
도 2a 내지 도 2b는 몇몇 실시예들에 따른 소스/드레인 영역들의 형성을 예시한다.
도 3은 몇몇 실시예들에 따른 제 1 개구부의 형성을 예시한다.
도 4는 몇몇 실시예들에 따른 유전체 층 및 제 2 개구부의 형성을 예시한다.
도 5는 몇몇 실시예들에 따른 제 2 접촉부의 형성을 예시한다.
도 6a 내지 도 6c는 몇몇 실시예들에 따른 소스/드레인 영역의 튜닝을 예시한다.
도 7a 내지 도 7c는 실시예에 따른 심(seam)의 형성을 예시한다.
도 8a 내지 도 8b는 실시예에 따른 제 1 접촉부의 튜닝을 예시한다.
도 9a 내지 도 9c는 실시예에 따른 심의 형성을 예시한다.
도 10a 내지 도 10b는 실시예에 따른 제 1 접촉부 상의 수직 측벽들을 예시한다.
이어지는 개시는 본 발명의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들 또는 예시들을 제공한다. 본 개시를 단순화하기 위해 컴포넌트들 및 배열들의 특정 예시들이 아래에 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 제한적이도록 의도된 것은 아니다. 예를 들어, 이어지는 설명에서 제 2 피처 위의 또는 제 2 피처 상의 제 1 피처의 형성은 제 1 피처 및 제 2 피처가 직접적으로 접촉하여 형성되는 실시예들을 포함할 수 있으며, 또한 제 1 피처 및 제 2 피처가 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제 1 피처와 제 2 피처 사이에 형성될 수 있는 실시예들을 포함할 수 있다. 또한, 본 개시는 다양한 예시들에서 참조 부호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화의 목적을 위한 것이며, 그 자체가 논의되는 다양한 실시예들 및/또는 구성들 사이의 관계에 영향을 주는 것은 아니다.
또한, "밑", "아래", "보다 아래", "위", "보다 위" 등과 같은 공간 상대적 용어들은, 도면들에 예시된 바와 같이, 다른 엘리먼트(들) 또는 피처(들)에 대한 하나의 엘리먼트 또는 피처의 관계를 설명하도록 설명의 용이성을 위해 본원에서 사용될 수 있다. 공간 상대적 용어들은 도면들에 도시된 배향에 더하여, 사용 중이거나 또는 동작 중인 디바이스의 상이한 배향들을 망라하도록 의도된 것이다. 장치는 이와 다르게 배향(90° 또는 다른 배향들로 회전)될 수 있으며, 본원에서 사용되는 공간 상대적 기술어들이 그에 따라 유사하게 해석될 수 있다.
이제 도 1을 참조하면, 여기서는 finFET 디바이스와 같은 반도체 디바이스(100)의 사시도가 예시된다. 실시예에서, 반도체 디바이스(100)는 트렌치들(103)이 내부에 형성되어 있는 기판(101)을 포함한다. 기판(101)은 실리콘 기판일 수 있지만, 반도체 온 절연체(semiconductor-on-insulator; SOI), 스트레이닝된(strained) SOI, 및 실리콘 게르마늄 온 절연체(silicon germanium on insulator)와 같은 다른 기판들이 사용될 수 있다. 기판(101)은 p형(p-type) 반도체일 수 있지만, 다른 실시예들에서 n형(n-type) 반도체일 수 있다.
제 1 트렌치들(103)은 제 1 격리 영역들(105)의 최종적인(eventual) 형성에 있어서의 초기 단계로서 형성될 수 있다. 제 1 트렌치들(103)은 적절한 에칭 프로세스에 따라 마스킹 층(도 1에 별도로 예시되지는 않음)을 사용하여 형성될 수 있다. 예를 들어, 산화물들, 산화질화물들, 실리콘 카바이드, 이들의 조합들 등과 같은 다른 재료들, 및 플라즈마 강화 화학적 기상 증착(plasma enhanced chemical vapor deposition; PECVD), 저압 화학적 기상 증착(low pressure chemical vapor deposition; LPCVD), 또는 심지어 실리콘 산화물 형성에 이은 질화(nitridation)와 같은 다른 프로세스들이 이용될 수 있지만, 마스킹 층은 화학적 기상 증착(CVD)과 같은 프로세스를 통해 형성되는 실리콘 질화물을 포함하는 하드마스크일 수 있다. 마스킹 층이 형성되면, 이 마스킹 층은 적절한 포토리소그래픽 프로세스를 통해 패터닝되어, 제 1 트렌치들(103)을 형성하기 위해 제거될 기판(101)의 해당 부분들을 노출시킬 수 있다.
그러나, 당업자가 인식할 바와 같이, 마스킹 층을 형성하기 위한 위에서 설명된 프로세스들 및 재료들은, 기판(101)의 부분들을 보호하면서 제 1 트렌치들(103)의 형성을 위해 기판(101)의 다른 부분들을 노출시키는데 사용될 수 있는 유일한 방법은 아니다. 제 1 트렌치들(103)을 형성하기 위해 제거될 기판(101)의 부분들을 노출시키기 위해, 패터닝되고 현상된(developed) 포토레지스트와 같은 임의의 적절한 프로세스가 이용될 수 있다. 모든 그러한 방법들은 본 실시예들의 범위 내에 완전히 포함되도록 의도된다.
마스킹 층이 형성되고 패터닝되면, 기판(101) 내에 제 1 트렌치들(103)이 형성된다. 노출된 기판(101)은, 임의의 적절한 프로세스가 사용될 수 있지만, 기판(101) 내에 제 1 트렌치들(103)을 형성하기 위한 반응성 이온 에칭(reactive ion etching; RIE)과 같은 적절한 프로세스를 통해 제거될 수 있다. 실시예에서, 제 1 트렌치들(103)은 기판(101)의 표면으로부터 약 2,500 Å와 같이, 약 5,000 Å보다 작은 제 1 깊이를 갖도록 형성될 수 있다.
그러나, 당업자가 인식할 바와 같이, 제 1 트렌치들(103)을 형성하기 위한 위에서 설명된 프로세스는 단지 하나의 가능한 프로세스일 뿐이며, 유일한 실시예일 것을 의미하는 것은 아니다. 그 보다는, 제 1 트렌치들(103)이 형성될 수 있는 임의의 적절한 프로세스가 이용될 수 있고, 임의의 수의 마스킹 및 제거 단계들을 포함하는 임의의 적절한 프로세스가 사용될 수 있다.
제 1 트렌치들(103)을 형성하는 것에 추가하여, 마스킹 및 에칭 프로세스는, 제거되지 않은 채 남아있는 기판(101)의 해당 부분들로부터 핀들(107)을 추가적으로 형성한다. 편의를 위해, 핀들(107)이 점선에 의해 기판(101)으로부터 분리된 것으로서 도면들에 예시되었지만, 표시의 물리적 분리가 존재하거나 존재하지 않을 수 있다. 이들 핀들(107)은, 아래에서 논의될 바와 같이, 다중 게이트(multiple-gate) FinFET 트랜지스터들의 채널 영역을 형성하기 위해 사용될 수 있다. 도 1은 기판(101)으로부터 형성되는 3개의 핀들(107)만을 예시하는 반면, 임의의 수의 핀들(107)이 이용될 수 있다.
핀들(107)은, 약 30 nm와 같이, 약 5 nm 내지 약 80 nm 사이의 기판(101)의 표면에서의 폭을 갖도록 형성될 수 있다. 추가적으로, 핀들(107)은 약 50 nm와 같이, 약 10 nm 내지 약 100 nm 사이의 거리만큼 서로 이격될 수 있다. 그러한 방식으로 핀들(107)을 이격시킴으로써, 핀들(107)은 분리된 채널 영역을 각각 형성하면서, 여전히 공통 게이트를 공유할만큼 충분히 근접해 있을 수 있다(아래에서 더욱 논의됨).
제 1 트렌치들(103) 및 핀들(107)이 형성되면, 제 1 트렌치들(103)은 유전체 재료로 충전될 수 있고, 유전체 재료가 제 1 트렌치들(103) 내에서 리세싱되어 제 1 격리 영역들(105)을 형성할 수 있다. 유전체 재료는 산화물 재료, 고밀도 플라즈마(high-density plasma; HDP) 산화물 등일 수 있다. 유전체 재료는, 제 1 트렌치들(103)의 선택적 세정 및 라이닝 후에, 본 기술분야에 알려진 바와 같은 화학적 기상 증착(CVD) 방법(예를 들어, HARP 프로세스), 고밀도 플라즈마 CVD 방법, 또는 다른 적절한 형성 방법을 사용하여 형성될 수 있다.
제 1 트렌치들(103)은 유전체 재료로 제 1 트렌치들(103) 및 기판(101)을 과충전(overfilling)함으로써 충전될 수 있고, 이어서 화학적 기계적 폴리싱(chemical mechanical polishing; CMP), 에칭, 이들의 조합 등과 같은 적절한 프로세스를 통해 제 1 트렌치들(103) 및 핀들(107)의 외부에 있는 과잉 재료를 제거한다. 실시예에서, 제거 프로세스는 핀들(107) 위에 위치되는 임의의 유전체 재료를 또한 제거하여, 이 유전체 재료의 제거가 추가적인 프로세싱 단계들을 위해 핀들(107)의 표면을 노출시킬 것이다.
제 1 트렌치들(103)이 유전체 재료로 충전되면, 이어서 이 유전체 재료는 핀들(107)의 표면으로부터 리세싱될 수 있다. 리세싱이 수행되어 핀들(107)의 최상면에 인접해 있는 핀들(107)의 측벽들의 적어도 일부를 노출시킬 수 있다. 유전체 재료는, H2와 같은 다른 에천트들, 반응성 이온 에칭, NH3/NF3와 같은 에천트들로의 건식 에칭, 화학적 산화물 제거, 또는 건식 화학적 세정과 같은 다른 방법들이 사용될 수 있지만, 습식 에칭을 사용하여 HF와 같은 에천트 내로 핀들(107)의 최상면을 딥핑(dipping)함으로써 리세싱될 수 있다. 유전체 재료는 약 400 Å과 같이, 약 50 Å 내지 약 500 Å 사이의 핀들(107)의 표면으로부터의 거리로 리세싱될 수 있다. 추가적으로, 리세싱은 또한 핀들(107) 위에 위치되는 임의의 남아있는 유전체 재료를 제거하여, 추가적인 프로세싱을 위해 핀들(107)이 노출되는 것을 보장할 수 있다.
그러나, 당업자가 인식할 바와 같이, 위에서 설명된 단계들은 유전체 재료를 충전하고 리세싱하는데 사용되는 전체 프로세스 흐름의 일부일뿐일 수 있다. 예를 들어, 제 1 트렌치들(103)을 형성하고 유전체 재료로 충전하기 위해, 또한 라이닝 단계들, 세정 단계들, 어닐링 단계들, 갭 충전 단계들, 이들의 조합들 등이 이용될 수 있다. 가능한 프로세스 단계들 모두가 본 실시예의 범위 내에 완전히 포함되도록 의도된다.
제 1 격리 영역들(105)이 형성된 후, 더미 게이트 유전체(109), 더미 게이트 유전체 위의 더미 게이트 전극(111), 및 제 1 스페이서들(113)이 핀들(107) 각각 위에 형성될 수 있다. 실시예에서, 더미 게이트 유전체(109)는 열 산화, 화학적 기상 증착, 스퍼터링, 또는 게이트 유전체를 형성하기 위해 본 기술분야에 알려지고 사용되는 임의의 다른 방법들에 의해 형성될 수 있다. 게이트 유전체 형성의 기술에 따라, 핀들(107)의 최상단 상의 더미 게이트 유전체(109) 두께는 핀들(107)의 측벽 상의 게이트 유전체 두께와 상이할 수 있다.
더미 게이트 유전체(109)는 약 10 옹스트롬과 같이, 약 3 옹스트롬 내지 약 100 옹스트롬의 범위의 두께를 갖는 실리콘 이산화물 또는 실리콘 산화질화물과 같은 재료를 포함할 수 있다. 더미 게이트 유전체(109)는 약 10 옹스트롬 또는 그 이하와 같이, 약 0.5 옹스트롬 내지 약 100 옹스트롬의 균등한 산화물 두께를 갖는, 란타늄 산화물(La2O3), 알루미늄 산화물(Al2O3), 하프늄 산화물(HfO2), 하프늄 산화질화물(HfON), 또는 지르코늄 산화물(ZrO2), 또는 이들의 조합들과 같은 고 유전율(high permittivity)(high-k) 재료로 형성될 수 있다. 추가적으로, 더미 게이트 유전체(109)를 위해 실리콘 이산화물, 실리콘 산화질화물, 및/또는 하이 k(high-k) 재료들의 임의의 조합이 또한 사용될 수 있다.
더미 게이트 전극(111)은 도전성 재료를 포함할 수 있고, W, Al, Cu, AlCu, W, Ti, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TiN, Ta, TaN, Co, Ni, 이들의 조합들 등을 포함하는 그룹으로부터 선택될 수 있다. 더미 게이트 전극(111)은 화학적 기상 증착(CVD), 스퍼터 증착, 또는 도전성 재료들을 퇴적시키기 위해 본 기술분야에 알려지고 사용되는 다른 기술들에 의해 퇴적될 수 있다. 더미 게이트 전극(111)의 두께는 약 5 Å 내지 약 200 Å의 범위 내에 있을 수 있다. 더미 게이트 전극(111)의 최상면은 비평탄한 최상면을 가질 수 있고, 더미 게이트 전극(111)의 패터닝 또는 게이트 에칭 전에 평탄화될 수 있다. 이 시점에서 더미 게이트 전극(111) 내에 이온들이 도입될 수 있거나 도입되지 않을 수 있다. 이온들은, 예를 들어 이온 주입 기술들에 의해 도입될 수 있다.
더미 게이트 유전체(109) 및 더미 게이트 전극(111)이 형성되면, 더미 게이트 유전체(109) 및 더미 게이트 전극(111)이 패터닝되어 핀들(107) 위에 일련의 스택(stack)들(115)을 형성할 수 있다. 스택들(115)은 더미 게이트 유전체(109) 아래에 있는 핀들(107)의 각각의 측부 상에 위치되는 다수의 채널 영역들을 규정한다. 스택들(115)은, 예를 들어 본 기술분야에 알려진 퇴적 및 포토리소그래피 기술들을 사용하여, 더미 게이트 전극(111) 상에 게이트 마스크(도 1에 별도로 예시되지는 않음)를 퇴적시키고 패터닝함으로써 형성될 수 있다. 게이트 마스크는 통상적으로 사용되는 마스킹 및 실리콘 산화물, 실리콘 산화질화물, SiCON, SiC, SiOC, 및/또는 실리콘 질화물과 같은(그러나 이들에 제한되지 않는) 희생 재료들을 포함할 수 있고, 약 5 Å 내지 약 200 Å 사이의 두께로 퇴적될 수 있다. 더미 게이트 전극(111) 및 더미 게이트 유전체(109)는 패터닝된 스택들(115)을 형성하기 위해 건식 에칭 프로세스를 사용하여 에칭될 수 있다.
스택들(115)이 패터닝되면, 제 1 스페이서들(113)이 형성될 수 있다. 제 1 스페이서들(113)은 스택들(115)의 대향 측부들 상에 형성될 수 있다. 제 1 스페이서들(113)은 일반적으로, 이전에 형성된 구조물 상에 스페이서 층(도 1에 별도로 예시되지는 않음)을 블랭킷(blanket) 퇴적시킴으로써 형성된다. 스페이서 층은 SiN, 산화질화물, SiC, SiON, SiOCN, SiOC, 산화물 등을 포함할 수 있으며, 화학적 기상 증착(CVD), 플라즈마 인핸스드(enhanced) CVD, 스퍼터, 및 본 기술분야에 알려진 다른 방법들과 같은 그러한 층을 형성하기 위해 이용되는 방법들에 의해 형성될 수 있다. 스페이서 층은 제 1 격리 영역들(105) 내의 유전체 재료와는 상이한 에칭 특성들을 갖는 상이한 재료 또는 제 1 격리 영역들(105) 내의 유전체 재료와 동일한 재료를 포함할 수 있다. 제 1 스페이서들(113)은 이어서, 가령 구조물의 수평 표면들로부터 스페이서 층을 제거하여 제 1 스페이서들(113)을 형성하기 위한 하나 이상의 에칭들에 의해 패터닝될 수 있다.
실시예에서, 제 1 스페이서들(113)은 약 5 Å 내지 약 500 Å 사이의 제 1 두께(T1)를 갖도록 형성될 수 있다. 추가적으로, 제 1 스페이서들(113)이 형성되면, 하나의 스택(115)에 인접해 있는 제 1 스페이서(113)는 다른 스택(115)에 인접해 있는 제 1 스페이서(113)로부터 약 40 Å과 같이, 약 5 Å 내지 약 1000 Å 사이의 제 1 거리(D1)만큼 이격될 수 있다. 그러나, 임의의 적절한 두께들 및 거리들이 이용될 수 있다.
도 2a 및 도 2b는 스택들(115) 및 제 1 스페이서들(113)에 의해 보호되지 않는 해당 영역들로부터의 핀들(107)의 제거, 및 소스/드레인 영역들(201)의 재성장을 예시한다[도 2b는 라인(B-B')을 따른 도 2a의 단면도를 예시함]. 스택들(115) 및 제 1 스페이서들(113)에 의해 보호되지 않는 해당 영역들로부터의 핀들(107)의 제거는, 스택들(115) 및 제 1 스페이서들(113)을 하드마스크들로서 사용하는 반응성 이온 에칭(RIE)에 의해, 또는 임의의 다른 적절한 제거 프로세스에 의해 수행될 수 있다. 핀들(107)이 (예시된 바와 같이) 제 1 격리 영역들(105)의 표면과 동일 평면을 이루거나 또는 제 1 격리 영역들(105)의 표면 아래에 있을 때까지 제거가 지속될 수 있다.
핀들(107)의 이들 부분들이 제거되면, 하드마스크(별도로 예시되지는 않음)가 위치되고 패터닝되어 더미 게이트 전극(111)을 커버해서 성장을 방지하고, 소스/드레인 영역들(201)이 핀들(107) 각각과 접촉하여 재성장될 수 있다. 실시예에서, 소스/드레인 영역들(201)이 재성장될 수 있고, 몇몇 실시예들에서 소스/드레인 영역들(201)이 재성장되어 스택들(115) 아래에 위치되는 핀들(107)의 채널 영역들에 응력을 부여할 스트레서(stressor)를 형성할 수 있다. 실시예에서, 핀들(107)은 실리콘을 포함하고 FinFET은 p형 디바이스이며, 소스/드레인 영역들(201)은 실리콘과 같은 재료 또는 채널 영역들과는 상이한 격자 상수를 갖는 실리콘 게르마늄과 같은 재료로의 선택적인 에피택셜 프로세스를 통해 재성장될 수 있다. 에피택셜 성장 프로세스는 실란(silane), 디클로로실란(dichlorosilane), 게르만(germane) 등과 같은 프리커서들을 사용할 수 있고, 약 30 분과 같이, 약 5 분 내지 약 120 분 사이 동안 지속할 수 있다. 다른 실시예들에서, 소스/드레인 영역들(201)은 GaAs, GaP, GaN, InP, InAs, InSb, GaAsP, AlGaN, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP; 또는 조합들 등과 같은 재료들을 포함할 수 있다.
실시예에서, 소스/드레인 영역들(201)은 약 5 Å 내지 약 1000 Å 사이의 두께, 및 약 55 nm와 같이, 약 1 nm 내지 약 100 nm 사이의, 제 1 격리 영역들(105) 위로의 제 1 높이(H1)를 갖도록 형성될 수 있다. 이 실시예에서, 소스/드레인 영역들(201)은 약 100 nm와 같이, 약 5 nm 내지 약 250 nm 사이의, 제 1 격리 영역들(105)의 상단 면 위로의 높이를 갖도록 형성될 수 있다. 그러나, 임의의 적절한 높이가 이용될 수 있다.
소스/드레인 영역들(201)이 형성되면, 핀들(107) 내에 적절한 도펀트들을 주입하여 도펀트들을 보충함으로써 소스/드레인 영역들(201) 내에 도펀트들이 주입될 수 있다. 예를 들어, PMOS 디바이스를 형성하기 위해 붕소, 갈륨, 인듐 등과 같은 p형 도펀트들이 주입될 수 있다. 대안적으로, NMOS 디바이스를 형성하기 위해 인, 비소, 안티몬 등과 같은 n형 도펀트들이 주입될 수 있다. 이들 도펀트들은 스택들(115) 및 제 1 스페이서들(113)을 마스크들로서 사용하여 주입될 수 있다. 도펀트들을 주입하기 위해 많은 다른 프로세스들, 단계들 등이 사용될 수 있다는 점을 당업자가 자각할 것이라는 점에 유념해야 한다. 예를 들어, 당업자는 특정 목적을 위해 적절한 특정 형태 또는 특성을 갖는 소스/드레인 영역들을 형성하기 위해 스페이서들 및 라이너들의 다양한 조합들을 사용하여 복수의 주입들이 수행될 수 있다는 점을 자각할 것이다. 이들 프로세스들 중 임의의 프로세스가 도펀트들을 주입하기 위해 사용될 수 있고, 위의 설명은 본 발명을 위에 제시된 단계들에 제한하는 것을 의미하는 것은 아니다.
추가적으로 이 시점에서, 소스/드레인 영역들(201)의 형성 동안 더미 게이트 전극(111)을 커버했던 하드마스크가 제거된다. 실시예에서, 하드마스크는, 예를 들어 하드마스크의 재료에 따라 선택적인 습식 또는 건식 에칭 프로세스를 사용하여 제거될 수 있다. 그러나, 임의의 적절한 제거 프로세스가 이용될 수 있다.
도 2a는 또한, 스택들(115) 및 소스/드레인 영역들(201) 위의 층간 유전체(inter-layer dielectric; ILD) 층(203)(그 아래에 있는 구조물들을 보다 명확하게 예시하기 위해 도 2a에서 점선들로 예시됨)의 형성을 예시한다. ILD 층(203)은 붕소 인 실리케이트 글래스(boron phosphorous silicate glass; BPSG)와 같은 재료를 포함할 수 있지만, 임의의 적절한 유전체들이 사용될 수 있다. ILD 층(203)은 LPCVD와 같은 다른 프로세스들이 대안적으로 사용될 수 있지만, PECVD와 같은 프로세스를 사용하여 형성될 수 있다. ILD 층(203)은 약 100 Å 내지 약 3,000 Å 사이의 두께로 형성될 수 있다. ILD 층(203)이 형성되면, 이 ILD 층(203)은, 임의의 적절한 프로세스가 이용될 수 있지만, 예를 들어 화학적 기계적 폴리싱 프로세스와 같은 평탄화 프로세스를 사용하여 제 1 스페이서들(113)과 함께 평탄화될 수 있다.
ILD 층(203)의 형성 후, 더미 게이트 전극(111)의 재료 및 더미 게이트 유전체(109)가 제거되고 대체되어 게이트 스택(205)을 형성할 수 있다. 실시예에서, 더미 게이트 전극(111)은, 예를 들어 더미 게이트 전극(111)의 재료에 따라 선택적인 에천트들을 이용하는 습식 또는 건식 에칭 프로세스를 사용하여 제거될 수 있다. 그러나, 임의의 적절한 제거 프로세스가 이용될 수 있다.
더미 게이트 전극(111)이 제거되면, 이후에 남아있는 개구부들은 재충전되어 게이트 스택(205)을 형성할 수 있다. 특정 실시예에서, 게이트 스택(205)은 제 1 유전체 재료(211), 제 1 금속 재료(213), 제 2 금속 재료(215), 및 제 3 금속 재료(217)를 포함한다. 실시예에서, 제 1 유전체 재료(211)는, 원자 층 증착(atomic layer deposition), 화학적 기상 증착 등과 같은 프로세스를 통해 퇴적되는 HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, LaO, ZrO, Ta2O5, 이들의 조합들 등과 같은 하이 k 재료이다. 제 1 유전체 재료(211)는, 임의의 적절한 재료 및 두께가 이용될 수 있지만, 약 5 Å 내지 약 200 Å 사이의 제 1 두께로 퇴적될 수 있다.
제 1 금속 재료(213)는 제 1 유전체 재료(211)에 인접하여 형성될 수 있고, Ti, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TiN, TaN, Ru, Mo, WN, 다른 금속 산화물들, 금속 질화물들, 금속 실리케이트들, 전이 금속 산화물들, 전이 금속 질화물들, 전이 금속 실리케이트들, 금속들의 산화질화물들, 금속 알루미네이트들, 지르코늄 실리케이트, 지르코늄 알루미네이트, 이들의 조합들 등과 같은 금속성 재료로 형성될 수 있다. 제 1 금속 재료(213)는, 임의의 적절한 퇴적 프로세스 또는 두께가 사용될 수 있지만, 원자 층 증착, 화학적 기상 증착, 스퍼터링 등과 같은 퇴적 프로세스를 사용하여 약 5 Å 내지 약 200 Å 사이의 두께로 퇴적될 수 있다.
제 2 금속 재료(215)는 제 1 금속 재료(213)에 인접하여 형성될 수 있고, 특정 실시예에서 제 1 금속 재료(213)와 유사할 수 있다. 예를 들어, 제 2 금속 재료(215)는 Ti, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TiN, TaN, Ru, Mo, WN, 다른 금속 산화물들, 금속 질화물들, 금속 실리케이트들, 전이 금속 산화물들, 전이 금속 질화물들, 전이 금속 실리케이트들, 금속들의 산화질화물들, 금속 알루미네이트들, 지르코늄 실리케이트, 지르코늄 알루미네이트, 이들의 조합들 등과 같은 금속성 재료로 형성될 수 있다. 추가적으로, 제 2 금속 재료(215)는, 임의의 적절한 퇴적 프로세스 또는 두께가 사용될 수 있지만, 원자 층 증착, 화학적 기상 증착, 스퍼터링 등과 같은 퇴적 프로세스를 사용하여, 약 5 Å 내지 약 200 Å 사이의 두께로 퇴적될 수 있다.
제 3 금속 재료(217)는 더미 게이트 전극(111)의 제거 이후에 남아있는 개구부의 나머지를 충전한다. 실시예에서, 제 3 금속 재료(217)는 W, Al, Cu, AlCu, W, Ti, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TiN, Ta, TaN, Co, Ni, 이들의 조합들 등과 같은 금속성 재료이고, 원자 층 증착, 화학적 기상 증착, 스퍼터링 등과 같은 퇴적 프로세스를 사용하여 퇴적되어, 더미 게이트 전극(111)의 제거 이후에 남아있는 개구부를 충전하고/하거나 과충전할 수 있다. 특정 실시예에서, 제 2 금속 재료(217)는, 임의의 적절한 재료, 퇴적 프로세스, 및 두께가 이용될 수 있지만, 약 5 Å 내지 약 500 Å 사이의 두께로 퇴적될 수 있다.
더미 게이트 전극(111)의 제거 이후에 남아있는 개구부가 충전되면, 더미 게이트 전극(111)의 제거 이후에 남아있는 개구부의 외부에 있는 임의의 재료를 제거하기 위해 재료들이 평탄화될 수 있다. 특정 실시예에서, 화학적 기계적 폴리싱과 같은 평탄화 프로세스를 사용하여 제거가 수행될 수 있다. 그러나, 임의의 적절한 평탄화 및 제거 프로세스가 이용될 수 있다.
게이트 스택(205)의 재료들이 형성되고 평탄화된 후, 게이트 스택(205)의 재료들이 리세싱되고 캡핑(capping) 층(221)으로 캡핑될 수 있다. 실시예에서, 게이트 스택(205)의 재료들은, 예를 들어 게이트 스택(205)의 재료들에 따라 선택적인 에천트들을 이용하는 습식 또는 건식 프로세스를 사용하여 리세싱될 수 있다. 실시예에서, 게이트 스택(205)의 재료들은 약 120 nm와 같이, 약 5 nm 내지 약 150 nm 사이의 거리로 리세싱될 수 있다. 그러나, 임의의 적절한 프로세스 및 거리들이 이용될 수 있다.
게이트 스택(205)의 재료들이 리세싱되면, 캡핑 층(221)이 퇴적되고 제 1 스페이서들(113)과 함께 평탄화될 수 있다. 실시예에서, 캡핑 층(221)은 원자 층 증착, 화학적 기상 증착, 스퍼터링 등과 같은 퇴적 프로세스를 사용하여 퇴적되는 SiN, SiON, SiCON, SiC, SiOC, 이들의 조합들 등과 같은 재료이다. 캡핑 층(221)은 약 5 Å 내지 약 200 Å 사이의 두께로 퇴적되고, 이어서 화학적 기계적 폴리싱과 같은 평탄화 프로세스를 사용하여 평탄화되어 캡핑 층(221)이 제 1 스페이서들(113)과 동일 평면을 이룰 수 있다.
도 3은, 제 1 접촉부(401)(도 3에 예시되지는 않았지만 도 4에 대해 아래에서 설명됨)의 형성을 위한 준비로 소스/드레인 영역들(201)을 노출시키기 위해, ILD 층(203)을 통한 제 1 개구부(305)의 형성을 예시한다. 추가적으로, 편의를 위해, 게이트 스택(205)은 추가적인 층들을 도시하지 않고 단순한 형식으로 예시된다. 실시예에서, 제 1 개구부(305)는 소스/드레인 영역들(201) 위에 하드마스크(301)를 초기에 위치시키고 패터닝함으로써 형성될 수 있다. 실시예에서, 하드마스크(301)는 실리콘 질화물과 같은 유전체 재료일 수 있지만, 임의의 적절한 마스킹 재료가 이용될 수 있다.
하드마스크(301)가 위치되면, 이 하드마스크(301)가 패터닝된다. 실시예에서, 하드마스크(301)는, 하드마스크(301) 상에 감광성 재료를 퇴적시키고 이어서 노출시킴으로써 패터닝될 수 있다. 에너지의 영향은 패터닝된 에너지 소스에 의해 영향받는 감광성 재료의 해당 부분들에서 화학적 반응을 야기할 것이므로, 포토레지스트의 노출된 부분들의 물리적 특성들을 변형시켜서 감광성 재료의 노출된 부분들의 물리적 특성들이 감광성 재료의 노출되지 않은 부분들의 물리적 특성들과는 상이하도록 한다. 이어서, 감광성 재료의 노출된 부분을 감광성 재료의 노출되지 않은 부분으로부터 분리시키기 위해 감광성 재료가 예를 들어 현상액(developer)(별도로 예시되지는 않음)으로 현상될 수 있고, 이어서 이방성(anisotropic) 에칭, 및 마스크로서 감광성 재료를 사용하여 하드마스크(301)가 패터닝될 수 있다.
하드마스크(301)가 패터닝되면, 마스크로서 하드마스크(301)를 사용하여 제 1 개구부(305)가 형성될 수 있다. 실시예에서, 반응성 이온 에칭 프로세스와 같은 이방성 에칭 프로세스일 수 있는 [도면 부호 303으로 라벨링된 물결선에 의해 도 3에 나타내어진] 제 1 에칭 프로세스를 사용하여 제 1 개구부(305)가 형성될 수 있다. 그러나, 습식 에칭 프로세스와 같은 임의의 적절한 프로세스 및 임의의 적절한 반응제(reactant)들이 사용될 수 있다.
제 1 접촉부(401)의 형성을 위한 준비로 제 1 개구부(305)를 형성하기 위해 제 1 에칭 프로세스(303)가 이용될 수 있다. 특정 실시예에서, 약 80 nm와 같이, 약 10 nm 내지 약 100 nm 사이의 제 2 거리(D2)로 ILD 층(203)의 재료를 제거하기 위해 제 1 에칭 프로세스(303)가 이용될 수 있다. 그러나, 임의의 적절한 깊이가 이용될 수 있다. 추가적으로, 제 1 개구부(305)는 제 1 스페이서(113)의 최상단에 인접해 있는 지점에서 약 10 nm 내지 약 50 nm 사이의 [하드마스크(301)로부터의] 제 1 폭(W1)을 가질 수 있고, 또한 제 1 개구부(305)의 바닥부에서 약 8 nm 내지 약 40 nm 사이의 제 2 폭(W2)을 가질 수 있다. 그러나, 임의의 적절한 치수들이 이용될 수 있다.
제 1 개구부(305)가 형성되면, 하드마스크(301)가 제거될 수 있다. 실시예에서, 하드마스크(301)는, 예를 들어 하드마스크(301)의 재료에 따라 선택적인 에천트를 사용하는 습식 또는 건식 에칭 프로세스를 사용하여 제거될 수 있다. 그러나, 또한 임의의 적절한 제거 프로세스가 이용될 수 있다.
도 4는 제 1 에칭 저지 층(403) 및 제 1 유전체 층(405)의 형성뿐만 아니라 제 1 접촉부(401)의 형성을 예시한다. 선택적으로, 제 1 접촉부(401)의 형성 전에, 규화물(silicide) 접촉부가 형성될 수 있다. 규화물 접촉부는, 접촉부의 쇼키트 배리어(Schottky barrier) 높이를 감소시키기 위해 티타늄, 니켈, 코발트, 또는 에르븀을 포함할 수 있다. 그러나, 백금, 팔라듐 등과 같은 다른 금속들이 또한 사용될 수 있다. 적절한 금속 층의 블랭킷 퇴적에 의해, 그리고 이어서 금속이 그 아래에 있는 노출된 실리콘과 반응하도록 하는 어닐링 단계에 의해 실리사이드화(silicidation)가 수행될 수 있다. 이어서, 반응하지 않은 금속이 가령 선택적 에칭 프로세스로 제거된다. 규화물 접촉부의 두께는 약 5 nm 내지 약 50 nm 사이에 있을 수 있다.
실시예에서, 제 1 접촉부(401)는, Al, Cu, W, Co, Ti, Ta, Ru, TiN, TiAl, TiAlN, TaN, TaC, NiSi, CoSi, 이들의 조합들 등과 같은 도전성 재료일 수 있지만, 스퍼터링, 화학적 기상 증착, 전자도금(electroplating), 무전해(electroless) 도금 등과 같은 퇴적 프로세스를 사용하여 제 1 개구부(305) 내에 임의의 적절한 재료가 퇴적되어, 제 1 에칭 프로세스(303)에 의해 형성된 제 1 개구부(305)를 충전하고/하거나 과충전할 수 있다. 제 1 개구부(305)가 충전되거나 과충전되면, 제 1 에칭 프로세스(303)에 의해 형성된 제 1 개구부(305)의 외부에 있는 임의의 퇴적된 재료는 화학적 기계적 폴리싱(CMP)과 같은 평탄화 프로세스를 사용하여 제거될 수 있다. 그러나, 임의의 적절한 재료 및 형성 프로세스가 이용될 수 있다. 추가적으로, 제 1 접촉부(401)는 약 5 Å 내지 약 2000 Å 사이의 두께를 가질 수 있고, 제 1 폭(W1) 및 제 2 폭(W2)을 가질 것이다.
일 실시예에서, 제 1 에칭 저지 층(403)은, 플라즈마 강화 화학적 기상 증착(PECVD)을 사용하여 실리콘 질화물로 형성될 수 있지만, SiON, SiCON, SiC, SiOC, SiCxNy, SiOx, 다른 유전체들, 이들의 조합들 등과 같은 다른 재료들, 및 저압 CVD(low pressure CVD; LPCVD), PVD 등과 같은 제 1 에칭 저지 층(403)을 형성하는 대안적인 기술들이 대안적으로 사용될 수 있다. 제 1 에칭 저지 층(403)은 약 5 Å 내지 약 500 Å 사이의 두께를 가질 수 있다.
제 1 에칭 저지 층(403)이 형성되면, 제 1 유전체 층(405)이 형성된다. 제 1 유전체 층(405)은 탄소 도핑된 산화물들과 같은 로우 k(low-k) 유전체들, 탄소 도핑된 다공성(porous) 실리콘 이산화물, 실리콘 산화물, 실리콘 질화물과 같은 극(extremely) 로우 k 유전체들, 폴리이미드와 같은 폴리머, 이들의 조합들 등과 같은 하나 이상의 적절한 유전체 재료들로 제조될 수 있다. 제 1 유전체 층(405)은 임의의 적절한 프로세스가 이용될 수 있지만 스핀 온 프로세스 또는 화학적 기상 증착(CVD)과 같은 프로세스를 통해 형성될 수 있고, 약 100 Å와 같이, 약 10 Å 내지 약 500 Å 사이의 두께를 가질 수 있다.
도 4는 또한, 제 1 접촉부(401)를 노출시키는 제 2 개구부(407)를 형성하기 위한 제 1 유전체 층(405) 및 제 1 에칭 저지 층(403) 모두의 패터닝을 예시한다. 실시예에서, 제 1 유전체 층(405) 및 제 1 에칭 저지 층(403)은, 제 1 유전체 층(405) 위에 제 2 포토레지스트(409)를 초기에 위치시키고 패터닝함으로써 패터닝될 수 있다. 실시예에서, 제 2 포토레지스트(409)는, 제 2 포토레지스트(409)를 패터닝하기 위해, 패터닝된 에너지로 노출되는 3층(tri-layer) 포토레지스트일 수 있다. 이어서, 제 2 포토레지스트(409)가 현상되고 에칭되어 제 2 포토레지스트(409)를 패터닝할 수 있다.
제 2 포토레지스트(409)가 패터닝되면, 마스크로서 제 2 포토레지스트(409)를 사용하여 제 2 포토레지스트(409)의 패턴이 제 1 유전체 층(405) 및 제 1 에칭 저지 층(403)으로 전사될 수 있다. 실시예에서, 반응성 이온 에칭 프로세스와 같은 이방성 에칭 프로세스일 수 있는 [도면 부호 411로 라벨링된 물결선에 의해 도 4에 나타내어진] 제 2 에칭 프로세스를 사용하여 제 1 유전체 층(405)이 패터닝될 수 있다. 그러나, 습식 에칭 프로세스와 같은 임의의 적절한 프로세스 및 임의의 적절한 반응제들이 사용될 수 있다.
제 2 접촉부(501)(도 4에 예시되지는 않았지만 도 5에 대해 아래에서 예시되고 논의됨)의 형성의 준비로 제 1 유전체 층(405)의 재료를 제거하여 제 2 개구부(407)를 형성하기 위해 제 2 에칭 프로세스(411)가 이용될 수 있다. 특정 실시예에서, 제 1 에칭 저지 층(403)이 노출될 때까지 제 1 유전체 층(405)의 재료를 제거하기 위해 제 2 에칭 프로세스(411)가 이용될 수 있다. 그러나, 습식 에칭과 같은 임의의 적절한 제거 프로세스가 이용될 수 있다.
제 1 에칭 저지 층(403)이 노출되면, 제 1 에칭 저지 층(403)을 통해 제 1 유전체 층(405)의 패턴이 전사되어 제 1 접촉부(401)를 노출시킬 수 있다. 실시예에서, 예를 들어 제 1 에층 저지 층(403)의 재료에 따라 선택적인 에천트들을 사용하는 반응성 이온 에칭과 같은 이방성 에칭 프로세스를 사용하여 패턴이 전사될 수 있다. 그러나, 또한 임의의 적절한 에천트들 또는 습식 에칭과 같은 프로세스들이 이용될 수 있다.
추가적으로, 제 1 에칭 저지 층(403)이 개구되어 그 아래에 있는 제 1 접촉부(401)를 노출시킨 후, 에칭은 제 1 접촉부(401) 내로 연장되지 않고 저지될 수 있거나, 또는 지속되어 약간 오버에칭(overetch)되고 제 2 개구부(407)를 제 1 접촉부(401) 내로 부분적으로 연장되도록 형성할 수 있다. 특정 실시예에서, 제 2 개구부(407)는 약 1.0 nm와 같이, 약 2 nm 내지 약 20 nm 사이의 제 3 거리(D3)로 제 1 접촉부(401) 내로 연장될 수 있다. 그러나, 임의의 적절한 거리가 이용될 수 있다.
도 5는 제 2 접촉부(501)의 형성뿐만 아니라 제 2 포토레지스트(409)의 제거를 예시한다. 실시예에서, 제 2 포토레지스트(409)는 예를 들어 애싱(ashing) 프로세스를 사용하여 제거될 수 있는데, 여기서는 제 2 포토레지스트(409)가 쉽게 제거될 수 있는 상태인 열분해를 제 2 포토레지스트(409)가 겪을 때까지, 제 2 포토레지스트(409)의 온도가 증가된다. 그러나, 습식 에칭과 같은 임의의 적절한 제거 프로세스가 또한 이용될 수 있다.
제 1 접촉부(401)가 노출되면, 도전성 재료가 퇴적되어 제 2 개구부(407)를 충전하고/하거나 과충전하여 제 1 접촉부(401)와의 전기적 연결을 이룰 수 있다. 실시예에서, 제 2 접촉부(501)는 알루미늄, 구리, 이들의 합금들, 이들의 조합들 등과 같은 임의의 적절한 재료일 수 있지만 텅스텐(W)과 같은 도전성 재료일 수 있고, 스퍼터링, 화학적 기상 증착, (시드 층으로의) 전기도금, 무전해 도금 등과 같은 퇴적 프로세스를 사용하여 제 2 개구부(407) 내에 임의의 적절한 재료가 퇴적되어 제 2 개구부(407)를 충전하고/하거나 과충전할 수 있다.
제 2 개구부(407)가 충전되거나 과충전되면, 제 2 개구부(407)의 외부에 있는 임의의 퇴적된 재료는 화학적 기계적 폴리싱(CMP)과 같은 평탄화 프로세를 사용하여 제거될 수 있다. 제 2 개구부(407)를 충전함으로써, 제 2 접촉부(501)는 제 2 개구부(407)의 형태를 취할 것이고, 제 2 접촉부(501)는 제 1 접촉부(401)로부터 멀리 연장될수록 일련의 증가되는 폭들을 가질 것이다. 특정 실시예에서, 제 1 접촉부(401)에 인접해 있는 제 2 접촉부(501)는 약 3 nm 내지 약 20 nm 사이의 제 3 폭(W3)을 가질 수 있는 반면, 제 1 에칭 저지 층(403)의 최상면에 인접해 있는 제 2 접촉부(501)는 약 3 nm 내지 약 30 nm 사이의 제 4 폭(W4)을 가질 수 있다. 추가적으로, 제 2 접촉부(501)는 제 2 접촉부(501)의 최상단에서 약 5 nm 내지 약 35 nm 사이의 제 5 폭(W5)을 가질 수 있다. 그러나, 임의의 적절한 치수들이 이용될 수 있다.
특정 실시예에서, 적절한 접촉을 보장하기 위해 제 1 접촉부(401) 및 제 2 접촉부(501)의 다양한 폭들이 서로 관련된다. 일 예시에서, 제 4 폭(W4)에 대한 제 1 폭(W1)의 비율은 1보다 크며, 제 3 폭(W3)에 대한 제 5 폭(W5)의 비율도 1보다 크다. 다른 실시예에서, 제 2 폭(W2)에 대한 제 3 폭(W3)의 비율은 1보다 작으며, 제 4 폭(W4)에 대한 제 2 폭(W2)의 비율은 1보다 커서 제 4 폭(W4)에서 제 2 폭(W2)을 뺀 값이 0보다 작다. 또 다른 실시예에서, 제 1 폭(W1)은 제 2 폭(W2)보다 크며, 제 2 폭(W2)은 제 5 폭(W5)보다 크고, 제 5 폭(W5)은 제 4 폭(W4)보다 크며, 제 4 폭(W4)은 제 3 폭(W3)보다 크다.
도 6a 내지 도 6c는, 소스/드레인 영역들(201)의 형태가 원하는대로 튜닝된 추가적인 실시예들을 예시한다. 도 6a에 예시된 실시예에서, 소스/드레인 영역(201)의 최상면의 형태는 구조물 내에서 오목한 형태를 갖도록 튜닝되고, 인접해 있는 게이트 스택들(205) 사이의 거리는 약 15 nm보다 작은 제 1 피치(P1)이다. 특정 실시예에서, 소스/드레인 영역(201)이 노출된 후 소스/드레인 영역(201)을 오버에칭함으로써, ILD 층(203)을 에칭하여 소스/드레인 영역(201)을 노출시키는 동안 오목한 형태가 획득될 수 있다. 예를 들어, 소스/드레인 영역(201)이 노출되었을 때를 결정하기 위해 종점 감지(end point detection)가 이용되는 실시예에서, 종점 감지까지의 시간의 약 30 %보다 작은 추가적인 오버에칭이 수행될 수 있다. 이 추가적인 오버에칭은, 피치와 함께 소스/드레인 영역(201)이 오목한 최상면 형태를 갖도록 하는 것뿐만 아니라 ILD 층(203)을 완전히 제거한다.
다음으로 도 6b를 보면, 소스/드레인 영역(201)의 최상면의 형태는 제 1 스페이서들(113) 사이에서 연장될 때 평탄한 형태를 갖도록 튜닝된다. 도 6b에 예시된 실시예에서, 소스/드레인 영역(201)의 최상면의 형태는 구조물 내에서 평탄한 형태를 갖도록 튜닝되고, 디바이스의 채널 길이는 약 50 nm보다 크다. 특정 실시예에서, 소스/드레인 영역(201)이 노출되었다는 것을 종점 감지가 나타낼 때 에칭을 저지함으로써, ILD 층(203)을 에칭하여 소스/드레인 영역(201)을 노출시키는 동안 평탄한 형태가 획득될 수 있다. 이 에칭은, 채널 길이와 함께 소스/드레인 영역(201)이 평탄한 최상면 형태를 갖도록 하는 것뿐만 아니라 ILD 층(203)을 완전히 제거한다.
다음으로 도 6c를 보면, 소스/드레인 영역(201)의 최상면의 형태는 제 1 스페이서들(113) 사이에서 연장될 때 볼록한 형태를 갖도록 튜닝된다. 이 실시예에서, 도 6a에 대해 위에서 설명된 바와 같은 유사한 제거 프로세스[예를 들어, 소스/드레인 영역(201)을 노출시키기 위한 에칭 프로세스]가 수행될 수 있다. 그러나, 이 실시예에서, 게이트 스택들(205)의 제 1 피치(P1)는 약 15 nm 내지 약 20 nm 사이에 있을 수 있다. 그와 같이, 오버에칭과 함께 제거 프로세스를 이용함으로써, 소스/드레인 영역(201)의 최상면의 형태가 볼록한 형태를 갖도록 튜닝된다.
도 7a 내지 도 7c는 각각 도 6a 내지 도 6c에 대해 위에서 설명된 실시예들과 유사한 추가적인 실시예들을 예시한다. 이들 실시예들에서, 게이트 스택(205)은, 심없는(seamless) 게이트 스택(205)을 갖기보다는, 게이트 스택(205)의 재료 내에 심(701) 또는 보이드(void)를 포함한다. 심(701)은, 짧은 채널 디바이스에 대해 게이트 폭이 작고 비컨포멀(non-conformal) 퇴적 프로세스가 이용될 때, 게이트 스택(205) 내에 제 3 금속 재료(217)에 대한 퇴적 프로세스 동안 형성된다. 심(701)의 형성을 획득하기 위한 특정 실시예에서, 디바이스 상에 화학적 기상 증착 또는 물리적 기상 증착과 같은 비컨포멀 퇴적 프로세스가 이용되고, 게이트 폭은 10 nm와 동일하거나 이보다 작다.
도 8a 및 도 8b는 제 1 접촉부(401)의 최상면의 형태가 위에서 설명된 바와 같은 평면 형태로부터 튜닝된 추가적인 실시예들을 예시한다. 도 8a에 예시된 실시예에서, 제 1 접촉부(401)의 최상면이 조정되어 제 1 접촉부(401)의 최상면이 오목한 형태를 갖는다. 실시예에서, 제 1 접촉부(401)의 최상면은 약 1 nm 내지 약 10 nm 사이의 제 4 거리(D4)만큼 하향으로 딥핑될 수 있다. 그러나, 임의의 적절한 거리가 이용될 수 있다.
제 1 접촉부(401)의 오목한 형상을 획득하기 위해, 도 4에 대해 위에서 설명된 평탄화 프로세스가 변형될 수 있다. 특히, 평탄화 프로세스가 슬러리(slurry)를 사용하는 화학적 기계적 폴리싱인 실시예에서, 슬러리는 제 1 접촉부(401)의 재료가 높은 에칭율(etch rate)을 갖도록, 우선적으로 제 1 접촉부(401)의 재료(예를 들어, 텅스텐)에 대해 선택적이도록 선택될 수 있다. 그러한 높은 에칭비로 인해, 제 1 접촉부(401)의 재료가 오목해질 것이므로, 제 1 접촉부(401)의 재료가 오목한 형태로 리세싱되게 한다.
도 8b는, 제 1 접촉부(401)의 최상면이 오목한 형태를 갖도록 튜닝되는 대신 볼록한 형태를 갖도록 대신 튜닝되는 다른 실시예를 예시한다. 이 실시예에서, 제 1 접촉부(401)의 중앙 높이가 약 1 nm보다 큰 제 5 거리(D5)만큼 제 1 접촉부(401)의 에지 높이보다 높도록, 제 1 접촉부(401)의 최상면이 상향으로 연장된다. 그러나, 임의의 적절한 거리가 이용될 수 있다.
제 1 접촉부(401)의 볼록한 형상을 획득하기 위해, 도 4에 대해 위에서 설명된 평탄화 프로세스가 변형될 수 있다. 특히, 평탄화 프로세스가 슬러리를 사용하는 화학적 기계적 폴리싱인 실시예에서, 슬러리는 제 1 접촉부(401)의 재료를 천천히 제거하도록 선택될 수 있다. 제 1 접촉부(401)의 재료의 그러한 보다 느린 제거로 인해, 제 1 접촉부(401)의 재료는 보다 느린 비율로 제거될 것이고 제 1 접촉부(401)의 재료가 볼록한 형태로 형성되도록 한다.
다른 실시예에서, 제 1 접촉부(401)의 최상면의 형태는, 슬러리를 변형시키기 않고 게이트 스택들(205) 사이의 제 1 피치(P1)를 변형시킴으로써 튜닝될 수 있다. 도 8a의 오목한 형태를 원하는 실시예에서, 제 1 피치(P1)는 약 80 nm보다 크게 형성될 수 있다. 도 8b의 볼록한 형태를 원하는 실시예에서, 제 1 피치(P1)는 약 30 nm보다 작게 변형될 수 있다. 최종적으로, 제 1 접촉부(401)의 최상면이 평탄한 것을 원한다면, 제 1 피치(P1)는 약 30 nm 내지 약 80 nm 사이로 튜닝될 수 있다.
도 9a 내지 도 9c는 각각 도 8a 내지 도 8c에서 설명된 실시예들과 유사한 추가적인 실시예들을 예시한다. 그러나, 도 9a 내지 도 9c에 예시된 실시예들에서, 게이트 스택(205)은 도 7a 내지 도 7c에 대해 위에서 논의된 바와 같은 심들(701)을 포함하도록 형성된다.
도 10a 및 도 10b는 제 1 접촉부(401)가 수직의 또는 실질적으로 수직의 측벽들을 갖도록 형성되는 실시예들을 예시한다. 이 실시예에서, 제 1 접촉부(401)는 약 20 nm와 같이, 약 5 nm 내지 약 40 nm 사이의 제 6 폭(W6)과 같은 일정한 폭을 가질 수 있다. 그러나, 임의의 적절한 폭이 이용될 수 있다.
제 1 접촉부(401)의 측벽들을 수직 또는 실질적으로 수직이 되도록 형성하기 위해, (도 3에 대해 위에서 설명된) 제 1 에칭 프로세스(303)의 프로세스 조건들이 튜닝될 수 있다. 특정 실시예에서, 제 1 에칭 프로세스(303)의 바이어스 및 압력은 높은 바이어스 및 낮은 압력이 되도록 튜닝될 수 있다. 그러한 높은 바이어스 및 낮은 압력은 제 1 접촉부(401)의 측벽들이 수직 또는 실질적으로 수직이 되도록 작용할 것이다. 그러나, 측벽들을 수직이 되도록 형성하기 위한 임의의 적절한 프로세스가 이용될 수 있다.
도 10b는 도 10a에 대해 위에서 설명된 실시예와 유사한 실시예를 예시한다. 예를 들어, 도 10b에 예시된 실시예는 수직 또는 실질적으로 수직의 측벽들을 갖는 제 1 접촉부(401)를 포함할 수 있다. 그러나, 이 실시예에서, 게이트 스택들(205)은 도 7a 내지 도 7c에 대해 위에서 논의된 바와 같은 심들(701)을 추가적으로 포함한다.
본원에 설명된 실시예들을 이용하여 구조물들을 형성함으로써, finFET 프로세스들에서 보다 나은 프로세스 윈도우 및 인라인(inline) 제어가 달성될 수 있다. 이는 보다 작은 갭 및 보다 높은 양산 이득을 가능하게 한다.
대표적인 실시예에서, 반도체 디바이스(예를 들어, FinFET)는, 기판 위에 배치되는 제 1 도전성 접촉부 - 제 1 도전성 접촉부는 제 1 횡측 폭을 갖는 최상위면을 포함함 - ; 및 제 1 도전성 접촉부 위의 제 2 도전성 접촉부 - 제 2 도전성 접촉부는 제 2 횡측 폭을 갖는 하단 부분을 포함함 - 를 포함하고, 제 1 횡측 폭은 제 2 횡측 폭보다 크다. 제 1 도전성 접촉부는 게이트 구조물에 횡측으로 인접하게 배치되고, 제 2 도전성 접촉부는 게이트 구조물 위의 레벨에 배치된다. 반도체 디바이스는, 게이트 구조물의 최상면의 적어도 일부까지 연장되고 게이트 구조물의 최상면의 적어도 일부와 접촉하는 제 1 도전성 비아; 및 제 2 도전성 접촉부의 최상면의 적어도 일부까지 연장되고 제 2 도전성 접촉부의 최상면의 적어도 일부와 접촉하는 제 2 도전성 비아를 더 포함할 수 있다. 제 2 도전성 비아의 최하위 부분은 제 1 도전성 비아의 최하위 부분 아래의 레벨에 배치될 수 있다. 반도체 디바이스는 게이트 구조물 아래의 레벨에 배치되는 에칭 저지 층(ESL)을 더 포함할 수 있다. 제 2 도전성 접촉부는 ESL을 관통한다. 제 1 도전성 접촉부 및 제 2 도전성 접촉부는 테이퍼형(tapered) 측벽 프로파일들을 가질 수 있다. 제 2 도전성 접촉부는 제 1 도전성 접촉부의 최상위면보다 낮게 배치되는 최하위면을 가질 수 있다. 제 1 도전성 접촉부의 최상위면은 기판으로부터 멀어지는 방향으로 돌출될 수 있다. 제 1 도전성 접촉부의 가장 큰 수직 높이는 제 1 도전성 접촉부의 측벽의 수직 거리의 벡터 투사(vector projection)보다 크다. 제 2 도전성 접촉부의 최하위면과 제 1 도전성 접촉부의 최상위면 사이의 거리는 약 1.0 nm보다 작을 수 있다. 반도체 디바이스는 제 1 도전성 접촉부의 최하위면과 소스/드레인(source/drain; S/D) 영역 사이에 개재되는 규화물 영역을 더 포함할 수 있다.
다른 대표적인 실시예에서, 반도체 디바이스는 기판 위에 배치되는 제 1 절연 재료, 및 제 1 절연 재료 내에 배치되는 제 1 도전성 접촉부를 포함한다. 제 1 도전성 접촉부는 돌출된 최상위면, 제 1 도전성 접촉부의 중앙라인을 따르는 제 1 높이, 및 제 1 도전성 접촉부의 측벽의 수직 벡터 투사를 따르는 제 2 높이를 갖는다. 제 1 높이는 제 2 높이보다 크다. 제 1 절연 재료 위에 제 2 절연 재료가 배치되고, 제 2 절연 재료 내에 제 2 도전성 접촉부가 있다. 제 2 도전성 접촉부는 제 1 도전성 접촉부 위에 그리고 적어도 부분적으로 제 1 도전성 접촉부 내에 배치된다. 제 1 도전성 접촉부는 핀 전계 효과 트랜지스터(fin field-effect transistor; FinFET) 게이트 구조물에 횡측으로 인접하여 배치될 수 있고, 제 2 도전성 접촉부는 FinFET 게이트 구조물 위의 레벨에 배치될 수 있다. 반도체 디바이스는, FinFET 게이트 구조물의 최상면의 적어도 일부까지 연장되고 FinFET 게이트 구조물의 최상면의 적어도 일부와 접촉하는 제 1 도전성 비아; 및 제 2 도전성 접촉부의 최상면의 적어도 일부까지 연장되고 제 2 도전성 접촉부의 최상면의 적어도 일부와 접촉하는 제 2 도전성 비아를 더 포함할 수 있다. 제 2 도전성 비아의 최하위 부분은 제 1 도전성 비아의 돌출된 최상위면 아래의 레벨에 배치될 수 있다. 반도체 디바이스는 FinFET 게이트 구조물 아래의 레벨에 배치되는 에칭 저지 층(ESL)을 더 포함할 수 있다. 제 2 도전성 접촉부는 ESL을 관통한다. 제 1 도전성 접촉부 및 제 2 도전성 접촉부는 테이퍼형 측벽 프로파일들을 갖는다. 제 2 도전성 접촉부의 최하위면과 제 1 도전성 접촉부의 돌출된 최상위면 사이의 거리는 약 1.0 nm보다 작을 수 있다.
또 다른 대표적인 실시예에서, 반도체 디바이스(예를 들어, FinFET)를 제조하기 위한 방법은 기판 위에 제 1 절연 재료를 퇴적시키는 단계로 시작한다. 제 1 절연 재료 내에 제 1 도전성 접촉부가 형성된다. 제 1 도전성 접촉부는 돌출된 최상위면을 갖는다. 제 1 도전성 접촉부의 중앙라인을 따르는 제 1 높이는 제 1 도전성 접촉부의 측벽의 수직 벡터 투사를 따르는 제 2 높이보다 크다. 제 1 절연 재료 위에 제 2 절연 재료가 퇴적된다. 제 2 절연 재료 내에 제 2 도전성 접촉부가 형성된다. 제 2 도전성 접촉부는 제 1 도전성 접촉부 위에 그리고 적어도 부분적으로 제 1 도전성 접촉부 내에 배치되고, 제 2 도전성 접촉부의 최하위면과 제 1 도전성 접촉부의 최상위면 사이의 거리는 약 1.0 nm보다 작다. 방법은 제 1 절연 재료를 퇴적시키기 전에 기판 위에 에피택셜 영역을 성장시키는 단계를 더 포함할 수 있다. 방법은 제 1 도전성 접촉부와 에피택셜 영역 사이에 개재되는 규화물 영역을 형성하는 단계를 더 포함할 수 있다. 방법은 제 1 절연 재료와 제 2 절연 재료 사이에 배치되는 에칭 저지 층(ESL)을 형성하는 단계를 더 포함할 수 있고, ESL의 일부를 관통하는 제 2 도전성 접촉부는 제 1 도전성 접촉부 위에 있다.
상술한 것은 당업자가 본 개시의 양태들을 더 잘 이해할 수 있도록 몇몇 실시예들의 특징들의 개요를 서술한 것이다. 당업자는, 본원에 소개되는 실시예들과 동일한 목적들을 실행하거나 및/또는 동일한 장점들을 달성하도록, 다른 프로세스들 및 구조들을 설계하거나 또는 변경하기 위한 기반으로서, 그들이 본 개시를 쉽게 사용할 수 있다는 것을 인식해야 한다. 당업자는, 그러한 균등한 구성들이 본 개시의 사상 및 범위로부터 벗어나지 않는다는 점과, 본 개시의 사상 및 범위로부터 벗어나지 않고 본원의 다양한 변경들, 대체들, 및 개조들을 행할 수 있다는 점을 또한 자각해야 한다.
실시예들
실시예 1. 반도체 디바이스에 있어서,
기판 위에 배치되는 제 1 도전성 접촉부 - 상기 제 1 도전성 접촉부는 제 1 횡측 폭을 갖는 최상위면을 포함함 - ; 및
상기 제 1 도전성 접촉부 위의 제 2 도전성 접촉부 - 상기 제 2 도전성 접촉부는 제 2 횡측 폭을 갖는 하단 부분을 포함하고, 상기 제 1 횡측 폭은 상기 제 2 횡측 폭보다 큼 - 를 포함하는 반도체 디바이스.
실시예 2. 실시예 1에 있어서, 상기 제 1 도전성 접촉부는 게이트 구조물에 횡측으로 인접하게 배치되고, 상기 제 2 도전성 접촉부는 상기 게이트 구조물 위의 레벨에 배치되는 것인 반도체 디바이스.
실시예 3. 실시예 2에 있어서, 상기 게이트 구조물 내에 위치되는 보이드(void)를 더 포함하는 반도체 디바이스.
실시예 4. 실시예 2에 있어서, 상기 게이트 구조물 위의 레벨에 배치되는 에칭 저지 층(etch stop layer; ESL)을 더 포함하고, 상기 제 2 도전성 접촉부는 상기 ESL을 관통하는 것인 반도체 디바이스.
실시예 5. 실시예 1에 있어서, 상기 제 1 도전성 접촉부 및 상기 제 2 도전성 접촉부는 테이퍼형(tapered) 측벽 프로파일들을 갖는 것인 반도체 디바이스.
실시예 6. 실시예 1에 있어서, 상기 제 2 도전성 접촉부는 상기 제 1 도전성 접촉부의 최상위면보다 낮게 배치되는 최하위면을 갖는 것인 반도체 디바이스.
실시예 7. 실시예 6에 있어서, 상기 제 1 도전성 접촉부의 최상위면은 상기 기판으로부터 멀어지는 방향으로 돌출되는 것인 반도체 디바이스.
실시예 8. 실시예 7에 있어서, 상기 제 1 도전성 접촉부의 가장 큰 수직 높이는 상기 제 1 도전성 접촉부의 측벽의 수직 거리의 벡터 투사(vector projection)보다 큰 것인 반도체 디바이스.
실시예 9. 실시예 8에 있어서, 상기 제 2 도전성 접촉부의 최하위면과 상기 제 1 도전성 접촉부의 최상위면 사이의 거리는 1.0 nm보다 작은 것인 반도체 디바이스.
실시예 10. 실시예 9에 있어서, 상기 제 1 도전성 접촉부의 최하위면과 소스/드레인(source/drain; S/D) 영역 사이에 개재되는 규화물(silicide) 영역을 더 포함하는 반도체 디바이스.
실시예 11. 반도체 디바이스에 있어서,
기판 위에 배치되는 제 1 절연 재료;
상기 제 1 절연 재료 내에 배치되는 제 1 도전성 접촉부 - 상기 제 1 도전성 접촉부는 돌출된 최상위면을 포함하고, 상기 제 1 도전성 접촉부는 상기 제 1 도전성 접촉부의 중앙라인을 따르는 제 1 높이를 가지며, 상기 제 1 도전성 접촉부는 상기 제 1 도전성 접촉부의 측벽의 수직 벡터 투사를 따르는 제 2 높이를 갖고, 상기 제 1 높이는 상기 제 2 높이보다 큼 - ;
상기 제 1 절연 재료 위에 배치되는 제 2 절연 재료; 및
상기 제 2 절연 재료 내의 제 2 도전성 접촉부 - 상기 제 2 도전성 접촉부는 상기 제 1 도전성 접촉부 위에 그리고 적어도 부분적으로 상기 제 1 도전성 접촉부 내에 배치됨 - 를 포함하는 반도체 디바이스.
실시예 12. 실시예 11에 있어서, 상기 제 1 도전성 접촉부는 핀 전계 효과 트랜지스터(fin field-effect transistor; FinFET) 게이트 구조물에 횡측으로 인접하게 배치되고, 상기 제 2 도전성 접촉부는 상기 FinFET 게이트 구조물 위의 레벨에 배치되는 것인 반도체 디바이스.
실시예 13. 실시예 12에 있어서, 상기 FinFET 게이트 구조물 내에 위치되는 보이드를 더 포함하는 반도체 디바이스.
실시예 14. 실시예 12에 있어서, 상기 FinFET 게이트 구조물 위의 레벨에 배치되는 에칭 저지 층(ESL)을 더 포함하고, 상기 제 2 도전성 접촉부는 상기 ESL을 관통하는 것인 반도체 디바이스.
실시예 15. 실시예 11에 있어서, 상기 제 1 도전성 접촉부 및 상기 제 2 도전성 접촉부는 테이퍼형 측벽 프로파일들을 갖는 것인 반도체 디바이스.
실시예 16. 실시예 11에 있어서, 상기 제 2 도전성 접촉부의 최하위면과 상기 제 1 도전성 접촉부의 돌출된 최상위면 사이의 거리는 1.0 nm보다 작은 것인 반도체 디바이스.
실시예 17. 방법에 있어서,
기판 위에 제 1 절연 재료를 퇴적시키는 단계;
상기 제 1 절연 재료 내에 제 1 도전성 접촉부 - 상기 제 1 도전성 접촉부는 돌출된 최상위면을 포함하고, 상기 제 1 도전성 접촉부는 상기 제 1 도전성 접촉부의 중앙라인을 따르는 제 1 높이를 가지며, 상기 제 1 도전성 접촉부는 상기 제 1 도전성 접촉부의 측벽의 수직 벡터 투사를 따르는 제 2 높이를 갖고, 상기 제 1 높이는 상기 제 2 높이보다 큼 - 를 형성하는 단계;
상기 제 1 절연 재료 위에 제 2 절연 재료를 퇴적시키는 단계; 및
상기 제 2 절연 재료 내에 제 2 도전성 접촉부 - 상기 제 2 도전성 접촉부는 상기 제 1 도전성 접촉부 위에 그리고 적어도 부분적으로 상기 제 1 도전성 접촉부 내에 배치되고, 상기 제 2 도전성 접촉부의 최하위면과 상기 제 1 도전성 접촉부의 최상위면 사이의 거리는 약 1.0 nm보다 작음 - 를 형성하는 단계를 포함하는 방법.
실시예 18. 실시예 17에 있어서, 상기 제 1 절연 재료를 퇴적시키기 전에 상기 기판 위에 에피택셜 영역을 성장시키는 단계를 더 포함하는 방법.
실시예 19. 실시예 18에 있어서, 상기 제 1 도전성 접촉부와 상기 에피택셜 영역 사이에 개재되는 규화물 영역을 형성하는 단계를 더 포함하는 방법.
실시예 20. 실시예 17에 있어서, 상기 제 1 절연 재료와 상기 제 2 절연 재료 사이에 배치되는 에칭 저지 층(ESL)을 형성하는 단계를 더 포함하고, 상기 ESL의 일부를 관통하는 상기 제 2 도전성 접촉부는 상기 제 1 도전성 접촉부 위에 있는 것인 방법.

Claims (10)

  1. 반도체 디바이스에 있어서,
    기판 위에 배치되는 제 1 도전성 접촉부 - 상기 제 1 도전성 접촉부는 제 1 횡측 폭을 갖는 최상위면을 포함하고, 상기 제 1 도전성 접촉부는 게이트 구조물에 횡측으로 인접하게 배치됨 - ;
    상기 제 1 도전성 접촉부 위의 제 2 도전성 접촉부 - 상기 제 2 도전성 접촉부는 제 2 횡측 폭을 갖는 하단 부분을 포함하고, 상기 제 1 횡측 폭은 상기 제 2 횡측 폭보다 큼 - ; 및
    상기 게이트 구조물 위의 레벨에 배치되는 에칭 저지 층(etch stop layer; ESL)
    을 포함하고,
    상기 ESL의 일부는 상기 제 1 도전성 접촉부 상에 배치되고,
    상기 제 1 도전성 접촉부의 상기 최상위면은 오목한 형태를 갖는 것인 반도체 디바이스.
  2. 제 1 항에 있어서, 상기 제 2 도전성 접촉부는 상기 게이트 구조물 위의 레벨에 배치되는 것인 반도체 디바이스.
  3. 제 2 항에 있어서, 상기 게이트 구조물 내에 위치되는 보이드(void)를 더 포함하는 반도체 디바이스.
  4. 제 2 항에 있어서, 상기 제 2 도전성 접촉부는 상기 ESL을 관통하는 것인 반도체 디바이스.
  5. 제 1 항에 있어서, 상기 제 1 도전성 접촉부 및 상기 제 2 도전성 접촉부는 테이퍼형(tapered) 측벽 프로파일들을 갖는 것인 반도체 디바이스.
  6. 제 1 항에 있어서, 상기 제 2 도전성 접촉부는 상기 제 1 도전성 접촉부의 최상위면보다 낮게 배치되는 최하위면을 갖는 것인 반도체 디바이스.
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
KR1020170021694A 2016-08-03 2017-02-17 반도체 디바이스 및 방법 KR101954509B1 (ko)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
US201662370583P 2016-08-03 2016-08-03
US62/370,583 2016-08-03
US201662405737P 2016-10-07 2016-10-07
US62/405,737 2016-10-07
US15/394,003 2016-12-29
US15/394,003 US9991205B2 (en) 2016-08-03 2016-12-29 Semiconductor device and method

Publications (2)

Publication Number Publication Date
KR20180015562A KR20180015562A (ko) 2018-02-13
KR101954509B1 true KR101954509B1 (ko) 2019-03-05

Family

ID=61069436

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020170021694A KR101954509B1 (ko) 2016-08-03 2017-02-17 반도체 디바이스 및 방법

Country Status (4)

Country Link
US (2) US9991205B2 (ko)
KR (1) KR101954509B1 (ko)
CN (1) CN107689355B (ko)
TW (1) TWI646647B (ko)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10910471B2 (en) * 2018-07-11 2021-02-02 Globalfoundries Inc. Device with large EPI in FinFETs and method of manufacturing
US10998421B2 (en) 2018-07-16 2021-05-04 Taiwan Semiconductor Manufacturing Company, Ltd. Reducing pattern loading in the etch-back of metal gate
US11120997B2 (en) * 2018-08-31 2021-09-14 Taiwan Semiconductor Manufacturing Co., Ltd. Surface treatment for etch tuning
US10804199B2 (en) * 2018-09-25 2020-10-13 Globalfoundries Inc. Self-aligned chamferless interconnect structures of semiconductor devices
US11121025B2 (en) 2018-09-27 2021-09-14 Taiwan Semiconductor Manufacturing Company, Ltd. Layer for side wall passivation
US11393910B2 (en) * 2020-01-21 2022-07-19 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and formation method thereof
US11574841B2 (en) * 2020-08-27 2023-02-07 Nanya Technology Corporation Semiconductor device with intervening layer and method for fabricating the same
US11961893B2 (en) 2021-04-28 2024-04-16 Taiwan Semiconductor Manufacturing Co., Ltd. Contacts for semiconductor devices and methods of forming the same
US11777004B2 (en) * 2021-05-06 2023-10-03 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field effect transistor (FinFET) device structure and method for forming the same
CN114127914B (zh) * 2021-05-11 2023-05-26 英诺赛科(苏州)半导体有限公司 集成半导体器件及其制造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008016589A (ja) * 2006-07-05 2008-01-24 Elpida Memory Inc 半導体装置及びその製造方法
US20090227080A1 (en) * 2008-03-10 2009-09-10 Hynix Semiconductor Inc. Method of Fabricating Semiconductor Device
US20090321942A1 (en) * 2008-06-30 2009-12-31 Bernhard Sell Method of forming stacked trench contacts and structures formed thereby

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW340975B (en) * 1996-08-30 1998-09-21 Toshiba Co Ltd Semiconductor memory
US6281532B1 (en) * 1999-06-28 2001-08-28 Intel Corporation Technique to obtain increased channel mobilities in NMOS transistors by gate electrode engineering
US20050263801A1 (en) 2004-05-27 2005-12-01 Jae-Hyun Park Phase-change memory device having a barrier layer and manufacturing method
KR100629388B1 (ko) 2004-07-02 2006-09-29 삼성전자주식회사 다중 채널 영역들을 갖는 셀 스위칭 트랜지스터들을채택하는 반도체 기억소자들 및 그 제조방법들
KR20080001372A (ko) 2006-06-29 2008-01-03 주식회사 하이닉스반도체 플래시 메모리 소자의 제조방법
KR100791345B1 (ko) * 2006-10-02 2008-01-03 삼성전자주식회사 리세스된 구형 실리사이드 접촉부를 포함하는 반도체 소자및 그 제조 방법
US7667271B2 (en) 2007-04-27 2010-02-23 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field-effect transistors
US7910453B2 (en) 2008-07-14 2011-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Storage nitride encapsulation for non-planar sonos NAND flash charge retention
US20120032323A1 (en) * 2009-04-30 2012-02-09 Masahiro Matsumoto Semiconductor device and method of manufacturing the same
US8310013B2 (en) 2010-02-11 2012-11-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating a FinFET device
US8399931B2 (en) 2010-06-30 2013-03-19 Taiwan Semiconductor Manufacturing Company, Ltd. Layout for multiple-fin SRAM cell
US8729627B2 (en) 2010-05-14 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. Strained channel integrated circuit devices
US8455971B2 (en) * 2011-02-14 2013-06-04 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for improving charge transfer in backside illuminated image sensor
US8816444B2 (en) 2011-04-29 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. System and methods for converting planar design to FinFET design
US8466027B2 (en) 2011-09-08 2013-06-18 Taiwan Semiconductor Manufacturing Company, Ltd. Silicide formation and associated devices
US8723272B2 (en) 2011-10-04 2014-05-13 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of manufacturing same
US8377779B1 (en) 2012-01-03 2013-02-19 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of manufacturing semiconductor devices and transistors
US8735993B2 (en) 2012-01-31 2014-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET body contact and method of making same
US8785285B2 (en) 2012-03-08 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture thereof
US8716765B2 (en) 2012-03-23 2014-05-06 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US8860148B2 (en) 2012-04-11 2014-10-14 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for FinFET integrated with capacitor
US8736056B2 (en) 2012-07-31 2014-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. Device for reducing contact resistance of a metal
US8823065B2 (en) 2012-11-08 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US9105490B2 (en) 2012-09-27 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US8772109B2 (en) 2012-10-24 2014-07-08 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for forming semiconductor contacts
US9236300B2 (en) 2012-11-30 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Contact plugs in SRAM cells and the method of forming the same
US9153483B2 (en) * 2013-10-30 2015-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Method of semiconductor integrated circuit fabrication
KR102231205B1 (ko) 2014-11-19 2021-03-25 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9647091B2 (en) * 2015-05-01 2017-05-09 International Business Machines Corporation Annealed metal source drain overlapping the gate
US10256296B2 (en) * 2015-11-24 2019-04-09 International Business Machines Corporation Middle-of-line (MOL) capacitance reduction for self-aligned contact in gate stack

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008016589A (ja) * 2006-07-05 2008-01-24 Elpida Memory Inc 半導体装置及びその製造方法
US20090227080A1 (en) * 2008-03-10 2009-09-10 Hynix Semiconductor Inc. Method of Fabricating Semiconductor Device
US20090321942A1 (en) * 2008-06-30 2009-12-31 Bernhard Sell Method of forming stacked trench contacts and structures formed thereby

Also Published As

Publication number Publication date
KR20180015562A (ko) 2018-02-13
CN107689355A (zh) 2018-02-13
CN107689355B (zh) 2020-06-12
TWI646647B (zh) 2019-01-01
US20180286811A1 (en) 2018-10-04
TW201824492A (zh) 2018-07-01
US20180040559A1 (en) 2018-02-08
US9991205B2 (en) 2018-06-05
US10170427B2 (en) 2019-01-01

Similar Documents

Publication Publication Date Title
KR101954509B1 (ko) 반도체 디바이스 및 방법
US11056400B2 (en) Semiconductor device and method
CN107689376B (zh) 半导体器件和方法
US11437484B2 (en) Gate structure and method of forming the same
KR101976916B1 (ko) 반도체 디바이스 및 방법
CN110010470B (zh) 半导体器件及其形成方法
KR20190024567A (ko) 핀 전계-효과 트랜지스터 디바이스 및 방법
US11527628B2 (en) Semiconductor device and method
CN112420614A (zh) 半导体器件及其形成方法
US20220302298A1 (en) Semiconductor Device and Method
US20230268426A1 (en) Dummy fin structures and methods of forming same
US20230317859A1 (en) Transistor gate structures and methods of forming thereof
US20230369428A1 (en) Under epitaxy isolation structure
CN115458601A (zh) 半导体器件及其制造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant