CN111403408A - 一种半导体器件制作方法和用该方法制成的半导体器件 - Google Patents
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Abstract
本发明提供一种半导体器件制作方法和用该方法制成的半导体器件，所述制作方法包括：提供一衬底；在所述衬底上形成下部堆叠层；在下部堆叠层上形成下部沟道孔，并在所述下部沟道孔内填充牺牲材料，直至所述下部沟道孔填满；在所述下部堆叠层上形成上部堆叠层；在上部堆叠层上形成与所述下部沟道孔相对应且贯通至所述牺牲材料的上部沟道孔；去除所述下部沟道孔内的牺牲材料；在所述上部沟道孔和下部沟道孔内形成存储串后再在所述堆叠结构上形成台阶区。本发明制作方法中存储串在台阶区形成之前形成，上下沟道孔的对准精度高，能够提高上下沟道孔内存储串的连接的可靠性，从而优化半导体器件的性能。
Description
技术领域
本发明涉及半导体集成电路制造领域，特别是涉及一种半导体器件制作方法和用该方法制成的半导体器件。
背景技术
NAND闪存是一种功耗低、质量轻和性能佳的非易失存储产品，在断电情况下仍然能保持存储的数据信息，在电子产品中得到了广泛的应用。而3D NAND(三维NAND)是一种新型的闪存类型，能够在二维NAND闪存的基础上，进一步提高了存储容量，降低存储成本。
在现有3D NAND上多设置有用于金属连接的台阶区和用于存储的存储串，现有3DNAND的制作工艺中，为了提高位线密集度(bit density)且兼顾工艺的可能性，双堆栈沟道孔刻蚀工艺已经被广泛采用，现有3D NAND的制作过程为：形成下部堆叠层台阶区→形成下部沟道孔→形成上部堆叠层台阶区→形成上部沟道孔→在上部沟道孔和下部沟道孔中形成存储串，这种制作方法制成的3D NAND上部沟道孔和下部沟道孔难于对准，后续做SONO刻蚀时会损伤功能层，并且容易导致整个块区的失效。因此需要提供一种半导体器件制作方法和用该方法制成的半导体器件，用以提高双堆栈堆叠层上下沟道孔的对准精度，从而提高3D NAND存储串的可靠性。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种半导体器件制作方法和用该方法制成的半导体器件，用于解决现有3D NAND双堆栈沟道孔制作过程中对准精度较差，从而影响存储串可靠性的问题。
为实现上述目的及其它相关目的，本发明的第一个方面是提供一种半导体器件制作方法，所述半导体器件包括衬底和位于衬底上的堆叠结构，所述堆叠结构包括下部堆叠层及其上的上部堆叠层，所述堆叠结构上设置有存储串和台阶区，所述制作方法包括如下过程：
提供一衬底；
在所述衬底上形成下部堆叠层；
在下部堆叠层上形成下部沟道孔；
在所述下部沟道孔内填充牺牲材料，直至所述下部沟道孔填满；
在所述下部堆叠层上形成上部堆叠层；
在上部堆叠层上形成与所述下部沟道孔相对应且贯通至所述牺牲材料的上部沟道孔；
去除所述下部沟道孔内的牺牲材料；
在所述上部沟道孔和下部沟道孔内形成存储串后再在所述堆叠结构上形成台阶区。
作为本发明一可选方案，所述下部沟道孔的形成过程包括：刻蚀所述下部堆叠层以形成所述下部沟道孔，并使所述下部沟道孔通至所述衬底内形成一衬底凹槽。
作为本发明一可选方案，所述下部沟道孔的形成过程还包括在所述衬底凹槽内形成衬底外延层的过程。
作为本发明一可选方案，所述衬底外延层通过选择性外延工艺形成。
作为本发明一可选方案，所述下部沟道孔的形成过程还包括在所述衬底外延层上形成保护层的过程。
作为本发明一可选方案，所述保护层包括氧化物层。
作为本发明一可选方案，所述制作方法还包括在去除所述牺牲材料后去除所述保护层的过程。
作为本发明一可选方案，所述存储串的形成过程包括：
在所述上部沟道孔的侧壁及所述下部沟道孔的侧壁与底壁上形成功能层；
形成覆盖所述功能层的侧壁的沟道层，并使所述沟道层与所述衬底外延层相接触；
形成填充结构以覆盖所述沟道层的侧壁并且填充所述上部沟道孔和下部沟道孔；
在所述上部沟道孔的顶部形成插塞。
作为本发明一可选方案，其中，所述形成功能层的过程包括：
在所述上部沟道孔的侧壁及所述下部沟道孔的侧壁与底壁上形成阻挡层；
在所述阻挡层的表面上形成存储层；
在所述存储层的表面上形成隧穿层。
作为本发明一可选方案，所述堆叠层通过淀积工艺形成。
作为本发明一可选方案，所述沟道孔通过各向异性干法刻蚀工艺形成。
作为本发明一可选方案，所述台阶区可以一次或多次刻蚀形成。
作为本发明一可选方案，所述牺牲材料为多晶硅或者碳材料，也可以为其他填充性好且易于去除的材料。
作为本发明一可选方案，所述牺牲材料的去除通过湿法刻蚀工艺或灰化工艺实现。
作为本发明一可选方案，所述制作方法还包括在台阶区形成后，形成金属连接结构的过程。
作为本发明一可选方案，所述制作方法还包括在形成金属连接结构之后，形成栅极沟槽的过程。作为本发明一可选方案，所述制作方法还包括在所述栅极沟槽形成后用金属层替换所述氮化硅层的过程。
作为本发明一可选方案，所述用金属层替换所述氮化硅层的过程包括：刻蚀去除所述氮化硅层形成多个空腔，在所述空腔内沉积金属层。
作为本发明一可选方案，所述半导体器件为3D NAND,所述衬底为半导体衬底，所述堆叠层包括多个交错堆叠的氧化硅层与氮化硅层。
本发明的第二个方面是提供一种半导体器件，所述半导体器件包括衬底和位于衬底上的堆叠结构，所述堆叠结构包括下部堆叠层及其上的上部堆叠层，所述堆叠结构上设置有存储串和台阶区，采用上述任一项所述的半导体器件制作方法形成。
如上所述，本发明提供一种半导体器件制作方法和用该方法制成的半导体器件，其中存储串在台阶区形成之前形成，上下沟道孔的对准精度高，能够提高上下沟道孔内存储串的连接的可靠性，从而优化半导体器件的性能。另外，采用本发明制作方法中形成的上下沟道孔对准精度较高，可以有效避免因上下沟道孔偏移错位导致的孔内刻蚀残余物去除不净，导致整个块区失效情况的发生。
附图说明
图1显示为本发明方法一实施例的流程图；
图2显示为本发明方法另一实施例的流程图；
图3显示为本发明方法在衬底上形成下部堆叠层后的局部结构示意图；
图4显示为本发明方法在下部堆叠层上形成下部沟道孔及衬底凹槽的局部结构示意图；
图5显示为本发明方法在衬底凹槽内形成衬底外延层的局部结构示意图；
图6显示为本发明方法在衬底外延层上形成保护层后的局部结构示意图；
图7显示为本发明方法在下部沟道孔内填充牺牲材料的局部结构示意图；
图8显示为本发明方法在下部堆叠层上形成上部堆叠层后的局部结构示意图；
图9显示为本发明方法在上部堆叠层上形成上部沟道孔后的局部结构示意图；
图10显示为本发明方法在去除下部沟道孔内牺牲材料后的局部结构示意图；
图11显示为本发明方法在去除保护层后的局部结构示意图；
图12显示为本发明方法在上部沟道孔和下部沟道孔内形成功能层后的局部结构示意图；
图13显示为本发明方法去除衬底外延层上功能层后的局部结构示意图；
图14显示为本发明方法在上部沟道孔、下部沟道孔及衬底外延层上形成沟道层后的局部结构示意图；
图15显示为本发明方法在沟道层上部沟道孔、下部沟道孔内的沟道层内形成填充结构后的局部结构示意图；
图16显示为本发明方法在填充结构上部形成顶部开口后的局部结构示意图；
图17显示为本发明方法在顶部开口内形成插塞后的局部结构示意图；
图18显示为本发明方法形成台阶区后的局部结构示意图；
图19显示为本发明方法在台阶区上形成保护层和金属连接结构后的局部结构示意图；
图20显示为本发明方法在形成栅极沟槽后的局部结构示意图；
图21显示为现有双堆栈沟道孔结构对准精度不够导致SONO结构存储功能层损坏的显微照片。
元件标号说明
110 衬底
120a 下部堆叠层
120b 上部堆叠层
121 电介质层对
1211 氧化硅层
1212 氮化硅层
122a/122b 顶部绝缘层
123a 下部沟道孔
123b 上部沟道孔
1231 衬底凹槽
130 牺牲材料
140 衬底外延层
141 外延层凹槽
142 保护层
151 功能层
152 沟道层
153 填充结构
154 顶部开口
155 插塞
160 台阶区
170 保护层
180 金属连接结构
190 栅极沟槽
具体实施方式
在现有3D NAND上多设置有用于金属连接的台阶区和用于存储的存储串，现有3DNAND的制作工艺中，为了提高位线密集度(bit density)且兼顾工艺的可能性，双堆栈沟道孔刻蚀工艺已经被广泛采用，现有3D NAND的制作过程为：形成下部堆叠层台阶区→形成下部沟道孔→形成上部堆叠层台阶区→形成上部沟道孔→在上部沟道孔和下部沟道孔中形成存储串，如图21所示，这种制作方法制成的3D NAND上部沟道孔和下部沟道孔偏差太大，难于对准，后续做SONO刻蚀时会损伤功能层。经过研究及大量的试验，工作人员发现现有3DNAND制作过程中在上部沟道孔或下部沟道孔形成前形成台阶区，这样形成台阶区产生的局部应力在后期释放的过程中会导致上部堆叠层和下部堆叠层之间的偏移，使上部沟道孔和下部沟道孔难于对准，以至于后续做SONO刻蚀时会损伤功能层。基于上述发现，本发明提供一种半导体器件制作方法和用该方法制成的半导体器件，用于解决现有3D NAND的制作过程上下沟道孔难于对准的问题。
请参阅图1至图20，以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其它优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
需要说明的是，本发明实施例中的附图均为局部示意图，仅以堆叠层中部分厚度和部分区域作为示意。并且本实施例中所提供的图示仅以示意方式说明本发明的基本构想，虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的形态、数量及比例可为一种随意的改变，且其组件布局形态也可能更为复杂。
如图1中流程图所示，本发明提供一种半导体器件制作方法，所述半导体器件包括衬底和位于衬底上的堆叠结构，所述堆叠结构包括下部堆叠层及其上的上部堆叠层，所述堆叠结构上设置有存储串和台阶区，所述制作方法包括如下过程：
如图3所示，提供一衬底110，并在所述衬底110上形成下部堆叠层120a；
如图4至图6所示，在下部堆叠层120a上形成下部沟道孔123a
如图7所示，在所述下部沟道孔123a内填充牺牲材料130，直至所述下部沟道孔123a填满；
如图8所示，在所述下部堆叠层120a上形成上部堆叠层120b；
如图9所示，在上部堆叠层120b上形成与所述下部沟道孔123a相对应且贯通至所述牺牲材料130的上部沟道孔123b；
如图10至11所示，去除所述下部沟道孔123a内的牺牲材料130；
如图12至图17所示，在所述上部沟道孔123b和下部沟道孔123a内形成存储串；
如图18所示，在所述堆叠结构(下部堆叠层120a和上部堆叠层120b)上形成台阶区160。
本发明半导体器件制作方法，其中存储串在台阶区160形成之前形成，在形成存储串之前上部堆叠层120b和下部堆叠层120a之间没有局部应力，不会导致上部堆叠层120b和下部堆叠层120a之间的偏移，不但上部沟道孔123b和下部沟道孔123a的对准精度高，不会在后期的SONO刻蚀过程中损坏功能层，而且在先形成的存储串能够对上部堆叠层120b和下部堆叠层120a内的各层进行稳定的支撑和定位，能够有效抵抗在后形成台阶区所产生的局部应力，并使局部应力的释放能够沿容易释放的叠层界面释放，使得上部堆叠层120b和下部堆叠层120a的稳定性更高，从而优化半导体器件的性能。另外，采用本发明制作方法中形成的上下沟道孔对准精度较高，可以有效避免因上下沟道孔偏移错位导致的孔内刻蚀残余物去除不净，导致整个块区失效情况的发生。
在本发明中，衬底110为半导体衬底，例如可以为Si衬底、Ge衬底、SiGe衬底、SOI(绝缘体上硅，Silicon On Insulator)或GOI(绝缘体上绪，GermaniumOn Insulator)等。在其他实施例中，所述半导体衬底还可以为包括其他元素半导体或化合物半导体的衬底，例如GaAs、InP或SiC等，还可以为叠层结构，例如Si/SiGe等，还可以其他衬底外延层，作为本发明一示例，本实施例中所述衬底110为硅衬底。
如图3和图8所示，本发明中的下部堆叠层120a和上部堆叠层120b，可以包括多个电介质层对，电介质层对可以包括第一电介质层和不同于第一电介质层的第二电介质层，第一电介质层和第二电介质层的材质可以不受限定，但在一些其他实施例中，第一电介质层其可以由氧化物构成，第二电介质层的材质可以由氮化物构成。多个第一电介质层和第二电介质层沿平行于衬底表面的横向方向延伸，并沿垂直于衬底表面方向堆叠。在本实施例中，存在比多个电介质层对更多的层，如下部堆叠层120a还包括覆盖在电介质层对顶部的顶部绝缘层122a，下部堆叠层120b还包括覆盖在电介质层对顶部的顶部绝缘层122b，顶部绝缘层122a和122b可以由任何适当绝缘材料和/或电介质材料(例如，氧化硅)构成。本发明中的下部堆叠层120a和上部堆叠层120b可以由一种或多种薄膜淀积工艺形成，所述淀积工艺包括但不限于化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合。考虑到本实施例中半导体器件为3D NAND，作为一示例，本实施例中所述上部堆叠层120b和所述下部堆叠层120a均包括多个交错堆叠的电介质层对121，电介质层对121包括氧化硅层1211与氮化硅层1212。
应当指出，在本发明的一些其他实施例中，用于第一电介质层和第二电介质层也可以包括任何适当的氧化物材料和/或氮化物材料。例如，氧化物材料可以包括硅化物，并且氮化物材料的元素可以包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、掺杂硅、硅化物或其任何组合。
本发明中下部堆叠层120a、上部堆叠层120b的层数不受限定，可以包括任何适当层数的氧化物层和氮化物层。在一些实施例中，下部堆叠层120a或上部堆叠层120b中的氧化物层和氮化物层的总层数大于或等于64。在另外一些实施例中，氧化物/氮化物层对的数量可以大于或等于32。
应当说明的是，为了获得更好的堆叠效果，本实施例中在形成上部堆叠层120b之前亦可以平坦化所述下部堆叠层顶部120a和所述牺牲材料130顶部，平坦化工艺可以为化学机械研磨工艺或其它半导体领域常用的晶圆平坦化工艺。
本发明中下部沟道孔123a的形成过程为可以为现有沟道孔形成的常规工艺，作为本发明一示例，如图2中流程图所示，本实施例中所述下部沟道孔123a的形成过程包括：刻蚀所述下部堆叠层120a以形成所述下部沟道孔123a，并使所述下部沟道孔123a通至所述衬底110内形成一衬底凹槽1231。形成下部沟道孔的刻蚀过程可以为现有常规沟道孔刻蚀过程，如采用干法刻蚀、湿法刻蚀和随后的清洁过程的组合，本实施例中采用各向异性干法刻蚀工艺，下部沟道孔在刻蚀过程中贯穿所述下部堆叠层并刻蚀进所述衬底110内在衬底110上形成衬底凹槽1231，以便于将来在衬底凹槽1231内形成衬底外延层。在发明的另外一些实施例中衬底凹槽1231也可以单独形成，如在形成下部沟道孔后再刻蚀下部沟道孔底部的衬底表面，形成所述衬底凹槽1231。
如图5所示，所述下部沟道孔123a的形成过程还包括在所述衬底凹槽1231内形成衬底外延层140的过程。所述外延层140的表面低于第一介质层的上表面高于衬底110的表面，所述外延层的材料为硅、锗或硅锗，本实施例中，所述外延层的材料为硅。本发明方法中在所述衬底凹槽1231内形成衬底外延层140的过程，可以为采用现有衬底外延层形成的常用工艺，在一些实施例中，衬底外延层140可以是通过使用选择性外延生长(SEG)工艺形成的多晶硅层。在一些实施例中，衬底外延层可以直接形成于衬底110的表面上，而不是形成于衬底凹槽1231内。
如图6所示，所述下部沟道孔的形成过程还包括在所述衬底外延层140上形成保护层142的过程，保护层142可以为能够保护外延层140在后续去除牺牲材料130时不被损坏的材料，作为本发明一示例，本实施例中保护层142为氧化物层。在本发明另外一些实施例中，可以不设置保护层142。
如图7所示，本发明方法中，在下部沟道孔填充的牺牲材料130可以为与第一电介质层或第二电介质层性质不同且稳定易去除的材料，也可以为其他填充性好且易于去除的材料，如多晶硅或者碳材料等，作为本发明一示例，本实施例中的牺牲材料130为多晶硅。牺牲材料130的填充可以采用现有常用的沉积工艺，可以包括但不限于化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合。在其他实施例中也可以为碳材料。
本发明中上部沟道孔123b的形成过程为可以为现有沟道孔形成的常规工艺，作为本发明一示例，本实施例中所述上部沟道孔123b的形成过程包括：刻蚀所述上部堆叠层120b以形成所述上部沟道孔123b，并使所述上部沟道孔123b通至所述牺牲材料130。形成上部沟道孔123b的刻蚀过程可以为现有常规沟道孔刻蚀过程，如采用干法刻蚀、湿法刻蚀和随后的清洁过程的组合，本实施例中采用各向异性干法刻蚀工艺，上部沟道孔123b在刻蚀过程中贯穿所述上部堆叠层120b且底部与牺牲材料130相连通(上部沟道孔123b底部可以只通至牺牲材料130表面也可以通至牺牲材料130内部)，以便于在后续工艺中去除所述牺牲材料130形成存储串。需要说明的是，本发明中上部沟道孔和下部沟道孔的截面形状可以为现有半导体领域常用的截面形状，如可以为圆形或椭圆形，作为本发明一示例，本实施例中上部沟道孔和下部沟道孔的截面形状为圆形，上部沟道孔和下部沟道孔的顶部直径在100～140nm之间，底部直径在70～110之间，上下沟道孔的轴线均垂直于衬底110。
如图9至图11，本发明方法中牺牲材料130的去除工艺，可以为现有常用的牺牲层去除工艺，包括但不限于干法刻蚀、湿法刻蚀或二者的结合，作为本发明一示例，本实施例中的填充材料130为多晶硅，并采用湿法刻蚀和随后清洗相结合的工艺去除，在本发明的另外一些实施例中，牺牲材料130为碳材料，并通过灰化工艺来去除。牺牲材料130去除完毕后将进一步去除保护层142，保护层142的去除方法包括但不限于干法刻蚀、湿法刻蚀或二者的结合。
如图11至图16所示，待保护层142去除后，将进一步在上部沟道孔123b和下部沟道孔123a内形成存储串。本发明方法中存储串可以为现有常规的存储串，可以包括功能层、沟道层、填充结构、顶部插塞等结构，作为本发明一可选方案，所述存储串的形成过程包括：
如图12所示，在所述上部沟道孔的侧壁及所述下部沟道孔的侧壁与底壁上形成功能层；
如图13所示，去除所述衬底外延层140上部的所述功能层，并在衬底外延层140上形成一外延层凹槽141；
如图14所示，形成覆盖所述功能层的侧壁的沟道层152，并使所述沟道层152与所述衬底外延层140相接触；
如图15所示，形成填充结构153以覆盖所述沟道层152的侧壁并且填充所述上部沟道孔123b和下部沟道孔123a；
如图16至图17所示，在所述上部沟道孔123b顶部形成插塞155。
本发明存储串中的功能层自外向沟道孔中心可以依次包括阻挡层、存储层、隧穿层和钝化层。在一些实施例中，功能层也可以不包括钝化层，在还有一些实施例中功能层又可以称为电荷捕获层。功能层的形成包括以下过程：在上部沟道孔123b和下部沟道孔123a的侧壁上以及衬底外延层140的顶表面上形成阻挡层。在一些实施例中，阻挡层可以是氧化硅层或者氧化硅/氮氧化硅/氧化硅(SiO2-SiON-SiO2)层的组合。在一些实施例中，阻挡层包括高介电常数(高k)电介质(例如，氧化铝)。在一个示例中，阻挡层主要是在氮化硅沉积过程之后通过原位蒸汽生成(ISSG)氧化而形成的氧化物层。
在阻挡层的表面上形成存储层，存储层可以用于存储电子电荷。存储层中的电荷的存储和/或去除能够影响半导体沟道的导通/截止状态和/或导电性。存储层可以包括多晶硅或氮化硅。存储层可以包括一个或多个材料膜，所述材料膜包括但不限于氮化硅、氮氧化硅、氧化硅和氮化硅的组合、或它们的任何组合。在一些实施例中，存储层可以包括通过使用一种或多种沉积工艺形成的氮化物层。
在存储层表面形成隧穿层。隧穿层可以用于生成电子电荷(电子或空穴)。隧穿层可以包括电介质材料，所述电介质材料包括但不限于氧化硅、氮化硅、氮氧化硅或其组合。在一些实施例中，隧穿层可以是通过使用沉积工艺形成的氧化物层。
在具有钝化层的功能层形成过程中，还包括在隧穿层表面形成钝化层的过程。钝化层可以用于保护隧穿层使其在后续工艺中不受损害。在一些实施例中，钝化层可以是通过使用沉积工艺形成的非晶硅层。应当指出，在一些其它实施例中，可以省略钝化层。
如图13所示，形成功能层后，可以去除阻挡层、存储层、隧穿层和钝化层的位于下部沟道孔的底部衬底外延层140顶表面上的部分，并形成一外延层凹槽141，这个过程一般被称为“硅-氧化物-氮化物-氧化物(SONO)穿孔”。在一些实施例中，去除过程可以包括刻蚀过程和清洁过程。
如图14所示，衬底外延层140顶表面的功能层被移除后，可以形成覆盖所述功能层的侧壁的沟道层152，并使所述沟道层152与所述衬底外延层140相接触；在一些实施例中，沟道层152可以是通过使用薄膜沉积工艺形成的非晶硅层或多晶硅层，所述薄膜沉积工艺可以包括但不限于化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合。
如图14至图15所示，沟道层152形成后可以在上部沟道孔123b和下部沟道孔123a中形成填充结构153，使填充结构153覆盖沟道层152的表面并填充上部沟道孔123b和下部沟道孔123a。在一些实施例中，填充结构153可以是通过使用沉积工艺形成的氧化物层。在一些实施例中，填充结构可以包括一个或多个空气隙。
如图15至17所示，填充结构153形成后可以去除填充结构153顶部的一部分，从而使填充结构153的上表面低于上部堆叠层120b顶部的绝缘层表面和沟道层152剩余部分的顶表面，从而能够在存储串顶部形成一顶部开口154。在一些实施例中，所述去除过程可以包括刻蚀过程。待顶部开口154形成后即可在顶部开口154处形成插塞155。插塞155的形成工艺可以包括但不限于化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合。在一些实施例中，在插塞155完毕后在上部堆叠层123b顶表面及插塞155顶表面还会进行平坦化工艺。
如图18所示，本发明方法中在存储串形成后再进行台阶区160的制作，台阶区160的形成方法可以不受限定，其可以为现有常用3D NAND台阶区形成工艺，也可以一次或多次刻蚀形成，作为本发明一示例，本实施例中采用“修剪+刻蚀”(Trim+Etch)的工艺形成。
考虑到对台阶区的保护，如图19所示，在一般情况下在台阶160形成后还会在台阶区160表面形成一保护层170，并在保护层170上形成金属连接结构180。形成金属连接结构180的过程可以为现有常规金属连接工艺，如在各阶梯上形成接触孔，并在接触孔内形成金属连接结构的过程。
如图20本发明半导体器件的制作方法还可以包括在形成金属连接结构之后，形成栅极沟槽190的过程。栅极沟槽190的形成可以为现有常规栅极沟槽形成方法，如采用各向异性干法刻蚀工艺。
本发明中半导体器件的结构原则上不受限定，只要其能够采用本发明制作方法制作即可，作为本发明一示例，本实施例中所述半导体器件为3D NAND,所述衬底为半导体衬底，所述堆叠层包括多个交错堆叠的氧化硅层与氮化硅层。
考虑到3D NAND的制作过程，本发明制作方法中还可以包括在所述存储串形成后用金属层替换所述氮化硅层的过程。在一些实施例中这种替换又称“栅极替换”工艺，用金属层(例如，W)替换下部堆叠层120a和上部堆叠层120b的氮化硅层1212。用金属层替换所述氮化硅层1212的过程包括：刻蚀去除所述氮化硅层1212形成多个空腔，在所述空腔内沉积金属层，可以通过相对于氧化硅层对氮化硅层进行湿法刻蚀并利用金属层(例如，W)填充所述氮化硅层去除后的空腔。可以通过PVD、CVD、ALD、任何其它适当工艺或其任何组合来填充金属层。
本实施例还提供一种半导体器件，所述半导体器件包括衬底和位于衬底上的堆叠结构，所述堆叠结构包括下部堆叠层及其上的上部堆叠层，所述堆叠结构上设置有存储串和台阶区，采用上述半导体器件制作方法形成。
综上所述，本发明半导体器件制作方法，其中存储串在台阶区形成之前形成，在上下沟道孔刻蚀前不会因形成台阶区而产生局部应力，不仅上下沟道孔的对准精度高，而且形成的存储串能够对各个堆叠层进行有效的支撑和定位，有效克服因后续台阶区形成过程中所产生的局部应力，不仅使沟道孔内各层的连接更加可靠性，而且能够优化半导体器件的性能。所以，本发明有效克服了现有技术中的一些实际问题从而有很高的利用价值和使用意义。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (20)
1.一种半导体器件制作方法，所述半导体器件包括衬底和位于衬底上的堆叠结构，所述堆叠结构包括下部堆叠层及其上的上部堆叠层，所述堆叠结构上设置有存储串和台阶区，其特征在于，所述制作方法包括如下过程：
提供一衬底；
在所述衬底上形成下部堆叠层；
在下部堆叠层上形成下部沟道孔；
在所述下部沟道孔内填充牺牲材料，直至所述下部沟道孔填满；
在所述下部堆叠层上形成上部堆叠层；
在上部堆叠层上形成与所述下部沟道孔相对应且贯通至所述牺牲材料的上部沟道孔；
去除所述下部沟道孔内的牺牲材料；
在所述上部沟道孔和下部沟道孔内形成完存储串后再在所述堆叠结构上形成台阶区。
2.根据权利要求1所述的半导体器件制作方法，其特征在于，所述下部沟道孔的形成过程包括：刻蚀所述下部堆叠层以形成所述下部沟道孔，并使所述下部沟道孔通至所述衬底内形成一衬底凹槽。
3.根据权利要求2所述的半导体器件制作方法，其特征在于，所述下部沟道孔的形成过程还包括在所述衬底凹槽内形成衬底外延层的过程。
4.根据权利要求3所述的半导体器件制作方法，其特征在于，所述衬底外延层通过选择性外延工艺形成。
5.根据权利要求3所述的半导体器件制作方法，其特征在于，所述下部沟道孔的形成过程还包括在所述衬底外延层上形成保护层的过程。
6.根据权利要求5所述的半导体器件制作方法，其特征在于，所述保护层包括氧化物层。
7.根据权利要求5所述的半导体器件制作方法，其特征在于，所述制作方法还包括在去除所述牺牲材料后去除所述保护层的过程。
8.根据权利要求3所述的半导体器件制作方法，其特征在于，所述存储串的形成过程包括；
在所述上部沟道孔的侧壁及所述下部沟道孔的侧壁与底壁上形成功能层；
形成覆盖所述功能层的侧壁的沟道层，并使所述沟道层与所述衬底外延层相接触；
形成填充结构以覆盖所述沟道层的侧壁并且填充所述上部沟道孔和下部沟道孔；
在所述上部沟道孔的顶部形成插塞。
9.根据权利要求8所述的半导体器件制作方法，其特征在于，其中所述形成功能层的过程包括：
在所述上部沟道孔的侧壁及所述下部沟道孔的侧壁与底壁上形成阻挡层；
在所述阻挡层的表面上形成存储层；
在所述存储层的表面上形成隧穿层。
10.根据权利要求1所述的半导体器件制作方法，其特征在于，所述堆叠层通过淀积工艺形成。
11.根据权利要求1所述的半导体器件制作方法，其特征在于，所述沟道孔通过各向异性干法刻蚀工艺形成。
12.根据权利要求1所述的半导体器件制作方法，其特征在于，所述台阶区可以一次或多次刻蚀形成。
13.根据权利要求1所述的半导体器件制作方法，其特征在于，所述牺牲材料为多晶硅或者碳材料。
14.根据权利要求13所述的半导体器件制作方法，其特征在于，所述牺牲材料的去除通过湿法刻蚀工艺或灰化工艺实现。
15.根据权利要求1所述的半导体器件制作方法，其特征在于，所述制作方法还包括在台阶区形成后，形成金属连接结构的过程。
16.根据权利要求15所述的半导体器件制作方法，其特征在于，所述制作方法还包括在形成金属连接结构之后，形成栅极沟槽的过程。
17.根据权利要求16所述的半导体器件制作方法，其特征在于，所述制作方法还包括在形成栅极沟槽后用金属层替换所述氮化硅层的过程。
18.根据权利要求17所述的半导体器件制作方法，其特征在于，所述用金属层替换所述氮化硅层的过程包括：刻蚀去除所述氮化硅层形成多个空腔，在所述空腔内沉积金属层。
19.根据权利要求1所述的半导体器件制作方法，其特征在于，所述半导体器件为3DNAND,所述衬底为半导体衬底，所述堆叠层包括多个交错堆叠的氧化硅层与氮化硅层。
20.一种半导体器件，所述半导体器件包括衬底和位于衬底上的堆叠结构，所述堆叠结构包括下部堆叠层及其上的上部堆叠层，所述堆叠结构上设置有存储串和台阶区，其特征在于，采用权利要求1至19中任一项所述的半导体器件制作方法形成。
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| CN111403408B (zh) | 2023-06-30 |
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| GR01 | Patent grant | ||
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