CN111403401A - 存储结构及其制备方法 - Google Patents

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Abstract

本发明提供一种存储结构及其制备方法，通过先制备沟道结构及沟道局部接触，后自基底侧制备台阶堆叠结构，可有效解决台阶工艺所造成的第一沟道结构与第二沟道结构对准困难的问题及沟道局部接触与第二沟道结构对准困难的问题。进一步的，本发明通过制备伪狭缝结构，将公共源极自基底侧引出，无需进行公共源极局部接触与狭缝结构的电连接，从而可从根本上解决公共源极局部接触与狭缝结构对准困难的问题，降低工艺难度及成本，且由于为伪狭缝结构，因此无需进行导电层的填充，从而可减小狭缝结构占用的面积。

Description

存储结构及其制备方法
技术领域
本发明属于半导体设计及制造领域，涉及一种存储结构及其制备方法。
背景技术
随着技术的发展，半导体工业不断寻求新的生产方式，以使得存储器装置中的每一存储器裸片具有更多数目的存储器单元。在非易失性存储器中，增加存储器密度的一种方式是通过使用垂直存储器阵列，且随着集成度的提高，存储器的层数已经从32层发展到64层，甚至更高的层数。
在现有的存储结构制备工艺中，主要包括以下工艺：下层台阶(LSS)-下层沟道(LCH)-上层台阶(USS)-上层沟道(UCH)-狭缝结构(GL)-下层台阶接触(LCT)-上层台阶接触(UCT)-局部接触(C1CH及C1ACS)-触点(V0)。但随着存储结构层数的持续增加，存储密度和互连密度持续增加，实现在不同的光刻阶段，制备的存储结构中的各结构之间的精确对准和覆盖(overlay)控制尤为必要，以避免由于对准和覆盖所带来的电路短路、质量隐患及产量损失。例如，由于应力因素，LSS及USS工艺会导致UCH-LCH对准困难，以及C1CH-UCH的对准困难。
因此，提供一种存储结构及其制备方法，实属必要。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种存储结构及其制备方法，用于解决现有技术中，存储结构所存在的UCH-LCH及C1CH-UCH对准困难的问题。
为实现上述目的及其他相关目的，本发明提供一种存储结构制备方法，包括以下步骤：
提供基底；
于所述基底上形成堆叠结构，所述堆叠结构包括交替层叠的电介质层及牺牲层；
形成贯穿所述堆叠结构的沟道孔；
在所述沟道孔中形成沟道结构；
在所述堆叠结构上方形成覆盖所述堆叠结构和所述沟道结构的载体晶圆；
自所述基底刻蚀所述堆叠结构，以形成台阶堆叠结构。
可选地，在形成所述载体晶圆之前，于所述堆叠结构上形成刻蚀停止层；形成沟道局部接触，所述沟道局部接触贯穿所述刻蚀停止层，且与所述沟道结构电连接。
可选地，自所述基底刻蚀所述堆叠结构，以形成所述台阶堆叠结构的步骤包括：
减薄所述基底；
刻蚀部分所述堆叠结构及减薄后的所述基底，以形成所述台阶堆叠结构，所述台阶堆叠结构包括台阶区和非台阶区，且所述基底位于所述非台阶区。
可选地，形成所述堆叠结构包括形成第一堆叠结构和第二堆叠结构的步骤，具体包括：
于所述基底上形成第一堆叠结构，所述第一堆叠结构包括交替层叠的第一电介质层及第一牺牲层；
形成贯穿所述第一堆叠结构的第一沟道孔，并填充支撑材料；
于所述第一堆叠结构上形成第二堆叠结构，所述第二堆叠结构包括交替层叠的第二电介质层及第二牺牲层；
形成贯穿所述第二堆叠结构的第二沟道孔；
去除位于所述第一沟道孔中的所述支撑材料；
在所述第一沟道孔和所述第二沟道孔中形成所述沟道结构。
可选地，还包括形成贯穿所述台阶堆叠结构的伪狭缝结构的步骤，以通过所述伪狭缝结构将所述台阶堆叠结构中的牺牲层置换成栅极层。
可选地，还包括在所述基底中形成公共源极局部接触的步骤。
可选地，在将所述台阶堆叠结构中的牺牲层置换成栅极层之前，还包括形成贯穿所述台阶堆叠结构的伪沟道结构的步骤。
可选地，还包括在所述基底侧形成CMOS晶圆，以及在形成所述CMOS晶圆后，去除所述载体晶圆的步骤。
本发明还提供一种存储结构，所述存储结构包括：
CMOS晶圆；
台阶栅堆叠结构，位于所述CMOS晶圆上，包括交替层叠的电介质层和栅极层；所述台阶栅堆叠结构包括台阶区和非台阶区；
基底，所述基底位于所述台阶栅堆叠结构的非台阶区和所述CMOS晶圆之间；
沟道结构，所述沟道结构贯穿所述台阶栅堆叠结构，且所述沟道结构的一端与所述基底连接。
可选地，包括贯穿所述台阶栅堆叠结构的伪狭缝结构。
可选地，包括公共源极局部接触，所述公共源极局部接触位于所述基底中且与所述伪狭缝结构接触。
可选地，包括位于所述台阶栅堆叠结构上的刻蚀停止层及贯穿所述刻蚀停止层的沟道局部接触，且所述沟道局部接触与所述沟道结构电连接。
可选地，所述刻蚀停止层包括氮化硅层、氮氧化硅层、氧化铝层、氧化铪层、氧化锆层中的一种或组合叠层。
可选地，包括贯穿所述台阶栅堆叠结构的伪沟道结构。
可选地，所述台阶栅堆叠结构包括第一台阶栅堆叠结构和第二台阶栅堆叠结构，所述沟道结构包括第一沟道结构和第二沟道结构，其中，
所述第一台阶栅堆叠结构位于所述基底上，包括交替层叠的第一电介质层及第一栅极层；
所述第二台阶栅堆叠结构位于所述第一台阶栅堆叠结构上，包括交替层叠的第二电介质层及第二栅极层；
所述第一沟道结构贯穿所述第一台阶栅堆叠结构；
所述第二沟道结构贯穿所述第二台阶栅堆叠结构，且与所述第一沟道结构电连接。
如上所述，本发明的存储结构及其制备方法，通过先制备沟道结构即第一沟道结构(LCH)与第二沟道结构(UCH)及沟道局部接触(C1CH)，后自基底侧制备台阶堆叠结构即第一台阶堆叠结构及第二台阶堆叠结构，可有效解决台阶工艺所造成的第一沟道结构与第二沟道结构对准困难的问题(LCH-UCH)及沟道局部接触与第二沟道结构对准困难的问题(C1CH-UCH)。
进一步的，本发明通过制备伪狭缝结构，将公共源极(ACS)自基底侧引出，无需进行公共源极局部接触与狭缝结构的电连接，从而可从根本上解决公共源极局部接触与狭缝结构对准困难的问题(C1ACS-GL)，降低工艺难度及成本，且由于为伪狭缝结构，因此无需进行导电层的填充，从而可减小狭缝结构占用的面积。
附图说明
图1显示为本发明中制备存储结构的工艺流程图。
图2显示为本发明中形成第一沟道孔的结构示意图。
图3显示为本发明中形成第二沟道孔的结构示意图。
图4显示为本发明中形成第一沟道结构及第二沟道结构的结构示意图。
图5显示为本发明中形成刻蚀停止层及沟道局部接触的结构示意图。
图6显示为图5中A区域的放大结构示意图。
图7显示为本发明中形成正面外围电路层及载体晶圆的结构示意图。
图8显示为本发明中自基底侧形成伪沟道结构、台阶栅堆叠结构、伪狭缝结构及导电接触的结构示意图。
图9显示为本发明中形成背面外围电路层及CMOS晶圆的结构示意图。
图10显示为本发明中形成焊盘引出层的结构示意图，且图10还显示为本发明中制备的存储结构的结构示意图。
元件标号说明
100 基底
210 第一堆叠结构
220 第二堆叠结构
230 第一台阶栅堆叠结构
240 第二台阶栅堆叠结构
211 第一电介质层
221 第二电介质层
212 第一牺牲层
222 第二牺牲层
232 第一栅极层
242 第二栅极层
301 第一沟道孔
302 第二沟道孔
310 第一沟道结构
320 第二沟道结构
311 外延半导体层
312 阻挡层
313 电荷捕获层
314 隧穿层
315 沟道层
316 空隙
317 半导体层
400 刻蚀停止层
500 接触介质层
610 沟道局部接触
620 贯穿接触
630 台阶接触
640 公共源极局部接触
710 正面外围电路
720 背面外围电路
800 载体晶圆
900 介质层
110 伪沟道结构
120 伪狭缝结构
130 CMOS晶圆
140 焊盘引出层
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1～图10。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
参阅图1，本实施例提供一种存储结构制备方法，通过先制备沟道结构即第一沟道结构(LCH)与第二沟道结构(UCH)及沟道局部接触(C1CH)，后自基底侧制备台阶堆叠结构即第一台阶堆叠结构及第二台阶堆叠结构，可有效解决台阶工艺所造成的第一沟道结构与第二沟道结构对准困难的问题(LCH-UCH)及沟道局部接触与第二沟道结构对准困难的问题(C1CH-UCH)。
参阅图2～图10，示意了本实施例中在形成所述存储结构的过程中，各步骤所呈现的结构示意图。
首先，参阅图2，提供基底100，所述基底100的材料可以为单晶硅(Si)、单晶锗(Ge)、硅锗(GeSi)、碳化硅(SiC)、绝缘体上硅(SOI)、绝缘体上锗(GOI)或砷化镓等Ⅲ-Ⅴ族化合物。其中，所述基底100中包括掺杂导电层(未图示)，用以进行电连接，所述基底100的具体结构、材质及制备此处不作限制。本实施例中，所述基底100的材料为单晶硅，但并非局限于此。
接着，于所述基底100上形成第一堆叠结构210，所述第一堆叠结构210包括交替层叠的第一电介质层211及第一牺牲层212。
具体的，在所述基底100的表面形成一层所述第一电介质层211，之后在所述第一电介质层211的表面形成一层所述第一牺牲层212，然后依次循环进行所述第一电介质层211及第一牺牲层212的步骤，以制备具有多层(电介质层及牺牲层的双层堆叠结构的层数)的所述第一堆叠结构210。其中，所述第一牺牲层212通过后续去除，可制备导电的栅极层(控制栅或字线)，所述第一电介质层211则作为隔离层使用。所述第一电介质层211的材料可以为氧化硅、氮化硅、氮氧化硅、氮碳化硅中的一种，所述第一牺牲层212的材料可以为氧化硅、氮化硅、氮氧化硅、氮碳化硅、无定型硅、无定形碳、多晶硅中的一种。关于所述第一电介质层211及第一牺牲层212的材料的选择，须确保所述第一牺牲层212相对于所述第一电介质层211具有高的刻蚀选择比，因而在去除所述第一牺牲层212时，降低对所述第一电介质层211的刻蚀损伤，确保所述第一电介质层211的完整性。本实施例中，所述第一电介质层211的材料为氧化硅，所述第一牺牲层212的材料为氮化硅，且采用化学气相沉积工艺形成，但所述第一电介质层211及第一牺牲层212的材料及形成方法并非局限于此。
接着，参阅图2及图3，形成贯穿所述第一堆叠结构210的第一沟道孔301，并填充支撑材料，所述支撑材料可以为氧化硅或多晶硅，或者其他合适的材料。其中，所述第一沟道孔301的底部位于所述基底100中，以便于后续形成的所述沟道结构与所述基底100的连接。
接着，参阅图3，于所述第一堆叠结构210上形成第二堆叠结构220，所述第二堆叠结构220包括交替层叠的第二电介质层221及第二牺牲层222；形成贯穿所述第二堆叠结构220的第二沟道孔302。
具体的，所述第二堆叠结构220的材料及制备可参阅所述第一堆叠结构210，以降低工艺难度，降低成本，但并非局限于此，具体材料可根据需要进行选择，此处不作过分限制。
接着，参阅图4，去除位于所述第一沟道孔301中的所述支撑材料，形成所述沟道结构即相互电连接的第二沟道结构320(UCH)及第一沟道结构310(LCH)。
具体的，在去除位于所述第一沟道孔301中的所述支撑材料后，所述第二沟道孔302与所述第一沟道孔301相贯通，而后可形成所述沟道结构即所述第二沟道结构320及第一沟道结构310，具体制备的步骤及材料的选择，详见下文有关图6的介绍，此处暂不做陈述。
本实施例中，由于先制备所述沟道结构即所述第一沟道结构310及第二沟道结构320，而未进行制备台阶的刻蚀工艺，因此可有效解决台阶工艺所造成的应力问题，解决所述第一沟道结构310与所述第二沟道结构320对准困难的问题(LCH-UCH)及后续制备的沟道局部接触与所述第二沟道结构320对准困难的问题(C1CH-UCH)，以提高产品质量。
接着，参阅图5，形成刻蚀停止层400，所述刻蚀停止层400与所述第二堆叠结构220相接触。
作为示例，所述刻蚀停止层400的材料可包括氮化硅层、氮氧化硅层、氧化铝(Al2O3)层、氧化铪(HfO2)层、氧化锆(ZrO2)层中的一种或组合叠层。本实施例中，所述刻蚀停止层400采用所述Al2O3，但并非局限于此。
作为示例，所述刻蚀停止层400与所述第二电介质层221相接触，且所述第二电介质层221与所述刻蚀停止层400之间的刻蚀选择比的范围包括5:1～500:1。
具体的，当所述刻蚀停止层400与所述第二电介质层221相接触时，可提高形成的结构的结合牢固度，以便于提高产品质量。后续中，参阅图8，在刻蚀形成台阶时，优选在所述刻蚀停止层400上保留所述第二电介质层221，以提高形成的结构的结合牢固度。其中，所述刻蚀停止层400的材料的选择，优选所述第二电介质层221与所述刻蚀停止层400之间具有高的刻蚀选择比，范围可包括由5:1～500:1这两个值限定的任何范围或界限值，如10:1、25:1、50:1、100:1、250:1、400:1等。
接着，形成沟道局部接触610(C1CH)，所述沟道局部接触610贯穿所述刻蚀停止层400，且与所述第二沟道结构320电连接。
具体的，在所述刻蚀停止层400上沉积接触介质层500，而后在所述接触介质层500中形成与所述第二沟道结构320电连接的所述沟道局部接触610，所述沟道局部接触610的材料包括W、Al、Cu、Ti、Ag、Au、Pt、Ni中的一种或几种。参阅图6，显示为图5中A区域的放大结构示意图。其中，当形成相贯通的所述第二沟道孔302与所述第一沟道孔301后，首先形成外延半导体层311，所述外延半导体层311的材料可以为硅、锗或硅锗。其中，所述外延半导体层311的顶部表面至少高于最底层的所述第一牺牲层212的顶部表面，以便形成控制栅。而后在沟道孔中形成存储结构及沟道层315，其中，所述沟道层315用于电性导通信道，所述存储结构用于存储从所述沟道层315注入的电荷的数据存储。其中，所述存储结构包括位于所述沟道孔侧壁表面上的阻挡层312、位于所述阻挡层312侧壁表面上的电荷捕获层313以及位于所述电荷捕获层313侧壁表面上的隧穿层314；所述沟道层315位于所述隧穿层314侧壁表面上，可填充所述沟道孔，或通过填充其他合适的介质层覆盖所述沟道孔，当然所述沟道孔中可具有空隙316，此处不作过分限制。所述阻挡层312的材料包括但不限于二氧化硅，所述电荷捕获层313的材料包括但不限氮化硅，所述隧穿层314的材料包括但不限于二氧化硅，所述沟道层315的材料包括但不限于P型掺杂的多晶硅。而后进行回刻蚀，去除部分厚度的所述存储结构及沟道层315，使得顶部表面至少高于最顶层的所述第二牺牲层222的顶部表面，低于最顶层所述第二电介质层221的顶部表面，并在回刻蚀形成的凹槽中形成半导体层317，所述半导体层317的材料可以为硅、锗或硅锗，所述半导体层317与所述沟道局部接触610相电连接，将所述沟道结构连接至位线。有关所述沟道结构的具体材料的选择、结构及制备工艺，此处不作过分限制。
接着，参阅图7，在所述接触介质层500上形成正面外围电路710及载体晶圆800，以通过所述载体晶圆800作为支撑，进行后续工艺。
接着，参阅图8，自所述基底100刻蚀所述第一堆叠结构210及第二堆叠结构220，以形成台阶堆叠结构即第一台阶堆叠结构及第二台阶堆叠结构。其中，优选包括减薄所述基底100(100nm)的步骤，及刻蚀部分所述堆叠结构和减薄后的所述基底100，形成台阶区和非台阶区，以使所述基底100位于所述非台阶区，以便于进行后续工艺制备。
作为示例，还包括形成贯穿所述第一台阶堆叠结构及第二台阶堆叠结构的伪狭缝结构120(DGL)的步骤。
参阅图8，在形成所述第一台阶堆叠结构及第二台阶堆叠结构之后，还包括制备伪沟道结构110(DCH)、伪狭缝结构120、第一台阶栅堆叠结构230(LSS)、第二台阶栅堆叠结构240(USS)及导电接触(UCT)的步骤。
具体的，沉积介质层900，制备所述伪沟道结构110，以通过所述伪沟道结构110作为支撑件，进行后续去除所述第一牺牲层212及第二牺牲层222形成第一栅极层232及第二栅极层242的步骤。在其他实施例中，所述伪沟道结构110可以与所述沟道结构同步形成，所述伪沟道结构110与所述沟道结构可以相同也可以不同。在其他实施例中，所述伪沟道结构110可以在所述沟道结构形成之后再生成。本实施例中，所述介质层900可采用TEOS材料，但并非局限于此。形成所述第一栅极层232及第二栅极层242的步骤包括形成贯穿所述第一台阶堆叠结构及第二台阶堆叠结构的狭缝，并通过所述狭缝去除所述第一牺牲层212及第二牺牲层222，以在所述第一牺牲层212及第二牺牲层222的位置形成对应的空腔，在所述空腔中形成所述第一栅极层232及第二栅极层242，且所述第一栅极层232及第二栅极层242的材料可为W、Al、Cu、Ti、Ag、Au、Pt、Ni中的一种或几种，以制备所述第一台阶栅堆叠结构230及第二台阶栅堆叠结构240。其中，去除所述第一牺牲层212及第二牺牲层222可以采用湿法刻蚀，本实施例中，所述第一牺牲层212及第二牺牲层222的材料为氮化硅，所述湿法刻蚀采用的刻蚀溶液为磷酸溶液。所述伪狭缝结构120不参与导电，所述伪狭缝结构120的作用仅为去除所述第一牺牲层212及第二牺牲层222，形成所述第一栅极层232及第二栅极层242。而后，形成所述导电接触，所述导电接触可包括贯穿接触620及台阶接触630，进一步的，还包括在所述基底100中形成公共源极局部接触640(C1ACS)的步骤，以形成良好的电连接。所述公共源极局部接触640通过所述基底100中的掺杂导电层与所述沟道结构中的所述外延半导体层311进行电连接。上述具体制备工艺可根据需要进行调整，此处不作过分限制。
本实施例通过制备所述伪狭缝结构120，将公共源极(ACS)自所述基底100侧引出，无需将所述公共源极局部接触640与所述伪狭缝结构120电连接，从而可从根本上解决公共源极局部接触与狭缝结构对准困难的问题(C1ACS-GL)，降低工艺难度及成本，且由于为伪狭缝结构，因此无需进行导电层的填充，从而可减小狭缝结构占用的面积。
接着，参阅图9，形成背面外围电路层720与CMOS晶圆130。
最后，参阅图10，以所述CMOS晶圆130作为支撑，去除所述载体晶圆800，制备焊盘引出层140，进行电性引出，制备所述存储结构。
如图10，本实施例还提供一种存储结构，所述存储结构可采用上述制备工艺制备，但并非局限于此。
具体的，所述存储结构包括CMOS晶圆130、台阶栅堆叠结构、基底100及沟道结构。其中，所述台阶栅堆叠结构位于所述CMOS晶圆130上，包括交替层叠的电介质层及栅极层；所述台阶栅堆叠结构包括台阶区和非台阶区；所述基底100位于所述台阶栅堆叠结构的非台阶区和所述CMOS晶圆130之间；所述沟道结构贯穿所述台阶栅堆叠结构，且所述沟道结构的一端与所述基底100连接。
作为示例，包括位于所述台阶栅堆叠结构上的刻蚀停止层400及贯穿所述刻蚀停止层400的沟道局部接触610，且所述沟道局部接触610与所述沟道结构电连接。
作为示例，所述刻蚀停止层400与所述电介质层相接触，以提高形成的结构的结合牢固度，以便于提高产品质量；且所述电介质层与所述刻蚀停止层400之间的刻蚀选择比的范围包括5:1～500:1。
作为示例，所述刻蚀停止层400包括氮化硅层、氮氧化硅层、氧化铝(Al2O3)层、氧化铪(HfO2)层、氧化锆(ZrO2)层中的一种或组合叠层。
作为示例，还包括贯穿所述台阶栅堆叠结构的伪狭缝结构120。进一步的，所述基底100中还包括公共源极局部接触640(C1ACS)，所述公共源极局部接触640位于所述基底100中且与所述伪狭缝结构120接触。
作为示例，包括贯穿所述台阶栅堆叠结构的伪沟道结构110。
作为示例，所述台阶栅堆叠结构包括第一台阶栅堆叠结构230和第二台阶栅堆叠结构240，所述沟道结构包括第一沟道结构310和第二沟道结构320，其中，
所述第一台阶栅堆叠结构230位于所述基底100上，包括交替层叠的第一电介质层211及第一栅极层232；
所述第二台阶栅堆叠结构240位于所述第一台阶栅堆叠结构230上，包括交替层叠的第二电介质层221及第二栅极层242；
所述第一沟道结构310贯穿所述第一台阶栅堆叠结构230；
所述第二沟道结构320贯穿所述第二台阶栅堆叠结构240，且与所述第一沟道结构310电连接。
本实施例，无需进行所述公共源极局部接触640与所述伪狭缝结构120的电连接，从而可从根本上解决公共源极局部接触与狭缝结构对准困难的问题(C1ACS-GL)，降低工艺难度及成本，且由于为伪狭缝结构，因此无需进行导电层的填充，从而可减小狭缝结构占用的面积。
综上所述，本发明的存储结构及其制备方法，通过先制备沟道结构即第一沟道结构与第二沟道结构及沟道局部接触，后自基底侧制备台阶堆叠结构即第一台阶堆叠结构及第二台阶堆叠结构，可有效解决台阶工艺所造成的第一沟道结构与第二沟道结构对准困难的问题及沟道局部接触与第二沟道结构对准困难的问题。
进一步的，本发明通过制备伪狭缝结构，将公共源极自基底侧引出，无需进行公共源极局部接触与狭缝结构的电连接，从而可从根本上解决公共源极局部接触与狭缝结构对准困难的问题，降低工艺难度及成本，且由于为伪狭缝结构，因此无需进行导电层的填充，从而可减小狭缝结构占用的面积。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (15)

1.一种存储结构制备方法，其特征在于，包括以下步骤：
提供基底；
于所述基底上形成堆叠结构，所述堆叠结构包括交替层叠的电介质层及牺牲层；
形成贯穿所述堆叠结构的沟道孔；
在所述沟道孔中形成沟道结构；
在所述堆叠结构上方形成覆盖所述堆叠结构和所述沟道结构的载体晶圆；
自所述基底刻蚀所述堆叠结构，以形成台阶堆叠结构。
2.根据权利要求2所述的存储结构制备方法，其特征在于：
在形成所述载体晶圆之前，于所述堆叠结构上形成刻蚀停止层；
形成沟道局部接触，所述沟道局部接触贯穿所述刻蚀停止层，且与所述沟道结构电连接。
3.根据权利要求1所述的存储结构制备方法，其特征在于，自所述基底刻蚀所述堆叠结构，以形成所述台阶堆叠结构的步骤包括：
减薄所述基底；
刻蚀部分所述堆叠结构及减薄后的所述基底，以形成所述台阶堆叠结构，所述台阶堆叠结构包括台阶区和非台阶区，且所述基底位于所述非台阶区。
4.根据权利要求1所述的存储结构制备方法，其特征在于：形成所述堆叠结构包括形成第一堆叠结构和第二堆叠结构的步骤，具体包括：
于所述基底上形成第一堆叠结构，所述第一堆叠结构包括交替层叠的第一电介质层及第一牺牲层；
形成贯穿所述第一堆叠结构的第一沟道孔，并填充支撑材料；
于所述第一堆叠结构上形成第二堆叠结构，所述第二堆叠结构包括交替层叠的第二电介质层及第二牺牲层；
形成贯穿所述第二堆叠结构的第二沟道孔；
去除位于所述第一沟道孔中的所述支撑材料；
在所述第一沟道孔和所述第二沟道孔中形成所述沟道结构。
5.根据权利要求1所述的存储结构制备方法，其特征在于：还包括形成贯穿所述台阶堆叠结构的伪狭缝结构的步骤，以通过所述伪狭缝结构将所述台阶堆叠结构中的牺牲层置换成栅极层。
6.根据权利要求5所述的存储结构制备方法，其特征在于：还包括在所述基底中形成公共源极局部接触的步骤。
7.根据权利要求1所述的存储结构制备方法，其特征在于：在将所述台阶堆叠结构中的牺牲层置换成栅极层之前，还包括形成贯穿所述台阶堆叠结构的伪沟道结构的步骤。
8.根据权利要求1所述的存储结构制备方法，其特征在于：还包括在所述基底侧形成CMOS晶圆，以及在形成所述CMOS晶圆后，去除所述载体晶圆的步骤。
9.一种存储结构，其特征在于，所述存储结构包括：
CMOS晶圆；
台阶栅堆叠结构，位于所述CMOS晶圆上，包括交替层叠的电介质层和栅极层；所述台阶栅堆叠结构包括台阶区和非台阶区；
基底，所述基底位于所述台阶栅堆叠结构的非台阶区和所述CMOS晶圆之间；
沟道结构，所述沟道结构贯穿所述台阶栅堆叠结构，且所述沟道结构的一端与所述基底连接。
10.根据权利要求9所述的存储结构，其特征在于：包括贯穿所述台阶栅堆叠结构的伪狭缝结构。
11.根据权利要10所述的存储结构，其特征在于：包括公共源极局部接触，所述公共源极局部接触位于所述基底中且与所述伪狭缝结构接触。
12.根据权利要求9所述的存储结构，其特征在于：包括位于所述台阶栅堆叠结构上的刻蚀停止层及贯穿所述刻蚀停止层的沟道局部接触，且所述沟道局部接触与所述沟道结构电连接。
13.根据权利要求12所述的存储结构，其特征在于：所述刻蚀停止层包括氮化硅层、氮氧化硅层、氧化铝层、氧化铪层、氧化锆层中的一种或组合叠层。
14.根据权利要求9所述的存储结构，其特征在于：包括贯穿所述台阶栅堆叠结构的伪沟道结构。
15.根据权利要求9所述的存储结构，其特征在于：所述台阶栅堆叠结构包括第一台阶栅堆叠结构和第二台阶栅堆叠结构，所述沟道结构包括第一沟道结构和第二沟道结构，其中，
所述第一台阶栅堆叠结构位于所述基底上，包括交替层叠的第一电介质层及第一栅极层；
所述第二台阶栅堆叠结构位于所述第一台阶栅堆叠结构上，包括交替层叠的第二电介质层及第二栅极层；
所述第一沟道结构贯穿所述第一台阶栅堆叠结构；
所述第二沟道结构贯穿所述第二台阶栅堆叠结构，且与所述第一沟道结构电连接。
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