CN116190326A - 超芯片 - Google Patents

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CN116190326A
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circuit chip
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silicon die
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W·戈梅斯
R·库马尔
P·塔达勇
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Abstract

描述了超芯片结构和制作超芯片的方法。在示例中，一种集成电路组件包括具有与背侧相对的器件侧的第一集成电路芯片。所述器件侧包括多个晶体管器件以及多个器件侧接触点。所述背侧包括多个背侧接触部。第二集成电路芯片包括具有位于其上的多个器件接触点的器件侧。所述第二集成电路芯片按照器件侧对器件侧配置处于所述第一集成电路芯片上。所述第二集成电路芯片的多个器件接触点中的器件接触点耦合至所述第一集成电路芯片的多个器件接触点中的器件接触点。从平面图的角度来看所述第二集成电路芯片比所述第一集成电路芯片小。

Description

超芯片
本申请为分案申请，其原申请是2019年5月29日进入中国国家阶段、国际申请日为2017年12月21日的国际专利申请PCT/US2017/068049，该原申请的中国国家申请号是201780073754.1，发明名称为“超芯片”。
相关申请的交叉引用
本申请要求于2016年12月29日提交的发明名称为“HYPERCHIP”的美国临时申请No.62/440,275的权益，由此通过引用的方式将该美国临时申请的全部内容并入本文。
技术领域
本公开的实施例涉及集成电路组件的领域，并且具体而言，涉及超芯片结构和制作超芯片的方法的领域。
背景技术
现代化封装技术往往寻求管芯到管芯连接的数量的最大化。针对该挑战的传统解决方案被分类为2.5D解决方案，其利用硅内插器和穿硅过孔(TSV)以使用互连来连接管芯，所述互连具有采用最小占用面积的集成电路的典型的密度和速度。结果是越来越复杂的布局和制造技术，这降低了成品率。
附图说明
图1示出了集成电路组件的实施例的截面侧视图。
图2示出了根据本公开的实施例的图1的组件的穿过线2-2'的顶侧平面视图。
图3示出了根据本公开的实施例的充当用于集成电路器件组件的有源内插器的集成电路管芯的截面侧视图，所述内插器处于制造过程中的包括穿过所述管芯的衬底的部分的穿硅过孔(TSV)的形成的点上。
图4示出了根据本公开的实施例的在其中形成TSV之前的图3的集成电路管芯的部分并且示出了形成于管芯中的用于TSV的过孔开口。
图5示出了根据本公开的实施例的紧随在过孔开口的钝化之后的图4的结构。
图6示出了根据本公开的实施例的紧随在导电材料沉积在过孔开口中之后的图5的结构。
图7示出了根据本公开的实施例的紧随在将导电材料局限于过孔开口之后的图6的结构。
图8示出了根据本公开的实施例的紧随在从所述结构的顶表面去除电介质材料之后的图7的结构。
图9示出了根据本公开的实施例的紧随在将附加金属层形成在结构的顶表面上以得到参考图3所描述的结构之后的图8的结构。
图10示出了根据本公开的实施例的紧随在以面对面配置将两个集成电路管芯与其附接之后的图3的结构。
图11示出了根据本公开的实施例的紧随在对集成电路管芯的衬底进行减薄以暴露出管芯的背侧上的穿硅过孔之后的图10的结构。
图12示出了根据本公开的实施例的微凸块图案的实施例，所述微凸块图案例如是适用于集成电路管芯的微凸块或者多个管芯的微凸块的图案。
图13示出了根据本公开的另一实施例的微凸块图案的另一实施例。
图14示出了根据本公开的实施例的计算装置。
具体实施方式
将描述超芯片结构和制作超芯片的方法。在以下描述中，阐述了许多具体细节，例如具体的集成和材料体系，以便提供对本公开的实施例的透彻理解。对本领域的技术人员将显而易见的是可以在没有这些具体细节的情况下实践本公开的实施例。在其它实例中，没有详细描述公知的特征，例如集成电路设计布局，以免不必要地使本公开的实施例难以理解。此外，应当认识到，附图中所示的各种实施例只是例示性的表示，并且未必是按比例绘制的。
以下具体实施方式本质上只是例证性的，并非旨在限制所述主题的实施例或这种实施例的应用和用途。如本文所用，词语“示例性”是指“用作示例、实例或例示”。本文描述为示例性的任何实施方式不一定要被解释为与其它实施方式相比是优选的或有利的。此外，并不是要受前述技术领域、背景技术、发明内容或以下具体实施方式中提出的任何明示或暗示的理论的约束。
本说明书包括对“一个实施例”或“实施例”的提及。短语“在一个实施例中”或“在实施例中”的出现不一定是指同一实施例。特定特征、结构或特性可以以与本公开一致的任何适合方式进行组合。
术语。以下段落提供存在于本公开(包括所附权利要求)中的术语的定义或语境：
“包括”。该术语是开放式的。如在所附权利要求中所用，该术语并不排除附加的结构或操作。
“被配置为”。各种单元或部件可以被描述或主张为“被配置为”执行一项或多项任务。在这种语境中，“被配置为”用于通过指示单元或部件包括在操作期间执行一项或多项那些任务的结构而隐含结构。因此，即使当指定的单元或部件当前不工作(例如，未开启或激活)时，也可以将所述单元或部件说成被配置为执行任务。陈述单元或电路或部件“被配置为”执行一项或多项任务明确地旨在不对该单元或部件援引35U.S.C.§112第六段。
“第一”、“第二”等。如本文所用的，这些术语用作其之后的名词的标记，而并不暗示任何类型的顺序(例如，空间、时间、逻辑等)。
“耦合”–以下描述涉及被“耦合”到一起的元件或节点或特征。如本文所用，除非另外明确指明，否则“耦合”表示一个元件或节点或特征直接或间接结合至另一个元件或节点或特征(或者直接或间接与之通信)，而不一定是机械耦合。
此外，以下描述中还仅为了参考的目的使用了某些术语，因此这些术语并非旨在进行限制。例如，诸如“上部”、“下部”、“上方”或“下方”等术语是指图中提供参考的方向。诸如“正面”、“背面”、“后面”、“侧面”、“板外”和“板内”等术语描述在一致但任意的参照系内部件的部分的取向或位置或这两者，通过参考描述所讨论部件的文字和相关联的附图可以清楚地了解所述取向和位置。这种术语可以包括上面具体提及的词语、它们的衍生词语以及类似意义的词语。
“抑制”–如本申请所用，抑制用于描述减小影响或使影响降至最低。当部件或结构被描述为抑制动作、运动或条件时，它可以完全防止结果或后果或未来的状态。另外，“抑制”还可以指减小或降低在其它情况下可能出现的后果、表现或效应。因此，当部件、元件或特征被称为抑制结果或状态时，它不一定完全防止或消除所述结果或状态。
根据本公开的一个或多个实施例，描述了一种集成电路组件，其包括可以被表征为按照三维堆叠布置连接至一个或多个其它管芯的有源内插器衬底的第一集成电路芯片或管芯。在一个实施例中，第一集成电路管芯或有源内插器管芯利用可操作用于低成本输入/输出(I/O)和模拟电路以及存储器电路(例如，静态随机存取存储器(SRAM))和功率输送的技术。在一个实施例中，一个或多个第二集成电路芯片或管芯利用类似技术，或者在另一实施例中，利用用于实现高性能的缩放技术，以(例如)实施高性能处理内核、密集图形器件、密集调制解调器或其它功能。在多个管芯连接至第一集成电路管芯的情况下，管芯可以是相同或不同的(例如，一个管芯专用于内核，并且另一管芯也专用于内核或者图形器件或其它一种或多种功能)。因而，在一个实施例中，三维堆叠布置允许在连接至有源内插器管芯(第一集成电路管芯)的管芯上使用相对更加先进的技术，并且允许这样的管芯具有更小的占用面积(例如，更小的管芯)，以获得更高的制造产率。集成电路组件使得诸如中央处理单元(CPU)、图形器件、调制解调器、存储器、I/O、模拟电路和功率输送电路的多种电路功能的异构集成能够使用针对特定功能优化的工艺技术。
在实施例中，一个或多个管芯在有源内插器上的集成为重视小封装的产品实现了更小的外形因子(例如，更小的封装)，并且在有源内插器管芯上的一个或多个管芯可以被包括执行不同功能以及加快芯片产品的面市时间的另一管芯的另一管芯替代的意义上，实现了重新配置能力。集成电路组件适用于包括从相对较小的物联网(IOT)应用到大型服务器应用的各种市场。
图1示出了集成电路组件的实施例的截面侧视图。参考图1，组件100包括集成电路管芯110，所述集成电路管芯110包括多个晶体管器件，并且因此可以被表征为有源内插器。集成电路管芯110包括包含许多晶体管器件的器件侧115。在一个实施例中，用于集成电路管芯110上的器件的半导体器件制作节点为22nm或14nm或更小的技术节点或其某种组合。在一个实施例中，这样的技术节点可以基于诸如成本和可接受性能特征的因素。因而，在一个实施例中，管芯110的器件侧115包括电路器件(例如，晶体管器件)以及在各种电路的形成过程中对所述器件中的器件进行布线的互连。在实施例中，器件接触点125(例如微凸块)在管芯110的器件侧115上，如所示。在实施例中，穿硅过孔(TSV)118被设置为从器件侧115穿过管芯110到达背侧120，如所示。可操作用于将管芯110连接至封装衬底160的(例如，可操作用于将管芯110电连接至封装衬底的管芯侧接触部的)背侧接触部119(例如，焊料凸块)可以设置在管芯110的背侧120上，同样如图所示。
再次参考图1，在实施例中，多个管芯设置在管芯110的器件侧115上。作为示例，图1示出了均连接至管芯110的管芯130A和130B。管芯130A和管芯130B可以被分别选择为用于预期的一种或多种功能，并且可以各自包括高性能内核、密集图形器件、密集调制解调器或者其它专用技术或其某种组合(例如，内核、图形器件、现场可编程门阵列(FPGA)等)。图1示出了包括器件侧135A和背侧140A的管芯130A。器件侧135A代表性地包括被选择为用于管芯的一种或多种特定功能的许多晶体管器件和电路、以及连接至管芯110的对应微凸块125的微凸块145A。类似地，管芯130B包括器件侧135B和背侧140B，器件侧130B包括被选择为用于一种或多种特定功能的许多晶体管器件和电路、以及连接至管芯110的微凸块125的微凸块145B。如所示，管芯130A和管芯130B按照器件侧对器件侧或者面对面配置连接至管芯110。在一个实施例中，管芯110的微凸块125利用均匀的凸块间距和凸块图案来促进高密度以及对凸块高度的均匀控制，以实现可靠的凸块到凸块接合。用于利用(例如)焊料通过微凸块实现面对面接合的代表性间距约为50微米或更小，例如，30微米到50微米的间距，以促进高密度管芯到管芯连接。这样的紧密间距提供了大量的连接，以在管芯130A和管芯130B与管芯110之间提供总体上很宽的电总线，并且允许管芯130A和管芯130B之间通过管芯110中的宽总线互连进行通信。由于管芯110实际上是包括晶体管器件的有源内插器，因而在一个示例中，集成电路组件允许使用晶体管转发器来辅助在管芯130A和管芯130B之间跨越内插器布线的信号。
如上所述，管芯110包括给管芯110的背侧120带来导电性的TSV 118。管芯110包括连接至TSV 118的焊料凸块119。在一个实施例中，焊料凸块119具有大约100微米或更小的间距，这样的间距被选择为用于连接到诸如封装衬底160的封装。如所示，封装衬底160本身可以包括处于与连接至管芯110的一侧相对的一侧上的接触点，以将封装连接至(例如)印刷电路板。图1进一步示出了组件100，其包括设置在管芯组件的部分上(例如，在管芯130A的背侧140A上以及管芯130B的背侧140B上)的散热片170。在实施例中，封装衬底160是有机封装衬底。在另一实施例中，封装衬底160是陶瓷封装衬底。
图2示出了根据本公开的实施例的图1的组件的穿过线2-2'的顶侧平面视图。在所示实施例中，管芯130A、管芯130B、管芯130C、管芯130D、管芯130E、管芯130F和管芯130G按照面对面接合配置设置并且电连接至管芯110。图2的七管芯示例是多个较小管芯电连接至较大管芯(例如，有源内插器管芯)的一个示例。在一个代表性示例中，管芯110具有大约100mm2到1000mm2的在上面安装管芯130A-130G的面积。在该示例中，管芯130A-130G均单独具有20mm2到200mm2的面积(其中，管芯130A-130G可以或可以不均具有相似面积)。应当理解，可以容纳在管芯110上的管芯的数量可以至少部分地根据所容纳的管芯的尺寸而变化。在图2的示例中，有七个管芯(例如，管芯130A-130G)。在另一个实施例中，可以有更多或者更少的所容纳管芯。在一个实施例中，管芯130A-130G的使用允许对专业化管芯的异构集成(以小外形因子并入这种专业化)，以产生包括连接至具有管芯110的形式的有源内插器的多个管芯的集成电路组件。应当认识到，这种组件可以用于各种细分市场中，例如，个人计算应用、物联网(IOT)应用和服务器应用。集成电路组件允许集成包括但不限于逻辑存储器的多种功能以及集成包括调制和电压调节的功率输送。此外，组件可以允许将诸如传感器和光学I/O的非硅技术集成到组件中。
图3-12描述了根据本公开的实施例的形成组件(例如，图1和图2所示的集成电路组件)的方法。
图3示出了集成电路管芯的截面侧视图，在一个实施例中所述集成电路管芯充当集成电路器件组件的有源内插器。管芯210包括衬底2100，其例如是作为较大晶片的部分的体块半导体衬底(例如，硅衬底)。管芯210包括器件侧215，晶体管器件和互连被设置到器件侧215上。在实施例中，微凸块225连接至互连和器件。在实施例中，管芯210包括至少部分地穿过衬底(例如，硅衬底)延伸的穿硅过孔(TSV)218。
图3的插图示出了管芯210的器件侧215上的代表性互连结构。插图示出了由(例如)作为晶片的部分的体块硅衬底构成的衬底2100。在实施例中，晶体管器件2105设置在衬底2100上。互连连接至晶体管器件。作为示例性实施例，插图示出了设置在管芯210的衬底2100上的电介质材料中的互连的十个层级(例如，导电金属线或迹线)。在一个实施例中，互连层级可以被分成三组。组2112A中指定的互连表示形成于TSV 218的高度的层级处或下方的互连。在该实施例中，组2112A中的互连表示衬底2100上的前六个层级的金属，并且具有大约(例如)90纳米的代表性间距。由于互连在TSV 218的高度的层级处或下方，因而这种互连是围绕管芯210中的TSV 218布线的。组2112B由两个互连层级表示，例如，设置在衬底上并且形成在TSV 218上方的互连层级7和8。在一个实施例中，组2112B中的互连大于组2112A中的互连，并且具有大约(例如)360纳米的代表性间距。在一个实施例中，组2112B中的互连可以用于(例如)跨越衬底210对信号进行布线，以进行管芯通信。组2112C中的互连叠覆在组2112B中的互连上，并且表示衬底2100上的层级9和10。组2112C中的互连具有大约(例如)1微米到10微米的代表性间距。组2112B和组2112C中的互连可以是在管芯210中的TSV 218之上布线的。在一个实施例中，组2112A中的互连通过具有低于二氧化硅的介电常数的一种或多种电介质材料(低k材料)而绝缘，并且组2112B和组2112C中的互连在低k材料或者二氧化硅电介质材料中绝缘。插图还示出了电连接至顶部层级互连(例如，来自组2112C的互连)的微凸块225。
在实施例中，TSV 218是使用中间TSV工艺流形成的。在一个实施例中，一般紧随在高温前端工艺(FEOL)处理之后实施中间TSV工艺流，以形成TSV。图4-9示出了用于在管芯210上形成TSV的中间TSV工艺流的一种可能的实施例。
具体而言，图4示出了在形成TSV之前的集成电路管芯210的部分。图4示出了包括晶体管器件2105的器件层以及形成于器件层上的互连的组2112A(例如，互连的六个层级)。图4还示出了从结构的顶表面(如所看到的)穿过衬底2100的部分而形成的过孔开口213。过孔213可以是通过掩模和蚀刻技术形成的。
图5示出了紧随在过孔开口213的钝化之后的图4的结构。在一个实施例中，利用诸如二氧化硅或低k材料的电介质材料216使过孔开口213钝化。在一个实施例中，电介质材料216被形成为与结构的顶表面和过孔开口213共形。
图6示出了在将导电材料218沉积在钝化的过孔开口213中之后的图5的结构。在一个实施例中，导电材料218是或者包括铜。在一个实施例中，首先利用晶种材料(例如，铜晶种)对结构的表面和过孔开口进行播种，随后通过(例如)电镀工艺沉积导电材料218。在一个实施例中，在对过孔开口213进行播种之前，可以利用诸如钛材料的扩散阻挡材料为过孔开口做衬层。
图7示出了在使导电材料218局限于过孔开口213之后的图6的结构。在一个实施例中，通过(例如)化学机械抛光(CMP)从结构的顶表面去除导电材料218，以使导电材料218局限于过孔开口213。受到局限的导电材料可以被称为穿硅过孔(TSV)，其可以至少部分地被电介质材料216围绕。
图8示出了在从结构的顶表面去除电介质材料216之后的图7的结构。在一个实施例中，去除可以是通过CMP工艺执行的，例如，该工艺与用于使导电材料218局限于过孔开口213的CMP工艺相同或不同。
图9示出了紧随在将附加金属层形成在结构的顶表面上之后的图8的结构，其提供了结合图3所描述的结构。
图10示出了在两个集成电路管芯到集成电路管芯210的示例性附接之后的图3(或图10)的结构。图10示出了均包括器件侧和设置在器件侧上的微凸块的管芯230A和管芯230B。管芯230A的微凸块245A和管芯230B的微凸块245B连接至集成电路管芯210的微凸块225，以使得管芯按照面对面取向连接。在一个实施例中，连接的微凸块间距为50微米或更小(例如，30微米到50微米)。如上文所指出的，管芯230A和管芯230B可以被单独选择为用于一种或多种特定功能(例如，内核、图形器件、FPGA等)，并且可以或可以不是基于硅的技术。
图11示出了紧随在对管芯210的衬底2100进行减薄以暴露出管芯210的背侧上的穿硅过孔(TSV)218之后的图10的结构。在一个实施例中，衬底2100例如通过CMP工艺被减薄至(例如)大约80微米的厚度。紧随在对衬底2100的减薄之后，可以在暴露的TSV 218上形成焊料凸块219，以形成用于连接至衬底封装的封装凸块。
在一个实施例中，在晶片层级执行关于图1-11描述的形成过程，其中，集成电路管芯210是较大晶片的一个管芯。在实施例中，紧随在焊料凸块219的形成之后，将集成电路管芯210与晶片的其它管芯单一化(例如，分开)。
在实施例中，在集成电路组件中描述的集成电路管芯具有大约50微米或更小的用于面对面连接的器件侧接触点或者微凸块间距。这种布置可以允许在管芯230A/230B与管芯210之间实现更宽的总线以及更多的连接。应当认识到，利用50微米或更小的间距，对这种微凸块的测试(探查)变得困难。当前，用于测试集成电路管芯的探头卡间距约为90微米。而且，在本文描述的个体管芯上的微凸块的间距约为50微米或更小的情况下，个体微凸块的尺寸(例如，直径)较小(例如，约为20μm或更小)。探头卡的代表性探头尖端具有大约40微米的直径。相应地，小的紧密间距的微凸块使得个体微凸块与探头尖端接触而不接触任何相邻微凸块变得困难。
图12示出了微凸块图案的实施例，所述微凸块图案例如是适用于集成电路管芯210的微凸块225或者管芯230A的微凸块245A和管芯230B的微凸块245B的图案。在该实施例中，有可能不对所有的微凸块进行测试。相反，为了确保所形成的最终得到的集成电路组件包括已知良好的管芯，测试少于全部的代表性数量的微凸块。在实施例中，这些受到测试的微凸块是预先确定的并且被做得比其它微凸块大，并且这种预先确定的微凸块周围的区域未被其它微凸块占据。在配合管芯上重复未被占据的区域和较大的受到测试的凸块的图案。图12示出了管芯210的一部分的顶视图。集成电路管芯210包括微凸块225，微凸块225包括具有(例如)大约18微米的直径的微凸块225A以及处于某些未被占据的微凸块区域中的具有大约24微米的代表性直径的微凸块225B。如图12所示，在存在微凸块225B的情况下，这种微凸块周围的区域未被占据。因此，在实施例中，对微凸块225B的探头卡芯片测试将不接触其它微凸块。图12代表性地示出了在探头卡芯片285接触微凸块225B时探头卡芯片285的直径的图示。图12示出了具有对应于当前探头卡的间距的90微米间距的微凸块225，其使得测试这种指定微凸块成为可能。
图13示出了微凸块图案的另一实施例。在该实施例中，再次将某些微凸块指定为要探查的微凸块。在该实施例中，并非不用微凸块占据，而是通过(例如)下层互连将要测试的区域中的微凸块电连接。图13示出了具有(例如)大约30微米的代表性间距的微凸块325。在一个实施例中，在针对被预先确定或被指定进行测试的微凸块的某些区域中，通过处于(例如)第十互连层中的互连将五个微凸块电连接。通过虚线380指示这种微凸块的互连。在一个实施例中，大约五个微凸块的这种群集隔开大约90微米，因而只需要在下层微凸块上具有足够的着陆裕量的实际数量的探头引脚。
图14示出了根据一个实施例的计算装置400。计算装置400可以包括许多部件。在一个实施例中，这些部件被附接至一个或多个母板。在替代实施例中，这些部件中的一个或多个被制作到单个组件上而非母板上。计算装置400中的部件包括但不限于集成电路管芯402和至少一个通信芯片408。在一些实施方式中，通信芯片408被制作为集成电路管芯402的部分，集成电路管芯402为集成电路组件(例如，如上文所述的)的部分。组件可以包括CPU404以及管芯上存储器406(经常被用作高速缓冲存储器)，存储器406可以是通过诸如嵌入式DRAM(eDRAM)或自旋转移矩存储器(STTM或STTM-MRAM)的技术提供的。
计算装置400可以包括其它部件，所述其它部件可以或可以不物理和电耦合至母板或被制作在集成电路组件(例如，上文所述的)内。这些其它部件可以包括但不限于易失性存储器410(例如，DRAM)、非易失性存储器412(例如，ROM或闪存存储器)、图形处理单元414(GPU)、数字信号处理器416、密码处理器442(例如，在硬件内执行密码算法的专用处理器)、芯片组420、天线422、显示器或者触摸屏显示器424、触摸屏控制器426、电池428或其它电源、功率放大器(未示出)、全球定位系统(GPS)装置444、罗盘、运动协处理器或传感器432(其可以包括加速度计、陀螺仪和罗盘)、扬声器434、照相机436、用户输入装置438(例如，键盘、鼠标、触控笔和触控板)以及大容量存储装置440(例如，硬盘驱动器、压缩磁盘(CD)、数字通用盘(DVD)等等)。
通信芯片408能够实现向和从计算装置400传输数据的无线通信。术语“无线”及其派生词可以用来描述通过使用经调制的电磁辐射通过非固态介质传送数据的电路、装置、系统、方法、技术、通信信道等。该术语并非暗示相关联装置不包含任何导线，尽管在一些实施例中它们可能不包含。通信芯片408可以实施多种无线标准或协议中的任何标准或协议，包括但不限于Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、它们的衍生物、以及被称为3G、4G、5G和更高代的任何其它无线协议。计算装置400可以包括多个通信芯片408。例如，第一通信芯片可以专用于较短距离的无线通信，例如Wi-Fi和蓝牙，并且第二通信芯片可以专用于较长距离的无线通信，例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO及其它。
在各种实施例中，计算装置400可以是膝上型计算机、上网本计算机、笔记本计算机、超级本计算机、智能电话、平板电脑、个人数字助理(PDA)、超级移动PC、移动电话、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数字照相机、便携式音乐播放器或数字视频录像机。在其它实施方式中，计算装置400可以是处理数据的任何其它电子装置。
因而，本公开的实施例包括超芯片结构以及制作超芯片的方法。
上文对所例示的实施方式的描述(包括摘要中描述的内容)并非旨在穷举或者使本公开局限于所公开的确切形式。尽管文中出于举例说明的目的描述了本公开的具体实施方式和示例，但是在本公开的范围内可能存在各种等价修改，如相关领域技术人员将认识到的。根据上文的具体实施方式可以做出这些修改。不应将下述权利要求中使用的术语解释为使本公开局限于说明书和权利要求书中所公开的具体实施方式。相反，本公开的范围将完全由下述权利要求确定，应当根据权利要求解释所确立的原则对权利要求加以解释。
尽管上面已经描述了具体实施例，但是这些实施例并非旨在限制本公开的范围，即使在关于特定特征仅描述了单个实施例的情况下亦如此。在本公开中所提供的特征的示例旨在为说明性的而非限制性的，除非另有说明。以上描述旨在覆盖对于本领域技术人员而言显而易见的具有本公开的有益效果的这种替代物、修改和等同物。
本公开的范围包括本文所公开的任何特征或特征的组合(明示或暗示)、或其任何概括，不管它是否减轻本文所解决的任何或全部问题。因此，可以在本申请(或对其要求优先权的申请)的审查期间对特征的任何这种组合提出新的权利要求。具体而言，参考所附权利要求，来自从属权利要求的特征可以与独立权利要求的那些特征组合，并且来自相应的独立权利要求的特征可以按任何适当的方式组合，而并非只按照所附权利要求中所列举的具体组合来进行组合。
下面的示例涉及其它实施例。可以对不同实施例的各种特征进行不同组合，其中包括一些特征并且排除其它特征，以适应各种各样的不同应用。
示例性实施例1：一种集成电路组件包括具有与背侧相对的器件侧的第一集成电路芯片。所述器件侧包括多个晶体管器件以及多个器件侧接触点。所述背侧包括多个背侧接触部。第二集成电路芯片包括器件侧，所述器件侧具有位于其上的多个器件接触点。所述第二集成电路芯片按照器件侧对器件侧配置处于所述第一集成电路芯片上。所述第二集成电路芯片的多个器件接触点中的器件接触点耦合至所述第一集成电路芯片的多个器件接触点中的器件接触点。从平面图的角度来看所述第二集成电路芯片比所述第一集成电路芯片小。
示例性实施例2：根据示例性实施例1所述的集成电路组件，还包括一个或多个附加集成电路芯片，所述一个或多个附加集成电路芯片中的每者具有器件侧，所述器件侧具有位于其上的多个器件接触点。所述一个或多个附加集成电路芯片中的每者按照器件侧对器件侧配置处于所述第一集成电路芯片上，其中，所述一个或多个附加集成电路芯片中的每者的多个器件接触点中的器件接触点耦合至所述第一集成电路芯片的多个器件接触点中的器件接触点。从平面图的角度来看所述一个或多个附加集成电路芯片中的每者比所述第一集成电路芯片小。
示例性实施例3：根据示例性实施例2所述的集成电路组件，其中，所述一个或多个附加集成电路芯片的至少其中之一具有与所述第二集成电路芯片的功能不同的功能。
示例性实施例4：根据示例性实施例1、2或3所述的集成电路组件，其中，所述第一集成电路芯片包括在所述器件侧和所述背侧之间延伸的一个或多个穿硅过孔(TSV)，所述一个或多个TSV电耦合至所述背侧接触部。
示例性实施例5：根据示例性实施例1、2、3或4所述的集成电路组件，其中，所述背侧接触部包括焊料凸块。
示例性实施例6：根据示例性实施例4所述的集成电路组件，其中，所述一个或多个TSV至少部分地被电介质材料围绕。
示例性实施例7：根据示例性实施例1、2、3、4、5或6所述的集成电路组件，其中，所述第一集成电路芯片的器件侧接触点的子集位于未被占据的区域中，并且具有比所述第一集成电路芯片的器件侧接触点中的其它器件侧接触点大的直径。
示例性实施例8：根据示例性实施例1、2、3、4、5、6或7所述的集成电路组件，其中，所述第二集成电路芯片的多个器件接触点具有与所述第一集成电路芯片的器件侧接触点相同的图案。
示例性实施例9：一种封装系统包括具有管芯侧接触部的封装衬底。集成电路组件耦合至所述封装衬底。所述集成电路组件包括第一集成电路芯片，所述第一集成电路芯片包括与背侧相对的器件侧，所述器件侧具有多个晶体管器件以及多个器件侧接触点，并且所述背侧具有电耦合至所述封装衬底的所述管芯侧接触部的多个背侧接触部。所述集成电路还包括第二集成电路芯片，所述第二集成电路芯片包括器件侧和背侧，所述器件侧包括位于其上的多个器件接触点，所述第二集成电路芯片按照器件侧对器件侧配置处于所述第一集成电路芯片上。所述第二集成电路芯片的多个器件接触点中的器件接触点耦合至所述第一集成电路芯片的多个器件接触点中的器件接触点。从平面图的角度来看所述第二集成电路芯片比所述第一集成电路芯片小。所述封装系统还包括耦合至所述第二集成电路芯片的背侧的散热片。
示例性实施例10：根据示例性实施例9所述的封装系统，其中，所述集成电路组件还包括一个或多个附加集成电路芯片。所述一个或多个附加集成电路芯片中的每者具有器件侧，所述器件侧具有位于其上的多个器件接触点。所述一个或多个附加集成电路芯片中的每者按照器件侧对器件侧配置处于所述第一集成电路芯片上。所述一个或多个附加集成电路芯片中的每者的多个器件接触点中的器件接触点耦合至所述第一集成电路芯片的多个器件接触点中的器件接触点。从平面图的角度来看所述一个或多个附加集成电路芯片中的每者比所述第一集成电路芯片小。
示例性实施例11：根据示例性实施例10所述的封装系统，其中，所述一个或多个附加集成电路芯片的至少其中之一具有与所述第二集成电路芯片的功能不同的功能。
示例性实施例12：根据示例性实施例9、10或11所述的封装系统，其中，所述集成电路组件的所述第一集成电路芯片具有在所述器件侧和所述背侧之间延伸的一个或多个穿硅过孔(TSV)，所述一个或多个TSV电耦合至所述背侧接触部。
示例性实施例13：根据示例性实施例9、10、11或12所述的封装系统，其中，所述背侧接触部包括焊料凸块。
示例性实施例14：根据示例性实施例12所述的封装系统，其中，所述一个或多个TSV至少部分地被电介质材料围绕。
示例性实施例15：根据示例性实施例9、10、11、12、13或14所述的封装系统，其中，所述集成电路组件的第一集成电路芯片的器件侧接触点的子集位于未被占据的区域中，并且具有比所述第一集成电路芯片的器件侧接触点中的其它器件侧接触点大的直径。
示例性实施例16：根据示例性实施例9、10、11、12、13、14或15所述的封装系统，其中，所述集成电路组件的第二集成电路芯片的多个器件接触点具有与所述第一集成电路芯片的器件侧接触点相同的图案。
示例性实施例17：一种集成电路组件包括具有与背侧相对的器件侧的集成电路芯片。所述器件侧包括多个晶体管器件以及多个器件侧接触点。所述背侧包括多个背侧接触部。所述集成电路组件还包括多个附加集成电路芯片。所述多个附加集成电路芯片中的每者具有器件侧，所述器件侧包括位于其上的多个器件接触点。所述多个附加集成电路芯片中的每者按照器件侧对器件侧配置处于所述集成电路芯片上。所述多个附加集成电路芯片中的每者的多个器件接触点中的器件接触点耦合至所述集成电路芯片的多个器件接触点中的器件接触点。从平面图的角度来看所述多个附加集成电路芯片中的每者比所述集成电路芯片小。
示例性实施例18：根据示例性实施例17所述的集成电路组件，其中，所述集成电路芯片包括在所述器件侧和所述背侧之间延伸的一个或多个穿硅过孔(TSV)，所述一个或多个TSV电耦合至所述背侧接触部。
示例性实施例19：根据示例性实施例17或18所述的集成电路组件，其中，所述背侧接触部包括焊料凸块。
示例性实施例20：根据示例性实施例18所述的集成电路组件，其中，所述一个或多个TSV至少部分地被电介质材料围绕。
示例性实施例21：根据示例性实施例17、18、19或20所述的集成电路组件，其中，所述集成电路芯片的器件侧接触点的子集位于未被占据的区域中，并且具有比所述集成电路芯片的器件侧接触点中的其它器件侧接触点大的直径。
示例性实施例22：根据示例性实施例21所述的集成电路组件，其中，所述多个附加集成电路芯片中的每者的多个器件接触点具有与所述集成电路芯片的器件侧接触点相同的图案。

Claims (20)

1.一种集成电路组件，包括：
第一集成电路芯片，其包括与背侧相对的器件侧，所述器件侧包括晶体管器件和金属层，所述金属层包括最顶部金属层和最底部金属层，所述第一集成电路芯片包括穿硅过孔，所述穿硅过孔从所述背侧延伸至所述最底部金属层与所述最顶部金属层之间的位置处，并且所述第一集成电路芯片具有覆盖区域；以及
第二集成电路芯片，其耦合至所述第一集成电路芯片，所述第二集成电路芯片具有面向所述第一集成电路芯片的器件侧，并且所述第二集成电路芯片具有位于所述第一集成电路芯片的所述覆盖区域之内的覆盖区域。
2.根据权利要求1所述的集成电路组件，还包括：
第一硅管芯，其耦合至所述第一集成电路芯片，所述第一硅管芯与所述第二集成电路芯片横向分隔开；以及
第二硅管芯，其耦合至所述第一集成电路芯片，所述第二硅管芯与所述第二集成电路芯片横向分隔开。
3.根据权利要求2所述的集成电路组件，其中，所述第一硅管芯是第三集成电路芯片，并且所述第二硅管芯是第四集成电路芯片。
4.根据权利要求1所述的集成电路组件，其中，所述第二集成电路芯片电耦合至所述第一集成电路芯片的所述穿硅过孔。
5.根据权利要求1所述的集成电路组件，还包括：
位于所述第二集成电路芯片上方的散热片。
6.根据权利要求1所述的集成电路组件，还包括：
封装沉底，其中，所述第一集成电路芯片耦合至所述封装沉底。
7.根据权利要求1所述的集成电路组件，还包括：
第一硅管芯，其耦合至所述第一集成电路芯片，所述第一硅管芯与所述第二集成电路芯片横向分隔开；
第二硅管芯，其耦合至所述第一集成电路芯片，所述第二硅管芯与所述第二集成电路芯片横向分隔开；以及
散热片，其位于所述第二集成电路芯片上方、所述第一硅管芯上方以及所述第二硅管芯上方。
8.根据权利要求7所述的集成电路组件，还包括：
封装衬底，其中，所述第一集成电路芯片耦合至所述封装衬底。
9.一种集成电路组件，包括：
第一集成电路芯片，包括：
体硅衬底；
所述体硅衬底上的晶体管器件；
所述晶体管器件上的第一组互连层级；
所述第一组互连层级上的第二组互连层级；以及
穿硅过孔，其位于所述体硅衬底中，并且位于所述第一组互连层级中但不在所述第二互连层级中，其中，所述第二组互连层级覆盖所述穿硅过孔；以及
第二集成电路芯片，其安装在所述第一集成电路芯片上，所述第二集成电路芯片具有小于所述第一集成电路芯片的面积且位于所述第一集成电路芯片的面积之内的面积，并且所述第二集成电路芯片电耦合至所述第一集成电路芯片的所述穿硅过孔。
10.根据权利要求9所述的集成电路芯片，其中，所述第二集成电路芯片具有面向所述第一集成电路芯片的器件侧。
11.根据权利要求9所述的集成电路芯片，其中，所述第一集成电路芯片具有面向所述第二集成电路芯片的器件侧。
12.根据权利要求9所述的集成电路芯片，还包括：
第一硅管芯，其耦合至所述第一集成电路芯片，所述第一硅管芯与所述第二集成电路芯片横向分隔开；以及
第二硅管芯，其耦合至所述第一集成电路芯片，所述第二硅管芯与所述第二集成电路芯片横向分隔开。
13.根据权利要求12所述的集成电路组件，其中，所述第一硅管芯是第三集成电路芯片，并且所述第二硅管芯是第四集成电路芯片。
14.根据权利要求9所述的集成电路组件，其中，所述第二集成电路芯片电耦合至所述第一集成电路芯片的所述穿硅过孔。
15.根据权利要求9所述的集成电路组件，还包括：
位于所述第二集成电路芯片上方的散热片。
16.根据权利要求9所述的集成电路组件，还包括：
封装沉底，其中，所述第一集成电路芯片耦合至所述封装沉底。
17.一种集成电路组件，包括：
第一集成电路芯片，包括：
体硅衬底；
所述体硅衬底上的晶体管器件；
所述晶体管器件上的第一组互连层级；
所述第一组互连层级上的第二组互连层级；以及
穿硅过孔，其位于所述体硅衬底中，并且位于所述第一组互连层级中但不在所述第二互连层级中，其中，所述第二组互连层级覆盖所述穿硅过孔；
第二集成电路芯片，其安装在所述第一集成电路芯片上，所述第二集成电路芯片具有位于所述第一集成电路芯片的覆盖区域之内的覆盖区域；
第一硅管芯，其耦合至所述第一集成电路芯片，所述第一硅管芯与所述第二集成电路芯片横向分隔开；
第二硅管芯，其耦合至所述第一集成电路芯片，所述第二硅管芯与所述第二集成电路芯片横向分隔开；
散热片，其位于所述第二集成电路芯片上方、所述第一硅管芯上方以及所述第二硅管芯上方；以及
封装衬底，其中，所述第一集成电路芯片耦合至所述封装衬底。
18.根据权利要求17所述的集成电路组件，其中，所述第二集成电路芯片电耦合至所述第一集成电路芯片的所述穿硅过孔。
19.根据权利要求17所述的集成电路组件，其中，所述第一硅管芯是第三集成电路芯片，并且所述第二硅管芯是第四集成电路芯片。
20.根据权利要求17所述的集成电路芯片，其中，所述第二集成电路芯片具有面向所述第一集成电路芯片的器件侧。
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