CN116634771A - 三维快闪存储器元件 - Google Patents

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CN116634771A CN202210201265.2A CN202210201265A CN116634771A CN 116634771 A CN116634771 A CN 116634771A CN 202210201265 A CN202210201265 A CN 202210201265A CN 116634771 A CN116634771 A CN 116634771A
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Abstract

本公开提供了一种三维快闪存储器元件，包括：基底、多个第一存储器阵列、多个第一位线、第一共同源极板以及第一阵列穿孔接触窗。多个第一存储器阵列位于所述基底的第一平面区中。多个第一位线，位于所述多个第一存储器阵列与所述基底之间，且与所述多个第一存储器阵列电性连接。第一共同源极板位于所述多个第一存储器阵列上方，且与所述多个第一存储器阵列电性连接。第一阵列穿孔接触窗设置于所述第一平面区外的第一接触区，电性连接所述第一共同源极板。

Description

三维快闪存储器元件
技术领域
本公开实施例是有关于一种半导体元件，且特别是有关于一种三维快闪存储器元件。
背景技术
非易失性存储器元件(如，快闪存储器)由于具有使存入的数据在断电后也不会消失的优点，因此成为个人计算机和其他电子设备所广泛采用的一种存储器元件。
目前业界较常使用的快闪存储器阵列包括或非门(NOR)快闪存储器与与非门(NAND)快闪存储器。由于NAND快闪存储器的结构是使各存储单元串接在一起，其集成度与面积利用率较NOR快闪存储器佳，已经广泛地应用在多种电子产品中。此外，为了进一步地提升存储器元件的集成度，发展出一种三维NAND快闪存储器。然而，仍存在许多与三维NAND快闪存储器相关的挑战。
发明内容
本公开提供一种存储器元件，可以减少分隔墙的尺寸，以减小分隔墙所占用的芯片面积。
本公开实施例提出一种存储器元件，包括：基底、多个第一存储器阵列、多个第一位线、第一共同源极板以及第一阵列穿孔接触窗。多个第一存储器阵列位于所述基底的第一平面区中。多个第一位线，位于所述多个第一存储器阵列与所述基底之间，且与所述多个第一存储器阵列电性连接。第一共同源极板位于所述多个第一存储器阵列上方，且与所述多个第一存储器阵列电性连接。第一阵列穿孔接触窗设置于所述第一平面区外的第一接触区，电性连接所述第一共同源极板。
本公开实施例提出一种三维快闪存储器元件，包括基底、电路结构、栅极叠层结构、多个通道柱、多个电荷储存结构、多个位线、共同源极板以及阵列穿孔接触窗。基底包括平面区与接触窗区。所述平面区包括多个存储器阵列区。所述接触窗区位于所述平面区之外，且与所述平面区相邻。电路结构位于所述基底上。栅极叠层结构位于在所述平面区的所述电路结构上方，其中所述栅极叠层结构包括彼此交替叠层的多个栅极层与多个绝缘层。多个通道柱延伸穿过所述栅极叠层结构。多个电荷储存结构位于所述多个栅极层与所述多个通道柱之间。多个位线位于所述栅极叠层结构下方，电性连接所述多个通道柱的底部与所述电路结构。共同源极板，位于所述栅极叠层结构上方，且与位于所述多个存储器阵列区的所述多个通道柱的多个顶面电性连接。阵列穿孔接触窗设置于所述接触窗区，电性连接所述共同源极板与所述电路结构。
基于上述，本公开实施例将位线形成在栅极叠层结构下方，将共同源极板形成在栅极叠层结构上方，并将连接共同源极板的阵列穿孔接触窗设置在存储器阵列区之外，而不设置在分隔墙之中，因此，可以缩小分隔墙的尺寸，减小分隔墙所占用的芯片面积。
附图说明
图1A至图1C示出本公开实施例的存储器元件的多个平面区在各个阶段的俯视图。
图2A至图2C示出本公开实施例的一个平面区的存储器元件在各个阶段的俯视图。
图3A至图3L示出本公开实施例的存储器元件的制造流程的剖面示意图。
图4示出本公开实施例的存储器元件的另一剖面示意图。
附图标记说明
10：基底
20：元件层
30、140：内连线结构
32、42、46、145：介电层
33、33a、33b、1431、1432：内连线
34：导体插塞
36、144、1301、1302：导线
43a、43b、142a、142b：介层窗
44、105：停止层
48：导体柱
100：存储器元件
102：绝缘层
103：绝缘顶盖层
104：间隔层
106：开口
108：电荷储存结构
1081：隧穿层
1082：储存层 1083：阻挡层
112：绝缘柱
116：沟道
121：水平开口
122、132：势垒层
124、134：金属层
126：栅极层
128：硬掩蔽层
130：导电层
A1～A8：存储器阵列区
B、B1、B2：区块
BL、BL1～BL4：位线
C、C1、C2：接触窗区
CSL、CSL1、CSL2、CSL4：共同源极板
IO：输入与输入模块
XDEC、XDEC1～XDEC4：译码器
GSK：栅极叠层结构
MC：存储器单元
MCA：存储器单元阵列
OP：接触窗孔
P、P1～P4：平面区
R1：第一区
R2：第二区
R3：第三区
SB、SB1、SB2：子区块
SK、SK1、SK2：绝缘叠层结构
SLT：分隔墙
SSLC：选择源极线切割墙
TAC、TAC1、TAC2：阵列穿孔接触窗
V3a、V3b、V3c：介层孔
VC：通道柱/垂直通道柱
X、Y、Z：方向
具体实施方式
图1A至图1C示出本公开实施例的存储器元件的多个平面区在各个阶段的俯视图。图2A至图2C示出本公开实施例的一个平面区的存储器元件在各个阶段的俯视图。图3L示出本公开实施例的存储器元件的剖面示意图。图4示出本公开实施例的存储器元件的另一剖面示意图。
请参照图1A与图2A，存储器元件100包括多个平面区P(例如P1～P4)。在一些实施例中，平面区P1、平面区P2、平面区P3、平面区P4又可分别称为第一平面区、第二平面区、第三平面区以及第四平面区。每一平面区P包括多个存储器阵列区A(例如A1～A8)，如图1A所示。每一个存储器阵列区A上具有栅极叠层结构GSK，如图3L或图4所示。每一平面区P(例如P1～P4)的栅极层(字线)与译码器XDEC(例如XDEC1～XDEC4)连接。存储器元件100还包括输入与输出模块IO。
请参照图2A，每一个存储器阵列区A上的栅极叠层结构GSK被分隔墙SLT分隔成多个区块B(例如B1与B2)，如图2A所示。在图2A中，以存储器阵列区A1与A2中分别包括两个区块B1与B2来说明，但本公开不以此为限。每一区块B(例如B1)被选择源极线切割墙(selective source line cut slit)SSLC分割成多个子区块SB(例如SB1与SB2)。
在每一个子区块SB中具有存储器单元阵列MCA。存储器单元阵列MCA由多个行与多个列的存储器单元MC所组成。存储器单元MC的通道柱VC延伸穿过栅极叠层结构GSK。在一些实施例中，如图3L所示，通道柱VC垂直于基底10的表面10S，因此又可以称之为垂直通道柱VC。
请参照图1B与图2B，本公开的实施例将连接对应的通道柱VC的第一端的位线BL设置在栅极叠层结构GSK以及通道柱VC的下方。每一平面区P(例如P1、P2、P3或P4)包括多个群组的位线BL(例如BL1、BL2、BL3或BL4)。每一群组的位线BL在Y方向延伸且在X方向排列。每一条位线BL可以连接不同区块B的通道柱VC的第一端(即末端)。如图3L或图4所示，位线BL可以经由设置在栅极叠层结构GSK下方的内连线结构30，与设置在内连线结构30下方的电路结构20电性连接。
请参照图1C与图2C，本公开的实施例还将共同源极板CSL设置在通道柱VC的上方，并连接通道柱VC的第二端(即顶端)。在每一平面P中，共同源极板CSL的数量少于位线BL的数量。在一些实施例中，每一平面区P仅包括单一个共同源极板CSL，但本公开不限于此。此共同源极板CSL连续延伸覆盖在存储器阵列区A1～A8的栅极叠层结构GSK上，且与存储器阵列区A1～A8中的多个通道柱VC的第二端电性连接。每一平面区P，例如P1～P4的共同源极板CSL1～CSL4可以彼此分离。
请参照图1C与图2C，共同源极板CSL1～CSL4分别与栅极叠层结构GSK下方的电路结构20(示于图3L与图4)电性连接。在本实施例中(示于图3L与图4)，共同源极板CSL1～CSL4分别是经由设置在其上方的内连线结构140、设置在每一平面区P(例如P1)之外的接触窗区C(例如C1)的阵列穿孔接触窗TAC(例如TAC1)以及内连线结构30电性连接电路结构20。在一些实施例中，内连线结构30又可称为第一内连线结构；内连线结构140又可称为第二内连线结构。
请参照图1A，接触窗区C(例如C1或C3)与每一平面区P(例如P1或P3)的第一个的存储器阵列区A1相邻，而未与平面区P(例如P1或P3)内的其他存储器阵列区(例如A2至A7)相邻。或者，接触窗区C(例如C2或C4)位于平面区P(例如P1或P3)的最后一个的存储器阵列区A8与相邻的平面区P(例如P2或P4)的第一个的存储器阵列区A1之间。
请参照图2A，阵列穿孔接触窗TAC(例如TAC1)延伸穿过位于接触窗区C的绝缘叠层结构SK1(如图3L与图4所示)。请参照图4，接触窗区C1的阵列穿孔接触窗TAC1穿过绝缘叠层结构SK1，接触窗区C2的阵列穿孔接触窗TAC2穿过绝缘叠层结构SK2。绝缘叠层结构SK1、SK2是由多个绝缘层102与多个间隔层104彼此交替叠层而成。在一些实施例中，绝缘叠层结构SK1又可以称为第一绝缘叠层结构，绝缘叠层结构SK2又可以称为第二绝缘叠层结构。在一些实施例中，接触窗区C1又可以称为第一接触窗，接触窗区C2可以称为第二接触窗。
请参照图4，在本公开的一例中，阵列穿孔接触窗TAC(例如TAC1、TAC2)连接共同源极板CSL(例如CSL1、CSL2)。每一阵列穿孔接触窗TAC(例如TAC1、TAC2)并未设置在每一平面区P(例如P1、P2)之内，而是设置在平面区P之外的接触窗区C(例如C1、C2)的绝缘叠层结构SK1或SK2中。分隔墙SLT中并未再设置连接共同源极板CSL(例如CSL1、CSL2)的阵列穿孔接触窗TAC(例如TAC1、TAC2)。而且，位线BL可以直接连接到下方的内连线结构30，因此，同样地分隔墙SLT中并未再设置连接位线BL(例如BL1、BL2)的阵列穿孔接触窗TAC(例如TAC1、TAC2)。换言之，在平面区P(例如P1、P2)中相邻的两个存储器阵列区A(例如A1、A2)之间未设置连接所述位线BL的阵列穿孔接触窗TAC(例如TAC1、TAC2)，且在平面区P(例如P1、P2)中相邻的两个存储器阵列区A(例如A1、A2)之间未设置连接共同源极板CSL的阵列穿孔接触窗TAC(例如TAC1、TAC2)。分隔墙SLT中填充绝缘材料，而无须再设置阵列穿孔接触窗TAC，因此有效减少分隔墙SLT的宽度。
图3A至图3L示出本公开实施例的存储器元件的制造流程的剖面示意图。图4示出本公开实施例的存储器元件的另一剖面图。
请参照图3A，提供基底10。基底10可为半导体基底，例如含硅基底。基底10包括第一区R1、第二区R2与第三区R3。第一区R1位于第二区R2与第三区R3之间。第一区R1例如为第一平面区P1中最顶端的存储器阵列区A1(示于图1A)。第二区R2和第三区R3位于第一区R1两侧且与第一区R1相邻。第二区R2例如为第一平面区P1内与最顶端的存储器阵列区A1相邻的存储器阵列区A2(示于图1A)。因此，第一区R1与第二区R2可分别称为第一存储器阵列区与第二存储器阵列区。第三区R3例如为第一平面区P1中第一个的存储器阵列区A1外围的接触窗区C1(示于图1A)。
在第一区R1、第二区R2与第三区R3的基底10上形成电路结构20。在一些实施例中，第一区R1、第二区R2与第三区R3的电路结构20又可以分别称为第一电路结构20、第二电路结构20与第三电路结构20。电路结构20可以包括有源元件或是无源元件。有源元件例如是晶体管、二极管等。无源元件例如是电容器、电感等。晶体管可以是N型金属氧化物半导体(NMOS)晶体管、P型金属氧化物半导体(PMOS)晶体管或是互补式金属氧化物半导体元件(CMOS)。在一些实施例中，电路结构20可以包括平面缓冲器(Plane-Buffer)。
在第一区R1、第二区R2与第三区R3的电路结构20上形成内连线结构30。内连线结构30可以包括多层介电层32以及形成在多层介电层32中的导体内连线33(例如33a、33b)。导体内连线33包括多个导体插塞(又称介层窗)34与多个导线36等。至少一个介电层32分隔相邻的导线36。导线36之间可通过导体插塞34连接，且导线36可通过导体插塞34连接到电路结构20。
请继续参照图3A，在第一区R1与第二区R2的内连线结构30上形成多条位线BL。这些位线BL在Y方向延伸且X方向排列，如图2B所示。多条位线BL的形成方法包括在内连线结构30上形成导体材料层，例如掺杂的多晶硅。然后经由光刻与蚀刻工艺进行图案化，以在第一区R1与第二区R2的内连线结构30上形成多条位线BL，并裸露出第三区R3的内连线结构30。位线BL经由导体内连线33a与第一区R1与第二区R2的电路结构20电性连接。存储器阵列将形成在第一区R1与第二区R2的内连线结构30的正上方。电路结构20例如是互补式金属氧化物半导体元件(CMOS)形成在存储器阵列下方。此种架构又可称为互补式金属氧化物半导体元件在存储器阵列下方(CMOS-Under-Array，CUA)结构。
请参照图3B，在基底10上方形成介电层42。介电层42的材料例如是氧化硅。然后经由光刻与蚀刻工艺在介电层42中先形成介层孔V3a，之后再经由另一光刻与蚀刻工艺在第一区R1与第二区R2的介电层42中形成介层孔V3b。接着，在介电层42上形成导体材料，例如是钨，并填入于介层孔V3b与介层孔V3a，之后，进行平坦化工艺，例如是进行化学机械抛光工艺，以在介层孔V3b与介层孔V3a中分别形成介层窗43b与介层窗43a。之后，在介电层42上形成停止层44与介电层46。停止层44的材料例如是氮化硅。介电层46的材料例如氧化硅层。之后进行光刻与蚀刻工艺，以形成裸露出介层窗43b的介层孔V3c。接着，在介电层46上形成导体材料，例如是钨，并填入于介层孔V3c，之后，进行平坦化工艺，例如是进行化学机械抛光工艺，以在介层孔V3c中形成导体柱48。导体柱48经由介层窗43b与43a电性连接到位线BL。
请参照图3C，在基底10上方形成绝缘叠层结构SK。绝缘叠层结构SK包括交替的多个绝缘层102与多个间隔层104。在一实施例中，绝缘层102的材料包括氧化硅，而间隔层104的材料包括氮化硅。间隔层104可以做为牺牲层，其将在后续的工艺中被部分移除或全部移除。然后，将第一区R1与第二区R2的绝缘叠层结构SK的交替的多个间隔层104与绝缘层102图案化，以形成阶梯结构(未示出)。在一些实施例中，阶梯结构可以经由多阶段的图案化工艺来形成，但本公开不以此为限。图案化工艺可以包括光刻、蚀刻与修整(trim)等工艺。
请参照图3D，在基底10上方形成介电层(未示出)，以覆盖阶梯结构(未示出)。于绝缘叠层结构SK上方形成绝缘顶盖层103与停止层105。在一实施例中，绝缘顶盖层103的材料包括氧化硅，停止层105例如是氮化硅。
请参照图3D，进行图案化工艺，移除在第一区R1与第二区R2中的部分停止层105、部分绝缘顶盖层103与部分绝缘叠层结构SK，以形成穿过停止层105、绝缘顶盖层103、与绝缘叠层结构SK的一个或多个开口106。在一实施例中，开口106可具有大致垂直的侧壁，如图3D所示。在另一实施例中，开口106可具有略微倾斜的侧壁(未示出)。在一实施例中，开口106又称为垂直通道孔洞。在一实施例中，开口106可以经由单阶段的光刻与蚀刻工艺来形成。在另一实施例中，开口106以多个阶段的光刻与蚀刻工艺。
请参照图3E，于开口106的侧壁上形成电荷储存结构108。电荷储存结构108与停止层105、绝缘顶盖层103、绝缘层102、间隔层104接触。电荷储存结构108可以包括隧穿层1081、储存层1082与阻挡层(blocking layer)1083。隧穿层1081例如是氧化物。储存层1082例如是氮化物。阻挡层1083例如是氧化物或是介电常数大于7的高介电常数的材料，例如氧化铝(Al2O3)、氧化铪(HfO2)、氧化镧(La2O5)、过渡金属氧化物、镧系元素氧化物或其组合。在一实施例中，电荷储存结构108为氧化物/氮化物/氧化物(ONO)复合层。电荷储存结构108的形成方法例如是先形成氧化材料/氮化材料/氧化材料(ONO)复合材料，然后再对氧化物/氮化物/氧化物(ONO)复合层进行非等向性蚀刻工艺来形成之。因此，电荷储存结构108以间隙壁的形式形成于开口106的侧壁上，且裸露出开口106的底面。
然后，请继续参照图3E，于电荷储存结构108上形成通道柱VC。在一实施例中，通道柱VC的材料包括多晶硅。通道柱VC覆盖电荷储存结构108的侧壁，并且延伸覆盖在开口106的底面上。由于通道柱VC延伸的方向垂直于基底10的表面10S，因此又可以称为垂直通道柱。
接着，请继续参照图3F，在基底10上方形成绝缘填充材料，并填入于开口106中。绝缘填充材料包括氧化硅。之后，进行平坦化工艺，例如是以停止层105为抛光停止层，进行化学机械平坦化工艺，以移除停止层105上的通道柱VC与绝缘填充材料。留在开口106之中的绝缘填充材料形成绝缘柱112。之后，再将停止层105移除。
然后，进行光刻与蚀刻工艺，以形成选择源极线切割沟道，再于选择源极线切割沟道之中填入绝缘材料，例如是氧化硅，以形成选择源极线切割墙(selective source linecut slit)SSLC。选择源极线切割墙SSLC从绝缘顶盖层103的表面向下延伸至绝缘叠层结构SK的顶部的数层绝缘层102与数层间隔层104。
请参照图3G，对绝缘顶盖层103与绝缘叠层结构SK进行图案化工艺，以形成多个沟道116。沟道116在X方向上延伸，且在Z方向穿过绝缘顶盖层103与绝缘叠层结构SK。在一实施例中，沟道116可具有大致垂直的侧壁，如图3G所示。在另一实施例中，沟道116可具有略微倾斜的侧壁(未示出)。沟道116裸露出绝缘顶盖层103、间隔层104、绝缘层102的侧壁，并裸露出停止层44的顶面。多个沟道116将绝缘叠层结构SK区分成多个区块B(例如B1与B2)；而选择源极线切割墙SSLC将每一区块B分割成多个子区块SB1与SB2。
之后，请参照图3G至图3I，进行取代工艺，将第一区R1与第二区R2的间隔层104取代为导电层126。首先，请参照图3G，进行选择性蚀刻工艺，使蚀刻剂经由沟道116蚀刻两侧的间隔层104。藉此，以移除第一区R1与第二区R2的间隔层104，形成多个水平开口121。水平开口121裸露出在第一区R1的部分电荷储存结构108、绝缘层102的上下表面以及绝缘顶盖层103的侧壁。选择性蚀刻工艺可以是等向性蚀刻，例如是湿法蚀刻工艺。湿法蚀刻工艺所采用的蚀刻剂例如是热磷酸。通过蚀刻时间模式的控制，第三区R3中距离沟道116较远之处的间隔层104可以被保留下来。
然后，请参照图3H，在沟道116以及水平开口121中形成导电层126。导电层126例如是包括势垒层122以及金属层124。在一实施例中，势垒层122的材料包括钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)或其组合，而金属层124的材料包括钨(W)。在第三区R3且远离第一区R1的部分的间隔层104未被取代为导电层126，且所留下来的间隔层104仍与绝缘层102彼此交替叠层，称为绝缘叠层结构SK1。
其后，请参照图3I，进行回蚀刻工艺，以移除沟道116之中的导电层126。留在水平开口121之中的导电层126可做为栅极层。在第一平面区P1的导电层126可做为栅极层126。这些栅极层126与绝缘层102彼此交替叠层形成栅极叠层结构GSK。之后，在基底10上以及沟道116之中形成绝缘填充材料。然后，进行平坦化工艺，例如化学机械平坦化工艺，以移除绝缘顶盖层103上的绝缘填充材料。留在沟道116之中的绝缘填充材料形成分隔墙SLT。绝缘填充材料例如是氧化硅、氮化硅、氮氧化硅、低介电常数的介电材料或其组合。
接着，请参照图3J，在基底10上方形成硬掩蔽层128，并进行光刻与蚀刻工艺，以在第三区R3的绝缘叠层结构SK1中形成接触窗孔OP。接触窗孔OP从绝缘顶盖层103延伸，穿过绝缘叠层结构SK1，直至裸露出内连线结构30的内连线33b。在本实施例中，在第一平面区P1的多个分隔墙SLT(例如第一区R1之中的分隔墙SLT、在第二区R2之中的分隔墙SLT以及在第一区R1与第二区R2之间的分隔墙SLT)之中并未形成接触窗孔OP。
请参照图3K，移除硬掩蔽层128。接着，在基底10上方形成导电层130，以覆盖栅极叠层结构GSK与绝缘叠层结构SK1，并填入接触窗孔OP之中。导电层130包括势垒层132以及金属层134。在一实施例中，势垒层132的材料包括钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)或其组合，而金属层134的材料包括钨(W)或铜(Cu)。在本实施例中，在第一平面区P1的多个分隔墙SLT(例如第一区R1之中的分隔墙SLT、在第二区R2之中的分隔墙SLT以及在第一区R1与第二区R2之间的分隔墙SLT)之中并未形成接触窗孔OP，因此在这些分隔墙SLT中并无法填入导电层130。
请参照图3L，进行光刻与蚀刻工艺，将导电层130图案化，以形成共同源极板CSL1、导线1301以及阵列穿孔接触窗TAC1。阵列穿孔接触窗TAC1设置在第一平面区P1之外的接触区C1。导电层130还图案化并形成共同源极板CSL2、导线1302以及阵列穿孔接触窗TAC2，如图4所示。阵列穿孔接触窗TAC2设置在第一平面区P1与第二平面区P2之间的接触区C2。换言之，接触区C2在第一平面区P1与第二平面区P2之外。
请参照图3L，共同源极板CSL1位于第一平面区P1内的第一区R1与第二区R2的栅极叠层结构GSK上，且与对应的通道柱VC电性连接。导线1301位于第一平面区P1外的第三区R3(接触窗区C1)的绝缘叠层结构SK1上方。阵列穿孔接触窗TAC1延伸穿过绝缘叠层结构SK1电性连接上方的导线1301与下方的内连线33。
请参照图4，共同源极板CSL2位于第二平面区P2内的栅极叠层结构GSK上，且与通道柱VC电性连接。导线1302位于第二平面区P2外的接触窗区C2的绝缘叠层结构SK2上方。阵列穿孔接触窗TAC2延伸穿过绝缘叠层结构SK2电性连接上方的导线1302与下方的内连线33。与图3L相似，共同源极板CSL1位于在第一平面区P1的栅极叠层结构GSK上，且电性连接对应的通道柱VC。
请参照图3L与图4，在导线1301、1302上形成内连线结构140。内连线结构140包括介电层141与位于介电层141之中的多个内连线143(例如1431与1432)。每一内连线143包括介层窗142a、142b与导线144。内连线1431的介层窗142a位于第一平面区P1内，电性连接共同源极板CSL1与导线144。内连线1431的介层窗142b位于第一平面区P1外的第三区R3(即接触窗区C1)，电性连接导线144与导线1301。换言之，位于第一平面区P1内的共同源极板CSL1经由位于第一平面区P1内的介层窗142a连接导线144，并经由导线144电性连接位于第一平面区P1外的介层窗142b，再经由导线1301与阵列穿孔接触窗TAC1与内连线结构30的内连线33b电性连接。换言之，阵列穿孔接触窗TAC1电性连接位于第一平面区P1内的共同源极板CSL1，且位于第二平面区P2内的共同源极板CSL2电性隔绝。阵列穿孔接触窗TAC1电性连接第一平面区P1的电路结构20。第一平面区P1的电路结构20位于位线BL与基底10之间，且与位线BL以及阵列穿孔接触窗TAC1电性连接。请参照图4，同样地，位于第二平面区P2内的共同源极板CSL2经由位于第二平面区P2内的内连线1432的介层窗142a连接导线144，并经由导线144电性连接位于第二平面区P2外的介层窗142b，再经由导线1302和阵列穿孔接触窗TAC2电性连接内连线结构30的内连线33b。换言之，阵列穿孔接触窗TAC2电性连接位于第二平面区P2内的共同源极板CSL2，且位于第一平面区P1内的共同源极板CSL1电性隔绝。阵列穿孔接触窗TAC2电性连接第二平面区P2的电路结构20。第二平面区P2的第二电路结构20位于位线BL与基底10之间，且与位线BL以及阵列穿孔接触窗TAC2电性连接。
在本公开的实施例中，共同源极板设置在平面区内的栅极叠层结构的上方。在一些实施例中，每一个平面区设置一个共同源极板，以连接到多个存储器阵列区的通道柱。连接共同源极板的阵列穿孔接触窗设置在平面区之外，而不设置在平面区中相邻的两个存储器阵列区的分隔墙之中。由于分隔墙中无须再设置阵列穿孔接触窗，因此，可以减小分隔墙的宽度，减少所占用的芯片面积。
此外，在本公开的实施例中，位线设置在栅极叠层结构的下方，且经由导体柱以及介层窗与下方的内连线结构的内连线电性连接。因此，可以减少绕线。

Claims (10)

1.一种三维快闪存储器元件，包括：
基底，包括第一平面区；
多个第一存储器阵列，位于所述第一平面区中；
多个第一位线，位于所述多个第一存储器阵列与所述基底之间，且与所述多个第一存储器阵列电性连接；
第一共同源极板，位于所述多个第一存储器阵列上方，且与所述多个第一存储器阵列电性连接；以及
第一阵列穿孔接触窗，设置于所述第一平面区外的第一接触区，电性连接所述第一共同源极板。
2.根据权利要求1所述的三维快闪存储器元件，还包括：
多个第二存储器阵列，位于所述基底的第二平面区中；
多个第二位线，位于所述多个第二存储器阵列与所述基底之间，且与所述多个第二存储器阵列电性连接；
第二共同源极板，位于所述多个第二存储器阵列上方，且与所述多个第二存储器阵列电性连接；以及
第二阵列穿孔接触窗，设置于所述第一平面区与所述第二平面区之间的第二接触区，电性连接所述第二共同源极板。
3.根据权利要求2所述的三维快闪存储器元件，还包括：
第一绝缘叠层结构，位于所述第一接触区，且被所述第一阵列穿孔接触窗延伸穿过；以及
第二绝缘叠层结构，位于所述第二接触区，且被所述第二阵列穿孔接触窗延伸穿过，其中所述第一绝缘叠层结构与所述第二绝缘叠层结构分别包括彼此交替叠层的多个间隔层与多个绝缘层。
4.根据权利要求2所述的三维快闪存储器元件，其中所述第二阵列穿孔接触窗与所述第一共同源极板电性隔绝。
5.根据权利要求2所述的三维快闪存储器元件，还包括：
第一电路结构，位于所述多个第一位线与所述基底之间，且与所述多个第一位线以及所述第一阵列穿孔接触窗电性连接；以及
第二电路结构，位于所述多个第二位线与所述基底之间，且与所述多个第二位线以及所述第二阵列穿孔接触窗电性连接。
6.根据权利要求2所述的三维快闪存储器元件，还包括：
多个第一分隔墙，位于所述多个第一存储器阵列之间；以及
多个第二分隔墙，位于所述多个第二存储器阵列之间，其中所述多个第一分隔墙与所述多个第二分隔墙中未设置连接所述多个第一位线或所述多个第二位线的阵列穿孔接触窗，且未设置连接所述第一共同源极板或所述第二共同源极板的阵列穿孔接触窗。
7.根据权利要求2所述的三维快闪存储器元件，其中所述第一平面区以及所述第二平面区中未设置连接所述多个第一位线或所述多个第二位线的阵列穿孔接触窗，且未设置连接所述第一共同源极板或所述第二共同源极板的阵列穿孔接触窗。
8.一种三维快闪存储器元件，包括：
基底，包括平面区与接触窗区，其中所述平面区包括多个存储器阵列区，所述接触窗区位于所述平面区之外，且与所述平面区相邻；
电路结构，位于所述基底上；
栅极叠层结构，位于在所述平面区的所述电路结构上方，其中所述栅极叠层结构包括彼此交替叠层的多个栅极层与多个绝缘层；
多个通道柱，延伸穿过所述栅极叠层结构；
多个电荷储存结构，位于所述多个栅极层与所述多个通道柱之间；
多个位线，位于所述栅极叠层结构下方，电性连接所述多个通道柱的底部与所述电路结构；
共同源极板，位于所述栅极叠层结构上方，且与位于所述多个存储器阵列区的所述多个通道柱的多个顶面电性连接；以及
阵列穿孔接触窗，设置于所述接触窗区，电性连接所述共同源极板与所述电路结构。
9.根据权利要求8所述的三维快闪存储器元件，还包括绝缘叠层结构，位于在所述接触区的所述电路结构上方，其中所述绝缘叠层结构包括彼此交替叠层的多个间隔层与多个绝缘层，且被所述阵列穿孔接触窗延伸穿过。
10.根据权利要求8所述的三维快闪存储器元件，还包括：
第一内连线结构，位于所述多个位线与所述电路结构之间且电性连接所述多个位线与所述电路结构；以及
第二内连线结构，位于所述共同源极板上方，且与所述共同源极板以及所述阵列穿孔接触窗电性连接。
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