TWI832300B - 半導體裝置及其形成方法 - Google Patents

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TWI832300B
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殷立煒
吳昀錚
潘姿文
楊鈤笙
林育賢
陳嘉仁
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台灣積體電路製造股份有限公司
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Abstract

揭示改進的閘極結構、形成改進的閘極結構的方法及包括改進的閘極結構的半導體裝置。在實施例中，一種半導體裝置包括位於半導體基板上方的閘極結構，閘極結構包括高k值介電層；位於高k值介電層上方的閘極；位於高k值介電層及閘極上方且與高k值介電層及閘極接觸的導電帽，導電帽的頂表面為凸的；以及位於閘極結構的複數個相對側上的第一閘極間隙物，高k值介電層及導電帽在這些第一閘極間隙物的複數個相對側壁之間延伸。

Description

半導體裝置及其形成方法
本揭示內容係關於一種半導體裝置及其形成方法。
半導體裝置係用於各種電子應用中，諸如個人電腦、行動電話、數位相機及其他電子設備。通常藉由以下方式製備半導體裝置：依次在半導體基板上沈積絕緣或介電層、導電層及半導體材料層，及使用微影技術對各材料層進行圖案化以在這些材料層上形成電路組件及元件。
半導體工業藉由不斷減小最小特徵尺寸來繼續提高各種電子組件(例如，電晶體、二極體、電阻器、電容器等)的積體密度，使更多的組件整合至給定區域中。然而，隨著最小特徵尺寸的減小，出現了應解決的其他問題。
本揭示內容的一種半導體裝置包含閘極結構及複數個第一閘極間隙物。閘極結構位於半導體基板上方。閘 極結構包含高k值介電層、閘極及導電帽。閘極位於高k值介電層上方。導電帽位於高k值介電層及閘極上方且與高k值介電層及閘極接觸，其中導電帽的頂表面為凸的。第一閘極間隙物位於閘極結構的複數個相對側上，其中高k值介電層及導電帽在這些第一閘極間隙物的複數個相對側壁之間延伸。
本揭示內容的一種半導體裝置包含第一通道區域及第一閘極堆疊。第一通道區域位於半導體基板上方。第一閘極堆疊位於第一通道區域上方。第一閘極堆疊包含第一閘極介電層、第一閘極及第一導電帽。第一閘極介電層位於第一通道區域上方。第一閘極位於第一閘極介電層上方。第一閘極包含第一凸頂表面。第一導電帽位於第一閘極上方。第一導電帽包含平坦頂表面或第二凸頂表面。
本揭示內容的一種形成半導體裝置之方法包含以下操作：自第一閘極間隙物的複數個相對側壁之間移除虛擬閘極結構以形成第一開口。在第一開口中沈積介電層。在介電層上方的第一開口中沈積閘極。利用第一蝕刻製程回蝕介電層及閘極。在閘極上沈積第一聚合物材料。利用第二蝕刻製程回蝕第一聚合物材料、閘極及介電層。在閘極及介電層上方沈積導電帽，且導電帽與閘極及介電層接觸。
20:分隔物
50:基板
50N:n型區域
50P:p型區域
51、51A~C:第一半導體層
52、52A~C:第一奈米結構
53、53A~C:第二半導體層
54、54A~C:第二奈米結構
55:奈米結構
64:多層堆疊
66:鰭
68:隔離區域
70:虛擬介電層
71:虛擬閘極介電質
72:虛擬閘極層
74:遮罩層
76:虛擬閘極
78:遮罩
80:第一間隙物層
81:第一間隙物
82:第二間隙物層
83:第二間隙物
86:第一凹槽
88:側壁凹槽
90:第一內部間隙物
92:磊晶源極/汲極區域
92A:第一半導體材料層
92B:第二半導體材料層
92C:第三半導體材料層
94:接觸蝕刻終止層
96:第一層間介電質
98:第二凹槽
100:閘極介電層
102:閘極
102a:第一導電材料
102b:第二導電材料
104:第三凹槽
106:閘極遮罩
108:導電帽
109:電晶體結構
110:第二層間介電質
112:第四凹槽
114:第五凹槽
116:矽化物區域
118:閘極觸點
120:源極/汲極觸點
A-A'、B-B'、C-C':剖面
D1:深度
H1~H5:高度
W1~W3:寬度
根據以下詳細描述結合圖式可以最好地理解本揭 示內容的各態樣。注意，根據行業中的標準作法，各種特徵未按比例繪製。實際上，為了使討論清楚，各種特徵的尺寸可任意增加或減小。
第1圖以立體圖說明根據一些實施例的奈米結構場效電晶體(nanostructure field-effect transistor，nano-FET)的實例。
第2圖、第3圖、第4圖、第5圖、第6A圖、第6B圖、第7A圖、第7B圖、第7C圖、第8A圖、第8B圖、第8C圖、第9A圖、第9B圖、第9C圖、第10A圖、第10B圖、第10C圖、第11A圖、第11B圖、第11C圖、第11D圖、第12A圖、第12B圖、第12C圖、第12D圖、第12E圖、第13A圖、第13B圖、第14A圖、第14B圖、第15A圖、第15B圖、第16A圖、第16B圖、第17A圖、第17B圖、第18A圖、第18B圖、第18C圖、第19A圖、第19B圖、第19C圖、第20A圖、第20B圖、第20C圖、第21A圖、第21B圖、第21C圖、第22A圖、第22B圖、第22C圖、第22D圖、第22E圖、第23A圖、第23B圖、第24A圖、第24B圖、第25A圖及第25B圖為根據一些實施例的製造奈米FET的中間階段的剖面圖。
以下揭示內容提供了用於實現本揭露的不同特徵的許多不同的實施例或實例。以下描述組件及佈置的特定 實例用以簡化本揭示內容。當然，這些僅為實例，並不旨在進行限制。例如，在下面的描述中在第二特徵上方或之上形成第一特徵可包括其中第一特徵及第二特徵直接接觸形成的實施例，且亦可包括其中在第一特徵與第二特徵之間形成附加特徵的實施例，使得第一特徵及第二特徵可以不直接接觸。此外，本揭示內容可以在各個實例中重複元件符號或字母。此重複係出於簡單及清楚的目的，其本身並不指定所討論之各種實施例或組態之間的關係。
此外，為了便於描述，本文中可以使用諸如「在......下方」、「在......下」、「下方」、「在......上方」、「上方」之類的空間相對術語，來描述如圖中所示的一個元件或特徵與另一元件或特徵的關係。除了在附圖中示出的方向之外，空間相對術語意在涵蓋裝置在使用或操作中的不同方向。設備可以其他方式定向(旋轉90度或其他定向)，且在此使用的空間相對描述語亦可相應地解釋。
各種實施例提供改進的閘極結構、形成改進的閘極結構的方法以及包括改進的閘極結構的半導體裝置。此方法包括以下步驟：用替換閘極結構替換虛擬閘極結構；回蝕替換閘極結構；以及在替換閘極結構上方選擇性地沈積蝕刻阻障層。蝕刻阻障層可以更大的厚度沈積在替換閘極結構的中心上方。因此，蝕刻阻障層及替換閘極結構可經回蝕使替換閘極結構具有平坦頂表面或凸頂表面。然後可在替換閘極結構上方沈積導電帽。導電帽可沈積在具有平坦頂表面或凸頂表面的替換閘極結構上方。然後可在導電 帽上方形成閘極遮罩。然後可蝕刻閘極遮罩以形成開口，以在開口中形成與導電帽的接觸。根據此方法形成具有平坦頂表面或凸頂表面的改進的閘極結構(包括替換閘極結構及導電帽)可減少閘極遮罩的蝕刻不足，從而減少裝置缺陷且提高裝置性能。進一步地，形成具有平坦頂表面或凸頂表面的導電帽可增加導電帽與隨後形成的源極/汲極觸點之間的距離，這改善改進的閘極結構與源極/汲極觸點之間的橋接窗口，減少裝置缺陷且提高裝置性能。
以下在特定上下文中描述實施例，亦即，包含奈米結構FET的晶粒。然而，各種實施例可應用於包含其他類型的電晶體(例如，鰭式場效電晶體(fin field effect transistor，FinFET)、平面電晶體等)來代替奈米結構FET或與奈米結構FET組合的晶粒。
第1圖以立體圖說明奈米結構FET(例如，奈米線FET、奈米片FET(奈米FET)等)的實例。奈米FET包含位於基板50(例如，半導體基板)的鰭66上方的奈米結構55(例如，奈米片、奈米線等)。奈米結構55用作奈米結構FET的通道區域。奈米結構55可包括p型奈米結構、n型奈米結構或其組合。隔離區域68設置在相鄰鰭66之間。鰭66可在相鄰隔離區域68上方及自相鄰隔離區域68之間突出。儘管隔離區域68描述/圖示為與基板50分離，但如本文所用，術語「基板」可單獨指代半導體基板或半導體基板及隔離區域的組合。此外，儘管鰭66的底部分以及基板50圖示為單一、連續的材料，但鰭66的 底部分及/或基板50可包含單一材料或多種材料。在本文中，鰭66係指在相鄰隔離區域68之間延伸的部分。
閘極介電層100位於鰭66的頂表面及側壁上方，且沿著奈米結構55的頂表面、側壁及底表面。閘極102位於閘極介電層100上方。磊晶源極/汲極區域92設置在閘極介電層100及閘極102的相對側上的鰭66上。
第1圖進一步說明在後面的圖式中使用的參考剖面。剖面A-A'沿著閘極102的縱軸且在例如垂直於奈米結構FET的磊晶源極/汲極區域92之間的電流方向的方向上。剖面B-B'垂直於剖面A-A'且平行於奈米結構FET的鰭66的縱軸且在例如奈米結構FET的磊晶源極/汲極區域92之間的電流流動的方向上。剖面C-C'平行於剖面A-A'且延伸穿過奈米結構FET的磊晶源極/汲極區域92。為清楚起見，隨後的圖式參考這些參考剖面。
本文討論的一些實施例以使用後閘極製程形成奈米結構FET的背景下進行討論。在其他實施例中，可使用先閘極製程。此外，一些實施例考慮在平面裝置中使用的態樣，諸如平面FET或鰭式場效電晶體(fin field-effect transistor，FinFET)。
第2圖至第25B圖為根據一些實施例的奈米結構FET製造中的中間階段的剖面圖。第2圖至第5圖、第6A圖、第7A圖、第8A圖、第9A圖、第10A圖、第11A圖、第12A圖、第13A圖、第14A圖、第15A圖、第16A圖、第17A圖、第18A圖、第19A圖、第20A 圖、第21A圖、第22A圖、第23A圖、第24A圖及第25A圖繪示如第1圖中說明的參考剖面A-A'。第6B圖、第7B圖、第8B圖、第9B圖、第10B圖、第11B圖、第11D圖、第12B圖、第12D圖、第13B圖、第14B圖、第15B圖、第16B圖、第17B圖、第18B圖、第18C圖、第19B圖、第19C圖、第20B圖、第20C圖、第21B圖、第21C圖、第22B圖、第22C圖、第22D圖、第22E圖、第23B圖、第24B圖及第25B圖繪示如第1圖中說明的參考剖面B-B'。第7C圖、第8C圖、第9C圖、第10C圖、第11C圖、第12C圖及第12E圖繪示如第1圖中說明的參考剖面C-C'。
在第2圖中，提供基板50。基板50可為半導體基板，諸如體半導體、絕緣層上半導體(semiconductor-on-insulator，SOI)基板等，可以(例如，用p型或n型摻雜劑)摻雜或不摻雜。基板50可為晶圓，諸如矽晶圓。通常，SOI基板為形成在絕緣層上的半導體材料層。絕緣層可為例如埋氧化物(buried oxide，BOX)層、氧化矽層等。絕緣層設置在基板上，通常為矽或玻璃基板。亦可使用其他基板，諸如多層或梯度基板。在一些實施例中，基板50的半導體材料可包括矽；鍺；化合物半導體，包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；合金半導體，包括矽鍺、砷磷化鎵、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦及/或砷磷化鎵銦；或其組合。
基板50具有n型區域50N及p型區域50P。n型區域50N可以用於形成n型裝置，諸如NMOS電晶體，例如n型奈米結構FET。p型區域50P可以用於形成p型裝置，諸如PMOS電晶體，例如p型奈米結構FET。n型區域50N可與p型區域50P實體分離(如分隔物20所繪示)，且可在n型區域50N與p型區域50P之間設置任意數量的裝置特徵(例如，其他主動裝置、摻雜區域、隔離結構等)。儘管繪示一個n型區域50N及一個p型區域50P，但可提供任意數量的n型區域50N及p型區域50P。
此外，在第2圖中，在基板50上方形成多層堆疊64。多層堆疊64包括第一半導體層51A、第一半導體層51B及第一半導體層51C(統稱為第一半導體層51)的交替層，以及第二半導體層53A、第二半導體層53B及第二半導體層53C(統稱為第二半導體層53)的交替層。出於說明的目的且如下文更詳細討論，將移除第二半導體層53且將圖案化第一半導體層51以在p型區域50P中形成奈米結構FET的通道區域。將移除第一半導體層51且將圖案化第二半導體層53以在n型區域50N中形成奈米結構FET的通道區域。然而，在一些實施例中，可移除第一半導體層51且可圖案化第二半導體層53以在p型區域50P中形成奈米結構FET的通道區域，且可移除第二半導體層53且可圖案化第一半導體層51以在n型區域50N中形成奈米結構FET的通道區域。
在一些實施例中，可移除第一半導體層51且可圖 案化第二半導體層53以在n型區域50N及p型區域50P兩者中形成奈米結構FET的通道區域。在一些實施例中，可移除第二半導體層53且可圖案化第一半導體層51以在n型區域50N及p型區域50P兩者中形成奈米結構FET的通道區域。在這些實施例中，n型區域50N及p型區域50P兩者中的通道區域可具有相同的材料成分(例如，矽或另一半導體材料)且同時形成。
出於說明的目的，多層堆疊64繪示為包括第一半導體層51及第二半導體層53中的每一者的三層。在一些實施例中，多層堆疊64可包括任意數量的第一半導體層51及第二半導體層53。多層堆疊64的每一層可使用諸如化學氣相沈積(chemical vapor deposition，CVD)、原子層沈積(atomic layer deposition，ALD)、氣相磊晶(vapor phase epitaxy，VPE)、分子束磊晶(molecular beam epitaxy，MBE)等的製程磊晶生長。第一半導體層51可由適用於p型奈米結構FET的第一半導體材料形成，諸如矽鍺等。第二半導體層53可由適用於n型奈米結構FET的第二半導體材料形成，諸如矽、矽碳等。出於說明的目的，多層堆疊64的最底部繪示為適用於p型奈米結構FET(例如，第一半導體層51)的半導體層。在一些實施例中，多層堆疊64可經形成以使得最底層為適用於n型奈米結構FET的半導體層(例如，第二半導體層53)。
第一半導體材料及第二半導體材料可為彼此具有 高蝕刻選擇性的材料。因此，可移除由第一半導體材料形成的第一半導體層51，而不顯著移除n型區域50N中由第二半導體材料形成的第二半導體層53。此舉使第二半導體層53圖案化以形成n型奈米結構FET的通道區域。類似地，可移除由第二半導體材料形成的第二半導體層53，而不顯著移除p型區域50P中由第一半導體材料形成的第一半導體層51。此舉使第一半導體層51圖案化以形成p型奈米結構FET的通道區域。
在第3圖中，鰭66形成在基板50中，且奈米結構55形成在多層堆疊64中。在一些實施例中，奈米結構55及鰭66可藉由蝕刻多層堆疊64及基板50中的溝槽而分別形成在多層堆疊64及基板50中。蝕刻可為任何可接受的蝕刻製程，諸如反應性離子蝕刻(reactive ion etch，RIE)、中性束蝕刻(neutral beam etch，NBE)等或其組合。蝕刻可為各向異性的。藉由蝕刻多層堆疊64形成奈米結構55可進一步自第一半導體層51界定第一奈米結構52A、第一奈米結構52B及第一奈米結構52C(統稱為第一奈米結構52)且自第二半導體層53界定第二奈米結構54A、第二奈米結構54B及第二奈米結構54C(統稱為第二奈米結構54)。第一奈米結構52及第二奈米結構54可統稱為奈米結構55。
可藉由任何合適的方法圖案化鰭66及奈米結構55。例如，可使用一或多個微影技術製程來圖案化鰭66及奈米結構55，包括雙圖案化製程或多圖案化製程。通常， 雙圖案製程或多圖案製程結合微影技術及自對準製程，從而允許形成節距小於使用單一直接微影技術製程可獲得的節距的圖案。例如，在一些實施例中，犧牲層形成在基板上方且使用微影技術製程圖案化。使用自對準製程在圖案化犧牲層旁邊形成間隙物。然後移除犧牲層，且使用剩餘的間隙物來圖案化鰭66。
出於說明的目的，第3圖將n型區域50N及p型區域50P中的鰭66繪示為具有基本上相等的寬度。在一些實施例中，n型區域50N中的鰭66的寬度可大於或小於p型區域50P中的鰭66的寬度。此外，儘管鰭66及奈米結構55中的每一者繪示為具有一致的寬度，但在一些實施例中，鰭66及/或奈米結構55可具有錐形側壁，使得鰭66及/或奈米結構55中的每一者的寬度在朝向基板50的方向上連續增加。在這些實施例中，每一奈米結構55可具有不同的寬度且可為梯形形狀。
在第4圖中，淺溝槽隔離(shallow trench isolation，STI)區域68形成在鰭66附近。可藉由在基板50、鰭66及奈米結構55上方以及相鄰鰭66之間沈積絕緣材料來形成淺溝槽隔離區域68。絕緣材料可為氧化物(諸如氧化矽)、氮化物等或其組合。絕緣材料可藉由高密度電漿CVD(high-density plasma CVD，HDP-CVD)、可流動CVD(flowable CVD，FCVD)等或其組合形成。可使用藉由任何可接受的製程形成的其他絕緣材料。在說明的實施例中，絕緣材料為藉由FCVD 製程形成的氧化矽。一旦形成絕緣材料，便可執行退火製程。在實施例中，絕緣材料經形成以使得多餘的絕緣材料覆蓋奈米結構55。儘管絕緣材料繪示為單層，但一些實施例可使用多層。例如，在一些實施例中，可沿著基板50、鰭66及奈米結構55的表面形成襯墊(未單獨圖示)。此後，可在襯墊上形成填充材料，諸如上文討論的那些材料。
然後對絕緣材料應用移除製程以移除奈米結構55上多餘的絕緣材料。在一些實施例中，可利用平坦化製程，諸如化學機械研磨(chemical mechanical polish，CMP)、回蝕製程及其組合等。平坦化製程曝露奈米結構55，使得在平坦化製程完成之後奈米結構55的頂表面與絕緣材料齊平。
然後使絕緣材料凹陷以形成淺溝槽隔離區域68。使絕緣材料凹陷使得n型區域50N及p型區域50P中的奈米結構55及鰭66的上部分自相鄰淺溝槽隔離區域68之間突出。此外，淺溝槽隔離區域68的頂表面可具有如圖所繪示的平坦表面、凸表面、凹表面(諸如凹陷的)或其組合。淺溝槽隔離區域68的頂表面可藉由適當的蝕刻形成為平坦的、凸的及/或凹的。可使用可接受的蝕刻製程使淺溝槽隔離區域68凹陷，諸如對絕緣材料的材料有選擇性的蝕刻製程(例如，以比蝕刻鰭66及奈米結構55的材料更快的速率蝕刻絕緣材料的材料)。使用稀氫氟酸(dilute hydrofluoric，dHF)的氧化物移除亦可使用。
以上關於第2圖至第4圖描述的製程僅僅為如何 形成鰭66及奈米結構55的一個實例。在一些實施例中，可使用遮罩及磊晶生長製程來形成鰭66及/或奈米結構55。例如，可在基板50的頂表面上方形成介電層，且溝槽可蝕刻穿過介電層以曝露下伏的基板50。可在溝槽中磊晶生長磊晶結構，且可使介電層凹陷，以使磊晶結構自介電層突出以形成鰭66及/或奈米結構55。磊晶結構可包含上文討論的交替半導體材料，諸如第一半導體材料及第二半導體材料。在磊晶生長磊晶結構的一些實施例中，磊晶生長的材料可在生長期間原位摻雜。儘管原位及佈植摻雜可以一起使用，但此舉可避免之前及/或隨後的佈植。
此外，僅出於說明的目的，第一半導體層51(及所得的第一奈米結構52)及第二半導體層53(及所得的第二奈米結構54)在本文中說明及討論為在p型區域50P及n型區域50N中包含相同材料。因此，在一些實施例中，第一半導體層51及第二半導體層53中的一者或兩者可為不同的材料或以不同的順序形成在p型區域50P及n型區域50N中。
此外，在第4圖中，可在鰭66、奈米結構55及/或淺溝槽隔離區域68中形成適當的阱(未單獨繪示)。在具有不同阱類型的實施例中，n型區域50N及p型區域50P的不同佈植步驟可使用光阻劑或其他遮罩(未單獨繪示)來實現。例如，可在n型區域50N及p型區域50P中的鰭66、奈米結構及淺溝槽隔離區域68上方形成光阻層。圖案化光阻層以曝露p型區域50P。光阻層可以藉由使用旋 塗技術形成且可以使用可接受的微影技術技術進行圖案化。一旦圖案化光阻層，便在p型區域50P中進行n型雜質佈植，且光阻層可充當遮罩以基本上防止n型雜質佈植至n型區域50N中。n型雜質可為佈植在此區域中的磷、砷、銻等，濃度在約1013原子/cm3至約1014原子/cm3的範圍內。在佈植之後，諸如藉由可接受的灰化製程移除光阻層。
在佈植p型區域50P之後或之前，在p型區域50P及n型區域50N中的鰭66、奈米結構55及淺溝槽隔離區域68上方形成光阻層或其他遮罩(未單獨繪示)。圖案化光阻層以曝露n型區域50N。光阻層可以藉由使用旋塗技術形成且可以使用可接受的微影技術技術進行圖案化。一旦圖案化光阻層，便可在n型區域50N中進行p型雜質佈植，且光阻層可充當遮罩以基本上防止p型雜質佈植至p型區域50P中。p型雜質可為佈植在此區域中的硼、氟化硼、銦等，濃度在約1013原子/cm3至約1014原子/cm3的範圍內。在佈植之後，例如藉由可接受的灰化製程可移除光阻層。
在n型區域50N及p型區域50P的佈植之後，可執行退火以修復佈植損傷且活化佈植的p型及/或n型雜質。在一些實施例中，磊晶鰭的生長材料可在生長期間原位摻雜，此舉可消除佈植，儘管原位及佈植摻雜可一起使用。
在第5圖中，虛擬介電層70形成在鰭66及/或奈 米結構55上。虛擬介電層70可為例如氧化矽、氮化矽或其組合等，且可根據可接受的技術進行沈積或熱生長。
虛擬閘極層72形成在虛擬介電層70上方，且遮罩層74形成在虛擬閘極層72上方。虛擬閘極層72可沈積在虛擬介電層70上方，然後諸如藉由CMP進行平坦化。虛擬閘極層72可為導電或非導電材料且可選自包括非晶矽、多晶矽(聚矽)、多晶矽鍺(多晶SiGe)、金屬氮化物、金屬矽化物、金屬氧化物及金屬。可藉由物理氣相沈積(physical vapor deposition，PVD)、CVD、濺射沈積或用於沈積選定材料的其他技術來沈積虛擬閘極層72。虛擬閘極層72可由對隔離區域的蝕刻具有高蝕刻選擇性的其他材料製成。
遮罩層74可沈積在虛擬閘極層72上方。遮罩層74可包括例如氮化矽、氮氧化矽等。在此實例中，跨越n型區域50N及p型區域50P形成單一虛擬閘極層72及單一遮罩層74。注意，僅出於說明性目的，繪示虛擬介電層70僅覆蓋鰭66及奈米結構55。在一些實施例中，可沈積虛擬介電層70，使得虛擬介電層70覆蓋淺溝槽隔離區域68。因此，虛擬介電層70可在虛擬閘極層72與淺溝槽隔離區域68之間延伸。
第6A圖至第25B圖說明製造實施例裝置中的各種附加步驟。第7A圖、第7C圖、第8A圖、第8C圖、第9A圖、第9C圖、第10A圖、第10C圖、第11A圖、第11C圖、第12A圖、第12C圖、第12E圖、第13A 圖、第14A圖、第15A圖及第16A圖說明n型區域50N或p型區域50P中的特徵。在第6A圖及第6B圖中，可使用可接受的微影技術及蝕刻技術圖案化遮罩層74(參見第5圖)以形成遮罩78。遮罩78的圖案然後可轉移至虛擬閘極層72及虛擬介電層70以分別形成虛擬閘極76及虛擬閘極介電質71。虛擬閘極76覆蓋奈米結構55的相應通道區域。遮罩78的圖案可用於將虛擬閘極76中的每一者與相鄰虛擬閘極76實體分離。虛擬閘極76亦可具有長度方向，此長度方向基本上垂直於各鰭66的長度方向。遮罩78、虛擬閘極76及虛擬閘極介電質71可統稱為「虛擬閘極結構」。虛擬閘極結構可具有在約1nm至約40nm範圍內的寬度W1。
在第7A圖至第7C圖中，第一間隙物層80及第二間隙物層82形成在虛擬閘極結構、奈米結構55及淺溝槽隔離區域68上。隨後將圖案化第一間隙物層80及第二間隙物層82以充當用於形成自對準源極/汲極區域的間隙物。在第7A圖至第7C圖中，第一間隙物層80形成在淺溝槽隔離區域68的頂表面上、奈米結構55及遮罩78的頂表面及側壁，以及虛擬閘極76、虛擬閘極介電質71及鰭66的側壁。第二間隙物層82沈積在第一間隙物層80上方。第一間隙物層80可由氧化矽、氮化矽、氮氧化矽等使用諸如熱氧化的技術或藉由CVD、ALD等沈積形成。第二間隙物層82可由具有與第一間隙物層80的材料不同的蝕刻速度的材料形成，諸如氧化矽、氮化矽、氮氧化矽 等，且可藉由CVD、ALD等沈積。
在形成第一間隙物層80之後且在形成第二間隙物層82之前，可進行輕摻雜源極/汲極(lightly doped source/drain，LDD)區域(未單獨繪示)的佈植。在具有不同裝置類型的實施例中，類似於上文在第4圖中討論的佈植，可在n型區域50N上方形成遮罩，諸如光阻層，同時曝露p型區域50P。適當類型(例如，p型)雜質可佈植至p型區域50P中曝露鰭66及奈米結構55中。然後可移除遮罩。隨後，在曝露n型區域50N的同時，可在p型區域50P上方形成遮罩，諸如光阻層。可將適當類型(例如，n型)的雜質佈植至n型區域50N中曝露的鰭66及奈米結構55中。然後可移除遮罩。n型雜質可為先前討論的任何n型雜質，且p型雜質可為先前討論的任何p型雜質。輕摻雜源極/汲極區域的雜質濃度可在約1×1015原子/cm3至約1×1019原子/cm3的範圍內。退火可用於修復佈植損傷且活化佈植的雜質。
在第8A圖至第8C圖中，蝕刻第一間隙物層80及第二間隙物層82(參見第7A圖至第7C圖)以形成第一間隙物81及第二間隙物83。如下文將更詳細討論，第一間隙物81及第二間隙物83用於自對準隨後形成的源極/汲極區域，以及在後續處理期間保護鰭66及/或奈米結構55的側壁。可使用合適的蝕刻製程來蝕刻第一間隙物層80及第二間隙物層82，諸如各向同性蝕刻製程(例如，濕式蝕刻製程)、各向異性蝕刻製程(例如，乾式蝕刻製程)等。 在一些實施例中，第二間隙物層82的材料具有與第一間隙物層80的材料不同的蝕刻速度，使得在圖案化第二間隙物層82時，第一間隙物層80可用作蝕刻終止層，且當圖案化第一間隙物層80時，第二間隙物層82可用作遮罩。例如，可使用各向異性蝕刻製程來蝕刻第二間隙物層82，其中第一間隙物層80用作蝕刻終止層。第二間隙物層82的剩餘部分形成第二間隙物83，如第8C圖所說明。然後第二間隙物83充當遮罩，同時蝕刻第一間隙物層80的曝露部分，從而形成如第8B圖及第8C圖所說明的第一間隙物81。
如第8C圖所示，第一間隙物81及第二間隙物83設置在鰭66及/或奈米結構55的側壁上。如第8B圖所說明，在一些實施例中，第二間隙物層82可自靠近遮罩78、虛擬閘極76及虛擬閘極介電質71的第一間隙物層80上方移除，且僅第一間隙物81設置在遮罩78、虛擬閘極76及虛擬介電層70的側壁上。在一些實施例中，第二間隙物層82的一部分可保留在與遮罩78、虛擬閘極76及虛擬閘極介電質71相鄰的第一間隙物層80上方。
注意，上述揭示內容通常描述形成間隙物及LDD區域的製程。可使用其他製程及順序。例如，可使用更少或附加間隙物，可使用不同順序的步驟(例如，可在沈積第二間隙物層82之前圖案化第一間隙物81)，可形成及移除附加間隙物等。此外，可使用不同的結構及步驟來形成n型裝置及p型裝置。
在第9A圖至第9C圖中，第一凹槽86形成在奈米結構55、鰭66及基板50中。隨後在第一凹槽86中形成磊晶源極/汲極區域。第一凹槽86可延伸穿過第一奈米結構52、第二奈米結構54至基板50。如第9C圖所說明，淺溝槽隔離區域68的頂表面可與第一凹槽86的底表面齊平。在各種實施例中，鰭66可經蝕刻以使得第一凹槽86的底表面設置在淺溝槽隔離區域68的頂表面上方、淺溝槽隔離區域68的頂表面下方等。可藉由使用諸如RIE、NBE等的各向異性蝕刻製程蝕刻奈米結構55、鰭66及基板50來形成第一凹槽86。在用於形成第一凹槽86的蝕刻製程期間，第一間隙物81、第二間隙物83及遮罩78遮罩部分奈米結構55、鰭66及基板50。單一蝕刻製程或複數個蝕刻製程可用於蝕刻奈米結構55、鰭66及/或基板50的每一層。定時蝕刻製程可用於在第一凹槽86達到期望深度之後停止第一凹槽86的蝕刻。
在第10A圖至第10C圖中，由第一凹槽86曝露的第一半導體材料(例如，第一奈米結構52)形成的多層堆疊64的層的側壁部分經蝕刻以在n型區域50N中形成側壁凹槽88，且由第一凹槽86曝露的第二半導體材料(例如，第二奈米結構54)形成的多層堆疊64的層的側壁部分經蝕刻以在p型區域50P中形成側壁凹槽88。儘管與側壁凹槽88相鄰第一奈米結構52及第二奈米結構54的側壁在第10B圖中繪示為豎直的，但側壁可為凹的或凸的。可使用諸如濕式蝕刻等的各向同性蝕刻製程來蝕刻側壁。可 使用遮罩(未單獨繪示)保護p型區域50P，而對第一半導體材料具有選擇性的蝕刻劑用於蝕刻第一奈米結構52。因此，與第一奈米結構52相比，n型區域50N中的第二奈米結構54及基板50保持相對未蝕刻。類似地，可使用遮罩(未單獨繪示)保護n型區域50N，而對第二半導體材料具有選擇性的蝕刻劑用於蝕刻第二奈米結構54。因此，與第二奈米結構54相比，p型區域50P中的第一奈米結構52及基板50保持相對未蝕刻。在第一奈米結構52包括例如矽鍺及第二奈米結構54包括例如矽或矽碳的實施例中，可使用四甲基氫氧化銨(tetramethylammonium hydroxide，TMAH)、氫氧化銨(NH4OH)等的乾式蝕刻製程來蝕刻n型區域50N中的第一奈米結構52的側壁。可使用氟化氫、另一氟基蝕刻劑等的濕式或乾式蝕刻製程來蝕刻p型區域50P中的第二奈米結構54的側壁。
在第11A圖至第11D圖中，第一內部間隙物90形成在側壁凹槽88中。第一內部間隙物90可藉由在第10A圖至第10C圖所說明的結構上沈積內部間隙物層(未單獨繪示)來形成。可藉由諸如CVD、ALD等的共形沈積製程來沈積內部間隙物層。內部間隙物層可包含諸如氮化矽或氮氧化矽的材料，儘管可使用任何合適的材料，諸如具有小於約3.5的k值的低介電常數(低k值)材料。可使用諸如RIE、NBE等製程對內部間隙物層進行各向異性蝕刻以形成第一內部間隙物90。
儘管第一內部間隙物90的外側壁繪示為與n型區 域50N中的第二奈米結構54的側壁齊平且與p型區域50P中的第一奈米結構52的側壁齊平，但第一內部間隙物90的外側壁可延伸超過第二奈米結構54及/或第一奈米結構52的側壁或自第二奈米結構54及/或第一奈米結構52的側壁凹陷。此外，儘管第一內部間隙物90的外側壁在第11B圖中繪示為豎直的，但第一內部間隙物90的外側壁可為凹的或凸的。作為實例，第11D圖繪示第一奈米結構52的側壁為凹的，第一內部間隙物90的外側壁為凹的，且第一內部間隙物90自n型區域50N中的第二奈米結構54的側壁凹陷的實施例。進一步地，在第11D圖中，第二奈米結構54的側壁為凹的，第一內部間隙物90的外側壁為凹的，且第一內部間隙物90自p型區域50P中的第一奈米結構52的側壁凹陷。
第一內部間隙物90用作隨後形成的源極/汲極區域(諸如磊晶源極/汲極區域92，下文關於第12A圖至第12E圖討論)與閘極結構(諸如包括閘極介電層100、閘極102及導電帽108的閘極結構，下文關於第22A圖至第22E圖討論)之間的隔離特徵。第一內部間隙物90亦可防止後續蝕刻製程(諸如，用於形成閘極結構的蝕刻製程)對磊晶源極/汲極區域92的損壞。
在第12A圖至第12E圖中，磊晶源極/汲極區域92(可包括第一半導體材料層92A、第二半導體材料層92B及第三半導體材料層92C)形成在第一凹槽86(在第11B圖至第11D圖中說明)中。在一些實施例中，磊晶源 極/汲極區域92可對n型區域50N中的第二奈米結構54及p型區域50P中的第一奈米結構52施加應力，從而提高性能。如第12B圖所說明，磊晶源極/汲極區域92形成在第一凹槽86中，使得每一虛擬閘極76設置在相應相鄰的一對磊晶源極/汲極區域92之間。在一些實施例中，第一間隙物81用於將磊晶源極/汲極區域92與虛擬閘極76分開，且第一內部間隙物90用於將磊晶源極/汲極區域92與奈米結構55分開適當的橫向距離，以防止磊晶源極/汲極區域92與隨後形成的閘極結構(諸如，包括閘極介電層100、閘極102及導電帽108的閘極結構，下文關於第22A圖至第22E圖討論)之間的短路。
n型區域50N(例如NMOS區域)中的磊晶源極/汲極區域92可藉由遮罩p型區域50P(例如PMOS區域)來形成。然後，磊晶源極/汲極區域92在n型區域50N中的第一凹槽86中磊晶生長。磊晶源極/汲極區域92可包括適用於n型奈米結構FET的任何可接受的材料。例如，在第二奈米結構54為矽的實施例中，磊晶源極/汲極區域92可包括在第二奈米結構54上施加拉伸應變的材料，諸如矽、碳化矽、摻磷碳化矽、磷化矽等。磊晶源極/汲極區域92可具有自奈米結構55的相應上表面凸起的表面且可具有刻面。
p型區域50P(例如PMOS區域)中的磊晶源極/汲極區域92可藉由遮罩n型區域50N(例如NMOS區域)來形成。然後，磊晶源極/汲極區域92在p型區域50P的 第一凹槽86中磊晶生長。磊晶源極/汲極區域92可包括適用於p型奈米結構FET的任何可接受的材料。例如，在第一奈米結構52為矽鍺的實施例中，磊晶源極/汲極區域92可包含在第一奈米結構52上施加壓縮應變的材料，例如矽鍺、硼摻雜的矽鍺、鍺、鍺錫等。磊晶源極/汲極區域92亦可具有自奈米結構55的相應表面凸起的表面且可具有刻面。
磊晶源極/汲極區域92、奈米結構55、鰭66及/或基板50可佈植摻雜劑以形成源極/汲極區域，類似於上文討論的用於形成輕摻雜源極/汲極區域，然後進行退火的製程。源極/汲極區域可具有在約1×1019原子/cm3與約1×1021原子/cm3之間的雜質濃度。源極/汲極區域的n型及/或p型雜質可為上文討論的任何雜質。在一些實施例中，磊晶源極/汲極區域92可在生長期間原位摻雜。
由於用於在n型區域50N及p型區域50P中形成磊晶源極/汲極區域92的磊晶製程，磊晶源極/汲極區域92的上表面具有橫向擴展的刻面向外超出奈米結構55的側壁。在一些實施例中，這些刻面導致相同奈米結構FET的相鄰磊晶源極/汲極區域92合併，如第12C圖所說明。在其他實施例中，相鄰磊晶源極/汲極區域92在磊晶製程完成後保持分離，如第12E圖所說明。在第12C圖及第12E圖所說明的實施例中，第一間隙物81可形成為延伸至淺溝槽隔離區域68的頂表面，從而阻止磊晶生長。在一些實施例中，第一間隙物81可覆蓋奈米結構55的部分側 壁，進一步阻止磊晶生長。在一些實施例中，可調整用於形成第一間隙物81的間隙物蝕刻以移除間隙物材料，從而允許磊晶源極/汲極區域92延伸至淺溝槽隔離區域68的表面。
磊晶源極/汲極區域92可包含一或多個半導體材料層。例如，磊晶源極/汲極區域92可包含第一半導體材料層92A、第二半導體材料層92B及第三半導體材料層92C。任何數量的半導體材料層可用於磊晶源極/汲極區域92。第一半導體材料層92A、第二半導體材料層92B及第三半導體材料層92C中的每一者可由不同半導體材料形成且可摻雜至不同的摻雜劑濃度。在一些實施例中，第一半導體材料層92A可具有小於第二半導體材料層92B且大於第三半導體材料層92C的摻雜劑濃度。在磊晶源極/汲極區域92包含三個半導體材料層的實施例中，可沈積第一半導體材料層92A，可在第一半導體材料層92A上沈積第二半導體材料層92B，且可在第二半導體材料層92B上沈積第三半導體材料層92C。
第12D圖說明n型區域50N中的第一奈米結構52的側壁及p型區域50P中的第二奈米結構54的側壁為凹的，第一內部間隙物90的外側壁為凹的，且第一內部間隙物90自第二奈米結構54及第一奈米結構52的側壁凹陷的實施例。如第12D圖所說明，磊晶源極/汲極區域92可形成為與第一內部間隙物90接觸且可延伸超過n型區域50N中的第二奈米結構54的側壁及p型區域50P中的第 一奈米結構52的側壁。
在第13A圖及第13B圖中，接觸蝕刻終止層(contact etch stop layer，CESL)94及第一層間介電質(interlayer dielectric，ILD)96沈積在磊晶源極/汲極區域92、虛擬閘極結構及第一間隙物81上方。CESL 94可包含具有與上覆第一ILD 96的材料不同的蝕刻速度的介電材料，諸如氮化矽、氧化矽、氮氧化矽等。CESL 94可藉由ALD、CVD等沈積。CESL 94可為可選的且在一些實施例中可省略。第一ILD 96可由介電材料形成，且可藉由諸如CVD、電漿增強CVD(plasma-enhanced CVD，PECVD)或FCVD的任何合適方法來沈積。合適的介電材料可包括磷矽玻璃(phospho-silicate glass，PSG)、硼矽玻璃(boro-silicate glass，BSG)、硼摻雜的磷矽玻璃(boron-doped phospho-silicate glass，BPSG)、未摻雜的矽酸鹽玻璃(undoped silicate glass，USG)等。可使用藉由任何可接受的製程形成的其他絕緣材料。
在第14A圖及第14B圖中，執行平坦化製程，諸如CMP，以使第一ILD 96的頂表面與虛擬閘極76的頂表面齊平。平坦化製程可移除虛擬閘極76上的遮罩78，以及沿著遮罩78的側壁的部分第一間隙物81。在平坦化製程之後，虛擬閘極76、第一間隙物81、CESL 94及第一ILD 96的頂表面彼此齊平(在製程變化內)。因此，虛擬閘極76的頂表面經由第一ILD 96及CESL 94曝露。
在第15A圖及第15B圖中，對虛擬閘極76及第一間隙物81進行回蝕，從而形成第二凹槽98。在一些實施例中，藉由一或多個蝕刻製程回蝕虛擬閘極76及第一間隙物81，諸如各向異性乾式蝕刻製程、各向同性濕式蝕刻製程等。在一些實施例中，可在回蝕第一間隙物81之前回蝕虛擬閘極76。蝕刻製程可包括：使用(以比第一ILD 96、CESL 94或第一間隙物81更快的速率)選擇性地蝕刻虛擬閘極76的反應氣體的乾式蝕刻製程、使用(以比第一ILD 96、CESL 94或虛擬閘極76更快的速率)選擇性地蝕刻第一間隙物81的反應氣體的乾式蝕刻製程、使用(以比第一ILD 96或CESL 94更快的速率)選擇性蝕刻虛擬閘極76及第一間隙物81的反應氣體的乾蝕刻製程及其組合等。虛擬閘極76及第一間隙物81可蝕刻至在第一ILD 96及CESL 94的頂表面下方約0nm至約200nm的深度D1。在一些實施例中，可不蝕刻第一間隙物81，使得深度D1為0nm。虛擬閘極結構(包括虛擬閘極76及虛擬閘極介電質71)及第一間隙物81可具有範圍為約100nm至約0nm的高度H1。儘管虛擬閘極76及第一間隙物81的頂表面在第15B圖中繪示為在蝕刻製程之後彼此齊平，但虛擬閘極76的頂表面可設置在第一間隙物81的頂表面上方或下方。
在第16A圖及第16B圖中，移除虛擬閘極76及虛擬閘極介電質71，從而延伸第二凹槽98。在一些實施例中，藉由一或多個蝕刻製程移除虛擬閘極76及虛擬閘極 介電質71，諸如各向異性乾式蝕刻製程。蝕刻製程可包括使用(以比第一ILD 96、CESL 94或第一間隙物81更快的速率)選擇性蝕刻虛擬閘極76的反應氣體的乾蝕刻製程。每一第二凹槽98曝露及/或覆蓋奈米結構55的部分，這些部分在隨後完成的奈米結構FET中充當通道區域。用作通道區域的奈米結構55的部分設置在相鄰的一對磊晶源極/汲極區域92之間。在移除期間，當蝕刻虛擬閘極76時，虛擬閘極介電質71可用作蝕刻終止層。然後可在移除虛擬閘極76之後移除虛擬閘極介電質71。
在第17A圖及第17B圖中，移除n型區域50N中的第一奈米結構52及p型區域50P中的第二奈米結構54，從而延伸第二凹槽98。可藉由在p型區域50P上方形成遮罩(未單獨繪示)且使用對第一奈米結構52的材料具有選擇性的蝕刻劑執行諸如濕式蝕刻等的各向同性蝕刻製程來移除第一奈米結構52。與第一奈米結構52相比，第二奈米結構54、鰭66、基板50、淺溝槽隔離區域68、第一ILD 96及CESL 94保持相對未蝕刻。在第一奈米結構52包括例如矽鍺且第二奈米結構54包括例如矽或矽碳(SiC)的實施例中，四甲基氫氧化銨(TMAH)、氫氧化銨(NH4OH)等可用於移除n型區域50N中的第一奈米結構52。
可藉由在n型區域50N上方形成遮罩(未單獨繪示)且使用對第二奈米結構54的材料具有選擇性的蝕刻劑執行諸如濕式蝕刻等的各向同性蝕刻製程來移除p型區域 50P中的第二奈米結構54。與第二奈米結構54相比，第一奈米結構52、鰭66、基板50、淺溝槽隔離區域68、第一ILD 96及CESL 94保持相對未蝕刻。在第二奈米結構54包括例如矽鍺(SiGe)且第一奈米結構52包括例如矽(Si)或SiC、氟化氫等的實施例中，另一氟基蝕刻劑可用於移除p型區域50P中的第二奈米結構54。
在其他實施例中，n型區域50N及p型區域50P中的通道區域可同時形成。例如，可移除n型區域50N及p型區域50P兩者中的第一奈米結構52，或者可移除n型區域50N及p型區域50P兩者中的第二奈米結構54。在這些實施例中，n型奈米結構FET及p型奈米結構FET的通道區域可具有相同的材料成分，諸如矽、矽碳、矽鍺等。
在第18A圖至第18C圖中，形成閘極介電層100及閘極102以用於替換閘極。如第18B圖及第18C圖所說明，閘極介電層100及閘極102可包括位於第一間隙物81上方的階梯部分。閘極介電層100共形地沈積在第二凹槽98中。在n型區域50N中，閘極介電層100可形成在鰭66的頂表面及側壁上以及第二奈米結構54的頂表面、側壁及底表面上。在p型區域50P中，閘極介電層100可形成在鰭66的頂表面及側壁上、第一奈米結構52A的頂表面及側壁上，以及第一奈米結構52B及第一奈米結構52C的頂表面、側壁及底表面上。閘極介電層100亦可沈積在第一ILD 96、CESL 94及淺溝槽隔離區域68的頂 表面上、第一間隙物81的頂表面及側壁上，以及第一內部間隙物90的側壁上。
在一些實施例中，閘極介電層100包含一或多個介電層，諸如氧化物、金屬氧化物等或其組合。例如，在一些實施例中，閘極介電層100可包含氧化矽層及位於氧化矽層上方的金屬氧化物層。在一些實施例中，閘極介電層100包括高k值介電材料，且在這些實施例中，閘極介電層100可具有大於約7.0的k值。閘極介電層100可包括鉿、鋁、鋯、鑭、錳、鋇、鈦、鉛及其組合的金屬氧化物或矽酸鹽。在n型區域50N及p型區域50P中，閘極介電層100的結構可相同或不同。閘極介電層100的形成方法可包括分子束沈積(molecular-beam deposition，MBD)、ALD、PECVD等。
閘極102沈積在閘極介電層100上方，且填充第二凹槽98的剩餘部分。閘極102可包括含金屬材料，諸如氮化鈦、氧化鈦、氮化鉭、鉭碳化物、鈷、釕、鋁、鎢、其組合或其多層。儘管在第18A圖及第18B圖中繪示單層閘極102，但閘極102可包含任意數量的襯墊層、任意數量的功函數調諧層及填充材料。作為實例，第18C圖說明閘極102包含第一導電材料102a及第二導電材料102b的實施例。第一導電材料102a及第二導電材料102b可包括任何上述用於閘極102的材料。在一些實施例中，第一導電材料102a可包括氮化鈦、鋁及其組合等，且第二導電材料102b可包括鎢等。構成閘極102的層的 任何組合可沈積在相鄰第二奈米結構54之間以及第二奈米結構54A與鰭66之間的n型區域50N中。此外，構成閘極102的層的任何組合可沈積在相鄰第一奈米結構52之間的p型區域50P中。
n型區域50N及p型區域50P中的閘極介電層100的形成可以同時發生，使得每一區域中的閘極介電層100由相同材料形成。在一些實施例中，每一區域中的閘極介電層100可藉由不同製程形成，使得閘極介電層100可為不同材料及/或具有不同的層數。在n型區域50N及p型區域50P中形成閘極102可同時發生，使得每一區域中的閘極102由相同材料形成。每一區域中的閘極102可藉由不同的製程形成，使得閘極102可為不同材料及/或具有不同的層數。當使用不同的製程時，可使用各種遮罩步驟來遮罩及曝露適當的區域。在填充第二凹槽98之後，可執行諸如CMP的平坦化製程以移除閘極介電層100的多餘部分及閘極102的材料，這些多餘部分在第一ILD 96及CESL 94的頂表面上方。
在第19A圖至第19C圖中，回蝕閘極介電層100及閘極102以形成第三凹槽104。在一些實施例中，藉由一或多個蝕刻製程，諸如各向異性乾式蝕刻製程、各向同性濕式蝕刻製程等回蝕閘極介電層100及閘極102。蝕刻製程可包括使用(以比第一ILD 96、CESL 94或第一間隙物81更快的速率)選擇性蝕刻閘極介電層100及閘極102的反應氣體的乾蝕刻製程。在一些實施例中，可使用 包含氯氣(Cl2)、四氯化矽(SiCl4)、甲烷(CH4)、四氟化碳(CF4)、三氯化硼(BCl3)、氬氣(Ar)、氧氣(O2)及其組合等的蝕刻氣體來執行蝕刻製程。在一些實施例中，可使用Cl2及BCl3氣體的混合物來執行蝕刻製程。在使用Cl2及BCl3氣體的混合物執行蝕刻製程的實施例中，BCl3與Cl2之比可在約200至約0的範圍內。如第19B圖及第19C圖所說明，在蝕刻製程之後，閘極102可具有凹面，其中閘極102的中心部分蝕刻至比閘極102的邊緣部分更深的深度。閘極102的頂表面可設置在閘極介電層100的頂表面下方。閘極介電層100的頂表面繪示為未與第一間隙物81的頂表面齊平。然而，閘極介電層100的頂表面可設置在第一間隙物81的頂表面上方或下方。閘極介電層100及閘極102可具有與第一間隙物81相鄰的在約1nm至約40nm範圍內的總寬度W2。
在第20A圖至第20C圖中，閘極遮罩106選擇性地沈積在閘極102上。在一些實施例中，閘極遮罩106可由聚合物(包括碳、硼及氮)、含氟聚合物(諸如聚四氟乙烯(polytetrafluoroethylene，PTFE))及其組合等形成。在閘極遮罩106包括聚合物(包括硼及氮)的實施例中，可藉由供應包括BCl3、N2及/或O2氣體的混合物的氣體來沈積閘極遮罩106。氣體可包括BCl3與N2，其比率範圍為約0.25至約4.0。如第20B圖及第20C圖所說明，閘極遮罩106可(以比第一ILD 96、CESL 94、第一間隙物81或閘極介電層100更快的速率)選擇性地沈積在閘 極102上，且閘極遮罩106可以比閘極102的邊緣部分更大的厚度沈積在閘極102的中心部分上。閘極遮罩106在閘極102上的沈積速率可以比閘極介電層100大，這導致閘極遮罩106以比閘極介電層100附近的閘極的邊緣部分更大的厚度沈積在閘極102的中心上。閘極遮罩106的沈積厚度可在約1nm至約10nm的範圍內。在閘極102的中心部分上的閘極遮罩106的厚度可在約3nm至約10nm的範圍內；在閘極102的邊緣部分上的閘極遮罩106的厚度可在約0nm至約1nm的範圍內；且閘極遮罩106在閘極102的中心部分上的厚度與閘極遮罩106在閘極102的邊緣部分上的厚度之比可在約3至約10的範圍內。沈積閘極遮罩106在閘極102的中心部分上具有比在閘極102的邊緣部分上更大的厚度有助於確保在隨後的蝕刻製程之後閘極102的頂表面為平坦的或凸的(關於第21A圖至第21C圖討論)。如隨後將更詳細討論，這有助於減少裝置缺陷且提高裝置性能。
在第21A圖至第21C圖中，移除閘極遮罩106且回蝕下伏閘極介電層100及閘極102。可蝕刻閘極102使得閘極102的頂表面為平坦的或凸的。在一些實施例中，藉由一或多種蝕刻製程，諸如各向異性乾式蝕刻製程、各向同性濕式蝕刻製程等回蝕閘極遮罩106、閘極介電層100及閘極102。蝕刻製程可包括使用(以比第一ILD 96、CESL 94或第一間隙物81更快的速率)選擇性蝕刻閘極遮罩106、閘極介電層100及閘極102的反應氣體的乾蝕 刻製程。在一些實施例中，可使用包含Cl2、SiCl4、CH4、CF4、BCl3、Ar、O2或其組合等的蝕刻氣體來執行蝕刻製程。在一些實施例中，可使用Cl2及BCl3氣體的混合物來執行蝕刻製程。在使用Cl2及BCl3氣體的混合物執行蝕刻製程的實施例中，BCl3與Cl2之比可在約10至約40的範圍內。
由於閘極遮罩106在閘極102的中心部分上比在閘極102的邊緣部分上具有更大的厚度，故閘極遮罩106可在邊緣部分處比在中心部分處更快地蝕刻，且閘極102的邊緣部分可蝕刻至比閘極102的中心部分更大的程度。此外，由於閘極介電層100沒有閘極遮罩106，故閘極介電層100可蝕刻至比閘極102更大的程度。因此，如第21B圖及第21C圖所說明，閘極102可具有凸頂表面，這些凸頂表面設置在閘極介電層100的頂表面上方。在一些實施例中，閘極102可具有平坦頂表面，這些平坦頂表面可設置在閘極介電層100的頂表面上方或與其齊平。如第21B圖及第21C圖所說明，n型區域50N中的閘極102可具有高於第二奈米結構54C的頂表面的高度H2，範圍為約1nm至約22nm；n型區域50N中的閘極介電層100可具有高於第二奈米結構54C的頂表面的高度H3，範圍為約1nm至約20nm；p型區域50P中的閘極102可具有高於第一奈米結構52C的頂表面的高度H4，範圍為約1nm至約22nm；且p型區域50P中的閘極介電層100可具有高於第一奈米結構52C的頂表面的高度H5， 範圍為約1nm至約20nm。高度H2與高度H3之比可在約1.1至約2的範圍內，且高度H4與高度H5之比可在約1.1至約2的範圍內。
在第22A圖至第22E圖中，導電帽108形成在閘極介電層100及閘極102上方。導電帽108可藉由諸如ALD、CVD、PVD等的製程來沈積。如第22B圖及第22C圖所說明，導電帽108可(以比第一ILD 96、CESL 94、第一間隙物81或閘極介電層100更快的速率)選擇性地沈積在閘極102上。可藉由共形沈積製程來沈積導電帽108，使得導電帽108的頂表面具有與閘極102及閘極介電層100的頂表面相同或相似的輪廓。在一些實施例中，導電帽108可藉由ALD形成，且導電帽108的前驅物可包括氯化鎢(WCl5)及氫氣(H2)的組合、氟化鎢(WF6)及氫氣的組合等。可控制用於沈積導電帽108的製程參數以提供導電帽108的選擇性沈積。在第22B圖及第22C圖所說明的實施例中，閘極102具有凸頂表面，且導電帽108具有平坦頂表面。在第22D圖及第22E圖所說明的實施例中，閘極102具有凸頂表面，且導電帽108具有凸頂表面。導電帽108可包括諸如鎢、鈷等的材料。導電帽108可具有與第一間隙物81相鄰的範圍為約1nm至約40nm的寬度W3。導電帽108可具有範圍為約0nm至約10nm的厚度。
形成具有平坦頂表面或凸頂表面的導電帽108有助於防止在隨後的閘極觸點(諸如，閘極觸點118，在下文 關於第25A圖及第25B圖進行討論)形成期間對介電層(諸如第二ILD 110，在下文關於第23A圖及第23B圖進行討論)的蝕刻不足通過介電層到達導電帽108。此舉防止裝置缺陷且提高裝置性能。此外，形成具有平坦頂表面或凸頂表面的導電帽108增加導電帽108與隨後形成的源極/汲極觸點(諸如，源極/汲極觸點120，下文關於第25A圖及第25B圖進行討論)之間的距離，這可防止橋接，且進一步有助於防止裝置缺陷且提高裝置性能。
閘極介電層100、閘極102及導電帽108形成所得奈米結構FET的替換閘極結構。閘極介電層100、閘極102及導電帽108可統稱為「閘極結構」。磊晶源極/汲極區域92、第一奈米結構52/第二奈米結構54及閘極結構(包括閘極介電層100、閘極102及導電帽108)可統稱為電晶體結構109。
在第23A圖及第23B圖中，第二ILD 110沈積在導電帽108、第一間隙物81、CESL 94及填充第三凹槽104的第一ILD 96上。在一些實施例中，第二ILD 110為由FCVD形成的可流動薄膜。在一些實施例中，第二ILD 110由諸如PSG、BSG、BPSG、USG等的介電材料形成，且可藉由諸如CVD、PECVD等的任何合適的方法來沈積。在沈積第二ILD 110之後，將第二ILD 110平坦化。第二ILD 110可藉由諸如CMP的製程來平坦化。可移除設置在第一ILD 96及CESL 94上方的第二ILD 110的部分，且在平坦化之後，第一ILD 96及CESL 94 的頂表面可與第二ILD 110的頂表面齊平。
在第24A圖及第24B圖中，蝕刻第二ILD 110以形成曝露導電帽108的表面的第四凹槽112，且蝕刻第一ILD 96及CESL 94以形成曝露磊晶源極/汲極區域92的表面的第五凹槽114。第四凹槽112及第五凹槽114可藉由使用諸如RIE、NBE等的各向異性蝕刻製程進行蝕刻而形成。第四凹槽112及第五凹槽114可同時形成或單獨形成。在一些實施例中，可使用第一蝕刻製程經由第二ILD 110及第一ILD 96蝕刻第四凹槽112及第五凹槽114，然後可使用第二蝕刻製程經由CESL 94蝕刻第五凹槽114。可在第一ILD 96、CESL 94及第二ILD 110上方形成且圖案化諸如光阻層的遮罩以自第一蝕刻製程及第二蝕刻製程遮罩第一ILD 96、CESL 94及第二ILD 110的部分。在一些實施例中，蝕刻製程可能過度蝕刻，因此，第四凹槽112及第五凹槽114延伸至導電帽108及/或磊晶源極/汲極區域92中。儘管第24B圖說明第四凹槽112及第五凹槽114曝露導電帽108及磊晶源極/汲極區域92在同一剖面，在一些實施例中，導電帽108及磊晶源極/汲極區域92可曝露在不同剖面，從而降低隨後形成的觸點短路的風險。
如上所述，形成具有平坦頂表面或凸頂表面的導電帽108可減少在第四凹槽112的形成期間第二ILD 110的蝕刻不足。例如，若導電帽108形成有凹頂表面，則設置在導電帽108的凹頂表面的低點的第二ILD 110的部 分可在形成第四凹槽112之後保留。此舉可增加導電帽108與隨後形成的閘極觸點之間的電阻，導致裝置缺陷且降低裝置性能。進一步地，藉由閘極遮罩106蝕刻閘極102及閘極介電層100且形成具有平坦頂表面或凸頂表面的導電帽108，增加導電帽108與第五凹槽114之間的距離，從而減小在第四凹槽112中形成的閘極觸點與在第五凹槽114中形成的源極/汲極觸點之間發生橋接的可能性。此舉進一步減少裝置缺陷且提高裝置性能。
在形成第五凹槽114之後，可在磊晶源極/汲極區域92上方形成矽化物區域116。在一些實施例中，藉由首先在磊晶源極/汲極區域92的曝露部分上方沈積能夠與下伏磊晶源極/汲極區域92的半導體材料(例如矽、矽鍺、鍺等)反應以形成矽化物或鍺化物區域的金屬，諸如鎳、鈷、鈦、鉭、鉑、鎢、其他貴金屬、其他難熔金屬、稀土金屬或其合金，然後執行熱退火製程以形成矽化物區域116來形成矽化物區域116。然後例如藉由蝕刻製程移除沈積金屬的未反應部分。儘管矽化物區域116稱為矽化物區域，但矽化物區域116亦可為鍺化物區域或鍺化矽區域(例如，包含矽化物及鍺化物的區域)。
在第25A圖及第25B圖中，閘極觸點118形成在第四凹槽112中，且源極/汲極觸點120形成在第五凹槽114中。閘極觸點118及源極/汲極觸點120可各自包含一或多個層，諸如阻障層、擴散層及填充材料。例如，在一些實施例中，閘極觸點118及源極/汲極觸點120各 自包括阻障層及位於阻障層上方的導電材料。閘極觸點118及源極/汲極觸點120各自電耦合至下伏導電特徵(例如，導電帽108及/或矽化物區域116)。閘極觸點118電耦合至閘極結構的導電帽108，且源極/汲極觸點120電耦合至磊晶源極/汲極區域92上方的矽化物區域116。阻障層可包括鈦、氮化鈦、鉭、氮化鉭等。導電材料可為銅、銅合金、銀、金、鎢、鈷、鋁、鎳等。可執行諸如CMP的平坦化製程以自CESL 94、第一ILD 96及第二ILD 110的表面移除多餘材料，使得閘極觸點118及源極/汲極觸點120的頂表面與CESL 94、第一ILD 96及第二ILD 110的頂表面齊平。
實施例可實現優勢。例如，如上所述，形成具有平坦頂表面或凸頂表面的導電帽108可減少第二ILD 110的蝕刻不足，從而降低閘極觸點118與導電帽108之間的電阻，減少裝置缺陷且提高裝置性能。此外，藉由形成具有平坦頂表面或凸頂表面的導電帽108，可增加源極/汲極觸點120與導電帽108之間的距離，從而降低源極/汲極觸點120與導電帽108之間橋接的可能性，減少裝置缺陷且進一步提高裝置性能。
根據實施例，一種半導體裝置包括：位於半導體基板上方的閘極結構，此閘極結構包括高k值介電層、位於高k值介電層上方的閘極及位於高k值介電層及閘極上方且與高k值介電層及閘極接觸的導電帽，此導電帽的頂表面為凸的；以及位於閘極結構的複數個相對側的複數個第 一閘極間隙物，高k值介電層及導電帽在這些第一閘極間隙物的複數個相對側壁之間延伸。在實施例中，閘極的頂表面為凸的。在實施例中，閘極的頂表面設置在高k值介電層的頂表面上方。在實施例中，半導體裝置進一步包括：位於閘極結構及第一閘極間隙物上方的第一層間介電(interlayer dielectric，ILD)層；及延伸穿過第一ILD層的閘極觸點，此閘極觸點與導電帽的頂表面實體接觸，且閘極觸點電耦合至閘極結構。在實施例中，半導體裝置進一步包括位於第一閘極間隙物的複數個相對側的蝕刻終止層，第一ILD層在蝕刻終止層的複數個相對側壁之間延伸，且第一ILD層的頂表面、蝕刻終止層的頂表面及閘極觸點的上表面彼此齊平。在實施例中，第一閘極間隙物的複數個底表面與蝕刻終止層的底表面齊平。在實施例中，導電帽的頂表面設置在第一閘極間隙物的複數個頂表面下方。
根據另一實施例，一種半導體裝置包括位於半導體基板上方的第一通道區域及位於第一通道區域上方的第一閘極堆疊，此第一閘極堆疊包括：位於第一通道區域上方的第一閘極介電層；位於第一閘極介電層上方的第一閘極，第一閘極包括第一凸頂表面；以及位於第一閘極上方的第一導電帽，此第一導電帽包括平坦頂表面或第二凸頂表面。在實施例中，第一閘極介電層在第一通道區域上方具有第一高度，第一閘極在第一通道區域上方具有第二高度，且第二高度大於第一高度。在實施例中，第二高度與第一高 度之比為1.2至2.0。在實施例中，半導體裝置進一步包括與第一閘極堆疊的複數個相對側壁相鄰的複數個第一閘極間隙物，第一閘極介電層及第一導電帽接觸這些第一閘極間隙物。在實施例中，第一閘極間隙物的頂表面與半導體基板的頂表面之間的第一距離大於第一導電帽的頂表面與半導體基板的頂表面之間的第二距離。在實施例中，第一導電帽接觸第一閘極的第一凸頂表面及第一閘極介電層的頂表面。
根據又一實施例，一種形成半導體裝置之方法包括以下操作：自第一閘極間隙物的複數個相對側壁之間移除虛擬閘極結構以形成第一開口；在第一開口中沈積介電層；在介電層上方的第一開口中沈積閘極；利用第一蝕刻製程回蝕介電層及閘極；在閘極上沈積第一聚合物材料；利用第二蝕刻製程回蝕第一聚合物材料、閘極及介電層；以及在閘極及介電層上方沈積導電帽，且導電帽與閘極及介電層接觸。在實施例中，閘極在第一蝕刻製程之後具有凹頂表面，且閘極在第二蝕刻製程之後具有凸頂表面。在實施例中，導電帽沈積為具有平坦或凸出的頂表面。在實施例中，在閘極上方沈積第一聚合物材料包括使用BCl3及N2作為複數個反應物的沈積製程。在實施例中，在閘極上沈積第一聚合物材料期間使用的BCl3的流速與N2的流速之比在0.25至4.0的範圍內。在實施例中，第一蝕刻製程及第二蝕刻製程使用包括Cl2及BCl3的反應物。在實施例中，在第二蝕刻製程期間使用的BCl3的流速與Cl2的 流速之比在10至40的範圍內。
上文概述了數個實施例的特徵，使得本領域通常知識者可以更好地理解本揭示內容的各態樣。本領域通常知識者應理解，本領域通常知識者可以容易地將本揭示內容用作設計或修改其他製程及結構的基礎，以實現與本文介紹的實施例相同的目的及/或實現相同的優點。本領域通常知識者亦應認識到，這些等效構造不脫離本揭示內容的精神及範疇，且在不脫離本揭示內容的精神及範疇的情況下，這些等效構造可以進行各種改變、替代及變更。
50:基板
55:奈米結構
66:鰭
68:隔離區域
92:磊晶源極/汲極區域
100:閘極介電層
102:閘極
A-A'、B-B'、C-C':剖面

Claims (10)

  1. 一種半導體裝置，包含：一閘極結構，位於一半導體基板上方，該閘極結構包含：一高k值介電層；一閘極，位於該高k值介電層上方，其中該閘極的一頂表面為凸的；以及一導電帽，位於該高k值介電層及該閘極上方且與該高k值介電層及該閘極接觸，其中該導電帽的一頂表面為凸的；以及複數個第一閘極間隙物，位於該閘極結構的複數個相對側上，其中該高k值介電層及該導電帽在該些第一閘極間隙物的複數個相對側壁之間延伸。
  2. 如請求項1所述之半導體裝置，其中該閘極的該頂表面設置在該高k值介電層的一頂表面上方。
  3. 如請求項1所述之半導體裝置，進一步包含：一第一層間介電層，位於該閘極結構及該些第一閘極間隙物上方；以及一閘極觸點，延伸穿過該第一層間介電層，其中該閘極觸點與該導電帽的該頂表面實體接觸，且其中該閘極觸點電耦合至該閘極結構。
  4. 一種半導體裝置，包含： 一第一通道區域，位於一半導體基板上方；以及一第一閘極堆疊，位於該第一通道區域上方，該第一閘極堆疊包含：一第一閘極介電層，位於該第一通道區域上方；一第一閘極，位於該第一閘極介電層上方，該第一閘極包含一第一凸頂表面；以及一第一導電帽，位於該第一閘極上方，該第一導電帽包含一平坦頂表面或一第二凸頂表面。
  5. 如請求項4所述之半導體裝置，進一步包含與該第一閘極堆疊的複數個相對側壁相鄰的複數個第一閘極間隙物，其中該第一閘極介電層及該第一導電帽接觸該些第一閘極間隙物。
  6. 如請求項5所述之半導體裝置，其中該些第一閘極間隙物的一頂表面與該半導體基板的一頂表面之間的一第一距離大於該第一導電帽的一頂表面與該半導體基板的該頂表面之間的一第二距離。
  7. 一種形成半導體裝置之方法，包含：自一第一閘極間隙物的複數個相對側壁之間移除一虛擬閘極結構以形成一第一開口；在該第一開口中沈積一介電層；在該介電層上方的該第一開口中沈積一閘極； 利用一第一蝕刻製程回蝕該介電層及該閘極；在該閘極上沈積一第一聚合物材料；利用一第二蝕刻製程回蝕該第一聚合物材料、該閘極及該介電層；以及在該閘極及該介電層上方沈積一導電帽，且該導電帽與該閘極及該介電層接觸。
  8. 如請求項7所述之方法，其中該導電帽沈積為具有平坦或凸出的一頂表面。
  9. 如請求項7所述之方法，其中在該閘極上方沈積該第一聚合物材料包含使用BCl3及N2作為複數個反應物的一沈積製程。
  10. 如請求項7所述之方法，其中該第一蝕刻製程及該第二蝕刻製程使用包含Cl2及BCl3的複數個反應物。
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