CN108573864B - 基本无缺陷的多晶硅栅极阵列 - Google Patents

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Abstract

本发明涉及基本无缺陷的多晶硅栅极阵列，其中，单关键掩膜流程及相关结构消除在多晶硅栅极阵列的端部形成窄多晶硅缺陷，且无需实施复杂的基本规则及设计后填充方法来避免生成该缺陷。

Description

基本无缺陷的多晶硅栅极阵列
技术领域
本申请通常涉及半导体装置的制造，尤其涉及用以形成多晶硅栅极阵列的多重图案化方法。
背景技术
微电子电路制造包括一系列光刻掩蔽步骤以图案化装置结构。例如，在高级逻辑电路及DRAM架构中，制程复杂性可包括每个层级不止一个关键掩膜。不过，为控制制造成本，需要最小化关键掩膜。
侧间隙壁双重图案化或自对准双重图案化(self-aligned double patterning；SADP)是最近开发的用于光刻线路图的范例。不过，光刻的作用不是使用光刻作为用以生成装置特征的主要方法，而是生成芯轴(也就是，预图案)，其将构成后续所形成的具有不同程度的密度倍增的图案的基础。
与特征阵列的基于芯轴的图案定义关联的不利之处是与该阵列的重复对称中的线端中断(也就是线端的孤立窄特征)相关的缺陷。因此，开发可降低关键掩膜步骤的数目，同时消除阵列端部的缺陷及缺陷诱发特征的形成的双重图案化方法及相关结构将是有利的。
发明内容
在各种实施例中，可用一个关键掩膜及一个非关键掩膜而不是两个关键掩膜来图案化用于窄(PC)栅极及宽(PB)栅极两者的栅极掩膜，同时消除在该PC/PB阵列的端部形成窄的、容易产生缺陷的多晶硅线(PC)。各种实施例包括修改该非关键掩膜的形状，以在该阵列的端部生成宽的、不容易产生缺陷的多晶硅线(PB)。可在无需复杂的基本规则或复杂的设计后填充方案的情况下实施该修改后的图案化方案。
依据本申请的实施例，一种形成半导体结构的方法包括在半导体衬底上方形成多晶硅层，以及直接在该多晶硅层上方形成芯轴阵列，其中，该阵列包括分别具有内外侧壁的一对端部芯轴。
在该芯轴阵列上方沉积共形间隙壁材料层，以及在该共形层上方及该芯轴之间沉积介电层。在该介电层上方形成掩蔽层，以使该掩蔽层的部分沿与该芯轴的宽度方向(W)平行的方向与各该端部芯轴的该外侧壁横向隔开。
依据另一个实施例，一种形成半导体结构的方法包括在衬底上方形成半导体层，以及直接在该半导体层上方形成芯轴阵列，其中，该阵列包括具有内外侧壁的端部芯轴。在该芯轴阵列上方沉积共形间隙壁材料层，以及在该共形层上方及该芯轴之间沉积介电层。在该介电层上方形成掩蔽层，以使该掩蔽层的部分与该端部芯轴的该外侧壁横向隔开。
另一种形成半导体结构的方法包括在衬底上方形成半导体层，以及在该半导体层上方形成芯轴阵列，其中，该阵列包括具有内外侧壁的端部芯轴。在该芯轴阵列上方沉积共形间隙壁材料层，以及在该共形层上方及该芯轴之间沉积介电层。在该介电层上方形成掩蔽层，其中，该掩蔽层的部分与该端部芯轴的该外侧壁横向隔开。利用该掩蔽层作为掩膜蚀刻该介电层，以形成图案化介电材料层，其中，该图案化介电材料层的部分与该端部芯轴的该外侧壁横向隔开。
附图说明
下面有关本申请的具体实施例的详细说明与下面的附图结合阅读时可被最好地理解，附图中，类似的附图标记表示类似的结构，且其中：
图1显示在半导体衬底上方的牺牲多晶硅层上所形成的多个芯轴的示意剖视图；
图2显示在该芯轴上方形成共形间隙壁层；
图3显示在该共形间隙壁层上方及相邻芯轴之间沉积硬掩膜层；
图4显示依据各种实施例在该硬掩膜层上方所形成的图案化光阻层；
图5显示各向异性蚀刻(anisotropic etching)该硬掩膜的暴露部分；
图6显示移除该光阻层并伴随凹入该硬掩膜；
图7显示各向异性蚀刻该间隙壁层以暴露该牺牲多晶硅层的部分；
图8A显示选择性移除该芯轴以在该牺牲多晶硅层上方同时形成宽窄栅极图案；
图8B显示图8A中所示的结构的自顶向下的平面视图；
图9显示蚀刻该牺牲多晶硅层以定义替代金属栅极(replacement metal gate；RMG)模块的栅极图案；以及
图10显示依据各种实施例的平坦化装置架构，包括形成于该半导体衬底上方的替代金属栅极结构。
具体实施方式
现在将详细讨论有关本申请的发明主题的各种实施例，其中一些实施例被显示于附图中。附图中相同的附图标记将用以表示相同或类似的部件。
引入新的集成过程，其中使用一个关键掩膜来定义包括宽(PB) 及窄(PC)栅极图案的牺牲多晶硅栅极阵列。该牺牲栅极阵列可结合替代金属栅极(RMG)模块使用以形成晶体管结构，如下面进一步所述。使用单个关键掩膜简化所用制程步骤的数目并降低成本。
在至下方牺牲多晶硅层的图案转移期间，孤立的窄PC线容易塌陷并形成缺陷。该制程也消除线端缺陷的形成，从而改进装置可靠性及性能。在特定的实施例中，紧邻较窄的PC特征设置较宽的PB特征为多晶硅结构提供支持并避免塌陷。
本文中所使用的窄栅极掩膜(PC)具有在从15至40纳米的范围内变化的宽度，例如15、20、25、30、35或40，包括在任意上述值之间的范围。应当了解，传统的光刻可能不足以直接图案化一些窄栅极结构。宽栅极掩膜(PB)具有在从50至200纳米的范围内变化的宽度，例如50、75、100、125、150、175或200纳米，包括在任意上述值之间的范围。
本发明的实施例涉及一种利用自对准双重图案化(SADP)制程在衬底上形成特征的方法。依据一种示例方法，在接近使用高分辨率、关键光掩膜的光刻系统的光学分辨率图案化的多个牺牲芯轴上方形成共形间隙壁层。在该间隙壁层上方以及在相邻芯轴之间形成硬掩膜层并利用非关键掩膜对其图案化。
在各向异性蚀刻该间隙壁层之后接着移除该芯轴，以形成具有宽多晶硅线(PB)端部的宽窄牺牲栅极图案阵列，其中，该窄栅极(PC) 图案由该硬掩膜层支持或以另外方式保护。接着，蚀刻该多晶硅层以将该栅极图案延伸至该多晶硅层中。使用替代金属栅极流程形成栅极堆叠，其可包括位于该半导体衬底上方的功能及非功能栅极。
应当了解，所揭露的制程避免形成孤立、窄的多晶硅(PC)线，该孤立、窄的多晶硅线容易坍塌并生成缺陷或不想要的蚀刻形貌，从而负面影响装置可靠性及产量。
自对准双重图案化(SADP)可将光刻技术的功能扩展至其最小分辨率或间距以下。参照图1至10说明结合各种实施例的SADP方法。
请参照图1，通过使用光刻及蚀刻技术，自半导体衬底100上方的牺牲层形成抬升式结构200，也就是直接在设于衬底100上方的牺牲多晶硅层160L上方。
半导体衬底100可为块体衬底或复合衬底例如绝缘体上半导体 (semiconductor-on-insulator；SOI)衬底。尽管未显示，但半导体衬底100可包括各种装置结构，例如示例晶体管的源、漏及沟道区，且还可包括位于相邻装置之间的隔离区例如浅沟槽隔离(shallowtrench isolation；STI)区120，如本领域的技术人员所了解的那样。
抬升式结构200(本文中也被称为芯轴)以接近使用关键、高分辨率光掩膜的光刻系统的光学分辨率的芯轴内间隔排列。依据特定的实施例，在形成该芯轴时，在该芯轴形成材料层上方形成一个或多个图案化掩膜(未显示)，例如一个或多个图案化光阻层。该一个或多个图案化光阻层可包括下方光学平坦化层(OPL)。该OPL层可为不感光的有机材料。如本领域的技术人员所已知，使用该一个或多个图案化光阻层作为蚀刻掩膜以图案化并蚀刻该暴露的芯轴形成层，从而形成芯轴200。可利用传统的蚀刻制程例如反应离子蚀刻(reactive ion etching；RIE)蚀刻该暴露的芯轴形成层。接着，移除该一个或多个光阻层。
可自任意合适的材料形成芯轴200，包括介电材料例如二氧化硅、氮化硅，或氮氧化硅，以及其组合。芯轴200可具有任意合适的尺寸。示例芯轴200具有50至500纳米的高度(H)，例如50、100、200、300、 400或500纳米，包括在任意上述值之间的范围，以及20至100纳米的宽度(W)，例如20、40、50或100纳米，包括在任意上述值之间的范围。芯轴“阵列”可包括任意整数个芯轴N，其中，N≥2。
在阵列内，该两个或多个芯轴可沿第一方向通过芯轴内间隔或间距相互隔开。在各种实施例中，该芯轴内间隔在该阵列上可为恒定。例如，阵列内的间距可在20至100纳米的范围内。应当了解，位于该阵列的各相对端(也就是沿该第一方向)的一对芯轴终止该阵列。在阵列的端部的各芯轴以该芯轴内间隔与该阵列内的仅一个相邻芯轴隔开。
请参照图2，在芯轴200上方形成间隙壁层300。间隙壁层300可通过覆被沉积共形介电薄膜形成，例如氮化硅、二氧化硅、氮氧化硅，或其组合。在特定的实施例中，该间隙壁层是利用低压化学气相沉积 (low pressure chemical vapor deposition；LPCVD)制程所形成的氮化硅层。
在芯轴200的相对垂直表面上以及水平表面上，例如芯轴200的顶部表面，可沉积间隙壁层300至基本相等的厚度。例如，间隙壁层 300的厚度可在从10至50纳米的范围内变化，例如10、20、30、40 或50纳米，包括在任意上述值之间的范围，不过考虑更小及更大的厚度。在特定的实施例中，间隙壁层300可具有等于该芯轴的宽度(W) 的10至50％的侧壁厚度(t)，例如10、20、30、40或50％，包括在任意上述值之间的范围。在各种实施例中，芯轴200与间隙壁层300 由可相对彼此选择性蚀刻的不同材料形成。例如，芯轴200可包括氧化硅，而间隙壁层300可包括氮化硅。
本文中所使用的“水平”是指沿衬底的主表面的大致方向，且“垂直”与其直接大致正交。而且，“垂直”与“水平”是独立于三维空间中的衬底的取向的相对彼此大致垂直的方向。
请参照图3，在共形间隙壁层300上方沉积硬掩膜层320，以填充相邻芯轴200之间的空间。硬掩膜层320可为自平坦化层，或者可例如通过化学机械抛光平坦化。例如，硬掩膜层320可经旋涂以填充相邻芯轴之间的空间。在所示实施例中，硬掩膜层320的顶部表面位于间隙壁层300的顶部表面上方。硬掩膜层320可包括无机光阻，包括例如氧化铪，其与基于聚合物的光阻相比具有高化学稳定性。
请参照图4，依据各种实施例，在硬掩膜层320上方形成光阻层 400(也就是掩蔽层)并例如利用非关键掩膜对其图案化。如图所示，在第一区域(I)内，图案化光阻层400的连续部分完全位于芯轴阵列内的至少一对相邻芯轴200上方并自该芯轴的侧壁横向延伸于硬掩膜层320上方。依据各种实施例，图案化光阻层400完全位于阵列的端部的芯轴上方。例如，该图案化光阻层的连续部分可完全位于两个相邻芯轴上方并自各该对芯轴的外侧壁横向延伸于硬掩膜层320上方。
在该阵列的端部，该光阻层相对下方芯轴的共形间隙壁300的横向延伸(d1)可为10至100纳米，例如10、20、50或100纳米，包括在任意上述值之间的范围。应当了解，硬掩膜320的重叠部分将与位于该阵列的端部的邻接侧间隙壁300配合以定义具有等于(t+d1) 的宽度的较宽(PB)栅极掩膜。在第一区域(I)内，宽(PB)的栅极掩膜自该芯轴阵列的端部横向偏移，将被定义为具有等于该芯轴内间格的宽度。
尽管为简单起见，所示实施例在第一区域(I)内仅显示两个芯轴，但可针对特定的应用功能选择每个阵列的芯轴数及阵列数。例如，可针对逻辑及/或存储器功能配置第一区域(I)及下面所述的第二区域 (II)。
在第二区域(II)内，光阻层400位于硬掩膜层320上方，而不位于芯轴200上方。也就是说，该光阻图案自孤立的芯轴200以及形成于该孤立芯轴的相对侧壁上方的该间隙壁层横向偏移。在特定的实施例中，如图4中所示，第二区域(II)内的光阻层400经图案化以位于与孤立芯轴200的各相对侧壁表面横向隔开的硬掩膜层320上方。该光阻层相对下方芯轴200的共形间隙壁300的该横向偏移的范围(也就是间距)(d2)可小于该芯轴宽度(W)。例如，该横向偏移(d2)可在从10至100纳米的范围内变化，例如10、20、50或100纳米，包括在任意上述值之间的范围。
在图案化光阻层400位于芯轴的两侧上的硬掩膜层320上方的实施例中，该光阻层相对芯轴200的各侧上的共形间隙壁300的该横向偏移(d2)的范围可相等或不相等。
应当了解，在第二区域(II)内，孤立芯轴200的侧间隙壁将分别形成具有等于(t)的宽度的窄(PC)栅极掩膜，而硬掩膜320将经图案化以形成具有等于该图案化光阻层的宽度的宽度的相邻栅极掩膜 (PB)。
在图案化光阻层400以后，可使用一个或多个图案转移蚀刻制程以移除硬掩膜层320的暴露部分。本文中所使用的各种图案转移蚀刻制程包括各向异性蚀刻。在特定的实施例中，可使用干式蚀刻制程，例如反应离子蚀刻。在其它实施例中，可使用湿化学蚀刻剂。在另外的实施例中，可使用干式蚀刻与湿式蚀刻的组合。
除蚀刻制程的定向本质以外，与蚀刻关联的因素为蚀刻选择性。蚀刻选择性是指经历蚀刻的两种不同材料的蚀刻速率比。在各种情况下，需要第一材料比第二材料更快蚀刻。
在微电子制造中，可使用等离子体反应器在半导体晶圆上执行各种蚀刻制程，包括反应离子蚀刻。在此类制程中，将衬底置于该反应器的真空室内部并向该室中引入制程气体，包括蚀刻剂气体。气体经激发而燃烧并保持等离子体。依据形成该等离子体的气体的组成，可使用该等离子体自衬底蚀刻特定材料。也已开发更多地依赖于化学效应的选择性蚀刻制程。这些制程常被描述为反应离子蚀刻(RIE)。
可以各种类型的等离子体反应器产生等离子体。此类等离子体反应器通常具有能量源，其使用RF能量、微波能量、磁场等，以产生中至高密度等离子体。在所揭露蚀刻制程的其中一个或多个(包括硬掩膜层320的蚀刻)期间，例如通过提供接地电极以及与RF功率源连接的第二电极，所生成的等离子体可包括能够在真空室中产生的任意等离子体。利用SiF6/O2等离子体可执行硬掩膜320的蚀刻。
因此，仍请参照图4，半导体结构包括设于半导体衬底上方的多晶硅层，直接设于该多晶硅层上方的芯轴阵列，该阵列包括具有内外侧壁的一对端部芯轴以及位于该端部芯轴之间的一个或多个芯轴。该端部芯轴的内侧壁朝向该芯轴阵列。该端部芯轴的外侧壁背离该芯轴阵列。在该芯轴阵列上方设置共形间隙壁材料层，并在该共形层上方及该芯轴之间设置介电层。在该芯轴阵列上方设置第一掩蔽层，以使该第一掩蔽层沿平行于该芯轴的宽度方向的方向自该端部芯轴的该外侧壁横向延伸于该介电层上方。
图5显示处于各向异性蚀刻硬掩膜层320的暴露部分之后的中间制造阶段的装置结构。在该装置的该第一区域内，通过使用掩蔽层400 作为掩膜蚀刻硬掩膜层320以形成沿与该芯轴的宽度方向(W)平行的方向自共形层300的侧壁横向延伸距离d1的图案化硬掩膜层320。在该装置的该第二区域内，通过使用掩蔽层400作为掩膜蚀刻硬掩膜层 320以形成自该共形层的侧壁横向偏移距离d2的图案化硬掩膜层320。
接着，可通过使用例如标准的光阻剥离制程如灰化制程来移除任意残余光阻。可通过向等离子体中引入O2或O3来执行灰化。该灰化制程也可包括一种或多种含卤素气体。
请参照图6，移除光阻400可部分蚀刻硬掩膜层320的剩余部分，以凹入图案化硬掩膜层320的顶部表面至芯轴200的顶部表面下方。
请参照图7，接着，通过使用例如等离子体蚀刻或反应离子蚀刻各向异性蚀刻间隙壁层300。该各向异性蚀刻自水平表面例如该芯轴的顶部表面移除该间隙壁层材料，并保留该芯轴侧壁上方的该间隙壁层材料。如此，该各向异性蚀刻步骤在芯轴200的各侧壁上形成薄的掩膜。在间隙壁层300不受硬掩膜层320保护之处，该间隙壁层的各向异性蚀刻还暴露牺牲多晶硅层160L的部分。
接着，可移除芯轴200，保留硬掩膜间隙壁300，其可被用作蚀刻掩膜，以将间隙壁300的图案转移至牺牲多晶硅层160L中。通过使用相对该间隙壁材料蚀刻该芯轴材料的选择性蚀刻移除该暴露芯轴。图 8A的剖视图显示选择性移除该芯轴，以在该牺牲多晶硅层上方形成宽窄结构，其将结合替代金属栅极(RMG)模块使用，以在该半导体衬底上方形成栅极堆叠。该窄结构通过侧间隙壁300形成，而该宽结构包括硬掩膜层320的图案化部分以及可选地邻接的侧间隙壁300。图8B 显示图8A中所示的结构的自顶向下的平面视图。应当了解，间隙壁300 可被硬掩膜层320的剩余部分直接或间接支持。
请参照图8A，在第一区域(I)内，间隙壁层300的各垂直取向部分沿其一个侧壁表面与硬掩膜层320的剩余部分直接接触。通过提供与间隙壁层300直接接触的硬掩膜层320的部分，可自该图案阵列消除孤立间隙壁层。因此，第一区域(I)包括多个宽(PB)栅极图案，例如，其可适于制造高电压装置。
第二区域(II)包括多个窄(PC)及宽(PB)的栅极图案。例如，窄栅极可用以形成逻辑装置。在第二区域(II)内，硬掩膜层320的剩余部分邻近垂直取向的间隙壁300，以间接支持该间隙壁并抑制其塌陷。邻近较窄的PC特征设置较宽的PB特征为以后形成的多晶硅结构提供支持。
在第一区域(I)内，硬掩膜320的部分直接邻接并支持在阵列的各端部的侧间隙壁300。在第二区域(II)内，硬掩膜320的部分邻近侧间隙壁300设置(也就是，该硬掩膜自该侧间隙壁横向偏移距离d2)。因此，在该第一与该第二区域中都避免形成孤立、无支持的窄特征。
请参照图9，图案化间隙壁300与图案化硬掩膜层320配合以形成蚀刻掩膜，以供后续移除多晶硅层160L的未掩蔽部分而形成开口180。也就是说，通过使用间隙壁300及硬掩膜320作为掩蔽层，多晶硅层 160L的各向异性蚀刻定义替代金属栅极(RMG)模块的图案化牺牲栅极 160。在特定的实施例中，相对牺牲栅极氧化物层140选择性移除该多晶硅层，该牺牲栅极氧化物层可在蚀刻该多晶硅期间充当蚀刻停止并保护该半导体衬底。在后续蚀刻步骤中可移除牺牲栅极氧化物层140。
用以蚀刻多晶硅层160L的示例化学包括含氢氟碳气体、含氧气体，以及可选载体气体。该含氢氟碳气体可为CH3F、CH2F2、CHF3、C2H4F6的至少其中一种，该含氧气体可为O2、CO或CO2，且该载体气体可为He、 Ne、Ar、Kr或Xe。示例含氢氟碳气体为CH3F且示例含氧气体为O2，可将其以在从1:1至1:4的范围内变化的CH3F:O2流速比输送至该室。
请参照图10，在蚀刻多晶硅层160L以定义图案化牺牲栅极160 以后，可移除间隙壁300及图案化硬掩膜320，并用层间介电质500 回填充开口180。例如，介电层500可形成于该多晶硅层的剩余部分之间的开口内以及衬底100的暴露表面上方，例如大体填充该开口。
接着，使用选择性蚀刻移除牺牲栅极160及牺牲栅极氧化物层 140 的暴露部分，以暴露该衬底(例如在其沟道区102内)的顶部表面。接着，可例如通过在移除牺牲栅极160所形成的开口内沉积栅极介电层及一个或多个导电层的堆叠以及通过后续的CMP步骤来有效形成栅极介电质及栅极电极。
仍请参照图10，在沟道区上方的衬底100的暴露表面上方形成栅极堆叠。栅极堆叠600包括栅极介电层610，以及一个或多个导电层 620，例如功函数金属层及栅极导体。在特定实施例中的栅极堆叠600 可定义功能栅极结构。本文中所使用的“功能栅极结构”是指用以通过电或磁场控制半导体装置的电流输出(也就是，沟道中的载流子流动)的结构。例如，在特定实施例中的功能栅极结构将完全位于半导体衬底100上方，而非功能(伪)栅极结构将部分位于浅沟槽隔离(STI) 区120上方。
可在该栅极开口的侧壁及底部表面上方通过CVD或原子层沉积
(ALD)共形沉积介电材料来形成栅极介电层610。栅极介电层610可包括二氧化硅、氮化硅、氮氧化硅、高k介电质，或其它合适的材料。本文中所使用的“高k”材料具有大于二氧化硅的介电常数的介电常数。
高k介电质可包括二元或三元化合物，例如氧化铪(HfO2)。另外的示例高k介电质包括但不限于ZrO2、La2O3、Al2O3、TiO2、SrTiO3、BaTiO3、 LaAlO3、Y2O3、HfOxNy、HfSiOxNy、ZrOxNy、La2OxNy、Al2OxNy、TiOxNy、SrTiOxNy、 LaAlOxNy、Y2OxNy、SiOxNy、SiNx、其硅化物，以及其合金。各x值可从 0.5至3独立变化，且各y值可从0至2独立变化。该栅极介电质厚度可在从1纳米至10纳米的范围内变化，例如1、2、4、6、8或10纳米，包括在任意上述值之间的范围。
随后，在栅极介电层610上方共形沉积功函数金属层。该功函数金属层可包括TiAlC、TaAlC、TiAl、Ti或Al。该功函数金属层的功函数可在从4.1eV至4.3eV的范围内变化。该功函数金属层可通过适当的沉积制程形成，例如CVD、PVD或ALD。所形成的功函数金属层可具有在从1纳米至10纳米的范围内变化的厚度，不过也可采用更小及更大的厚度。
接着，在该功函数金属层上方形成栅极导体层以填充该栅极开口的剩余容积。该栅极导体层可包括任意导电材料，包括例如可包括导电材料例如多晶硅，硅-锗，导电金属例如Al、W、Cu、Ti、Ta、W、Pt、 Ag、Au、Ru、Ir、Rh及Re，导电金属的合金例如Al-Cu，导电金属的硅化物例如W硅化物及Pt硅化物，或其它导电金属化合物例如TiN、 TiC、TiSiN、TiTaN、TaN、TaAlN、TaSiN、TaRuN、WSiN、NiSi、CoSi，以及其组合。该栅极导体层可通过传统的沉积制程形成，例如ALD、CVD、金属有机化学气相沉积(metalorganic chemical vapor deposition；MOCVD)、分子束外延(molecular beam epitaxy；MBE)、PVD、溅镀、镀覆、蒸镀、离子束沉积、电子束沉积、激光辅助沉积，或化学溶液沉积。
可使用化学机械抛光(chemical mechanical polishing；CMP) 移除多余材料并定义栅极堆叠600。化学机械抛光是使用化学反应与机械力来移除材料并平坦化表面的材料移除制程。为清楚起见，将该功函数金属与该栅极导体共同显示为导体层620。
本申请揭露用以形成半导体结构(包括半导体结构阵列)的方法，以及所得结构。在各种实施例中，半导体结构包括设于半导体衬底上方的多晶硅层，以及直接设于该多晶硅层上方的多个芯轴。在该多个芯轴上方设置共形间隙壁材料层，以及在该共形层上方及该芯轴之间设置介电层。该结构还包括设于一对相邻芯轴上方的第一掩蔽层，其中，该第一掩蔽层沿与该芯轴的宽度方向平行的方向自该对相邻芯轴的侧壁横向延伸于该介电层上方。
各种结构阵列可包括第一区域(I)以及第二区域(II)。例如，第一区域(I)可适于高电压装置并包括以较窄(<70纳米)的栅极为端部的较宽(～70纳米)的栅极阵列。例如，第二区域(II)可适于逻辑装置，并包括以较宽(～70纳米)的栅极为端部的较窄(<20纳米，例如<16纳米)的栅极阵列。
除非上下文中另外明确指出，否则本文中所使用的单数形式“一个”以及“该”包括复数形式。因此，除非上下文中另外明确指出，否则，例如，提到“芯轴”包括具有两个或更多此类“芯轴”的例子。
除非另外明确指出，否则本文中所阐述的任意方法并不意图被解释为需要以特定顺序执行其步骤。相应地，若方法权利要求没有实际叙述其步骤将要遵循的顺序或者没有在权利要求或说明中另外具体陈述该些步骤限于特定的顺序，则不意图推定任意特定的顺序。在任意一个权利要求中任意叙述的单个或多个特征或态样可与任意其它一个或多个权利要求中的任意其它叙述特征或态样组合或交换。
应当理解，当提到一个元件例如层、区或衬底形成于、沉积于或设于另一个元件“上”或“上方”时，它可直接位于该另一个元件上或者也可存在中间元件。相比之下，当提到一个元件“直接位于另一个元件上”或“直接位于另一个元件上方”时，不存在中间元件。
尽管可通过使用连接词“包括”来揭露特定实施例的各种特征、元件或步骤，但应当理解，其隐含了包括可通过使用连接词“由...组成”或“基本由...组成”说明的那些的替代实施例。因此，例如，包括半导体材料的鳍片的隐含替代实施例包括鳍片基本由半导体材料组成的实施例以及鳍片由半导体材料组成的实施例。
本领域的技术人员将清楚，可对本发明作各种修改及变更而不背离本发明的精神及范围。由于包含本发明的精神及实质的所揭露实施例的修改、组合、子组合及变更可发生于本领域的技术人员，因此，本发明应当被解释为包括所附权利要求及其等同的范围内的全部。

Claims (12)

1.一种形成半导体结构的方法，包括：
在半导体衬底上方形成多晶硅层；
直接在该多晶硅层上方形成芯轴的阵列，该芯轴的阵列包括一对相邻端部芯轴，该对相邻端部芯轴各自具有顶部表面、底部表面和侧壁；
在该芯轴的阵列上方及任意两个该芯轴的阵列之间沉积间隙壁材料的共形层；
在该共形层上方及任意两个该芯轴的阵列之间沉积介电层；
直接在该介电层上方形成掩蔽层，其中，该掩蔽层位于该对相邻端部芯轴的每一个上方，通过该介电层与该共形层隔开，并且(i)该掩蔽层在该半导体衬底的第一区域内自该对相邻端部芯轴上方连续延伸至与该对相邻端部芯轴的每一个的该侧壁横向隔开的该介电层上方，(ii)该掩蔽层不在该半导体衬底的第二区域内的至少一个端部芯轴上方；
利用该掩蔽层作为掩膜蚀刻该半导体衬底的该第一区域内的该介电层，以形成自设于该对相邻端部芯轴上方的该共形层的侧壁横向偏移的图案化介电材料层；以及
利用该掩蔽层作为掩膜蚀刻该半导体衬底的该第二区域内的该介电层，以形成自设于该至少一个端部芯轴上方的该共形层的侧壁横向偏移的另一图案化介电材料层。
2.如权利要求1所述的方法，其中，该图案化介电材料层相对该半导体衬底的该第一区域内的该共形层的横向延伸是10至100纳米。
3.如权利要求1所述的方法，其中，该图案化介电材料层自设于该半导体衬底的该第二区域内的该至少一个端部芯轴上方的该共形层的侧壁的该偏移的横向范围小于该至少一个端部芯轴的宽度。
4.如权利要求1所述的方法，其中，该芯轴的阵列包括二氧化硅。
5.如权利要求1所述的方法，其中，该间隙壁材料包括氮化硅。
6.如权利要求1所述的方法，还包括各向异性蚀刻该共形层以暴露该芯轴的阵列。
7.如权利要求6所述的方法，还包括移除已暴露的该芯轴的阵列。
8.如权利要求1所述的方法，其中，该掩蔽层包括光阻层。
9.如权利要求1所述的方法，其中，该介电层包括无机光阻。
10.如权利要求1所述的方法，其中，该介电层包括氧化铪。
11.一种形成半导体结构的方法，包括：
在衬底上方形成半导体层；
在该半导体层上方形成芯轴的阵列，该芯轴的阵列包括一对相邻端部芯轴，该对相邻端部芯轴各自具有顶部表面、底部表面和侧壁；
在该芯轴的阵列上方及任意两个该芯轴的阵列之间沉积间隙壁材料的共形层；
在该共形层上方及任意两个该芯轴的阵列之间沉积介电层；
直接在该介电层上方形成掩蔽层，其中，该掩蔽层位于该对相邻端部芯轴的每一个上方，通过该介电层与该共形层隔开，并且(i)该掩蔽层在该半导体衬底的第一区域内自该对相邻端部芯轴上方连续延伸至与该对相邻端部芯轴的每一个的该侧壁横向隔开的该介电层上方，(ii)该掩蔽层不在该衬底的第二区域内的至少一个端部芯轴上方；
利用该掩蔽层作为掩膜蚀刻该衬底的该第一区域内的该介电层，以形成图案化介电材料层，其中，该图案化介电材料层的部分与该对相邻端部芯轴的该侧壁横向隔开；以及
利用该掩蔽层作为掩膜蚀刻该衬底的该第二区域内的该介电层，以形成自设于该至少一个端部芯轴上方的该共形层的侧壁横向偏移的另一图案化介电材料层。
12.如权利要求11所述的方法，其中，该图案化介电材料层直接接触该共形层。
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