CN113140459B - 半导体器件的形成方法 - Google Patents
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Abstract
本发明提供一种半导体器件的形成方法，包括：提供衬底，衬底上具有鳍部，鳍部包括沿衬底表面法线方向交替层叠的牺牲层和衬层，所述衬层位于相邻两层所述牺牲层之间和底层的牺牲层和衬底之间；在衬底上形成横跨鳍部的伪栅电极层；在衬底上、伪栅电极层的侧壁上形成层间介质层；完全去除伪栅电极层，在层间介质层内形成栅开口，栅开口暴露出鳍部；沿栅开口对鳍部中的底部进行寄生沟道关闭离子注入；本发明保证进行寄生沟道关闭离子注入后，注入的离子流失较少，鳍部中的底部具有较多的离子，使得鳍部中底部的寄生沟道被关闭掉，从而避免了寄生器件的形成，提高了形成的半导体器件的质量。
Description
技术领域
本发明涉及半导体制造领域，尤其是涉及一种半导体器件的形成方法。
背景技术
鳍式场效应晶体管(Fin FET)是一种新兴的多栅器件，它一般包括凸出于半导体衬底表面的鳍部，覆盖部分所述鳍部的顶部表面和侧壁的栅极结构，位于栅极结构两侧的鳍部中的源漏掺杂区。与平面式的金属-氧化物半导体场效应晶体管相比，鳍式场效应晶体管具有更强的短沟道抑制能力，具有更强的工作电流。
随着半导体技术的进一步发展，集成电路器件的尺寸越来越小，传统的鳍式场效应晶体管在进一步增大工作电流方面存在限制。具体的，由于鳍部中只有靠近顶部表面和侧壁的区域用来作为沟道区，使得鳍部中用于作为沟道区的体积较小，这对增大鳍式场效应晶体管的工作电流造成限制。因此，提出了一种沟道栅极环绕(gate-all-around，简称GAA)结构的鳍式场效应晶体管，使得用于作为沟道区的体积增加，进一步的增大了沟道栅极环绕结构鳍式场效应晶体管的工作电流。
然而，现有技术中沟道栅极环绕结构鳍式场效应晶体管的性能有待提升。
发明内容
本发明解决的技术问题是提供一种半导体器件的形成方法，能够改善半导体器件性能。
为解决上述技术问题，本发明技术方案提供一种半导体器件的形成方法，包括：提供衬底，所述衬底上具有鳍部，所述鳍部包括沿所述衬底表面法线方向交替层叠的牺牲层和衬层、所述衬层位于相邻两层所述牺牲层之间和底层的牺牲层和衬底之间；在所述衬底上形成横跨所述鳍部的伪栅电极层；在所述衬底上、所述伪栅电极层的侧壁上形成层间介质层；完全去除所述伪栅电极层，在所述层间介质层内形成栅开口；沿所述栅开口对所述鳍部中的底部进行寄生沟道关闭离子注入。
可选的，所述寄生沟道关闭离子注入的离子导电类型与所述半导体器件的类型相反。
可选的，当所述半导体器件的类型为N型器件时，所述寄生沟道关闭离子注入的注入离子的导电类型为P型，所述注入离子包括B离子或BF2 2-离子或In离子。
可选的，当所述半导体器件的类型为P型器件时，所述寄生沟道关闭离子注入的注入离子的导电类型为N型，所述注入离子包括P离子或As离子。
可选的，当所述半导体器件的类型为N型器件时，所述寄生沟道关闭离子注入的工艺参数包括：注入能量为1.0KeV～30KeV、注入剂量为5.0E13atom/cm2～8.0E14atom/cm2。
可选的，当所述半导体器件的类型为P型器件时，所述寄生沟道关闭离子注入的工艺参数包括：注入能量为1.0KeV～30KeV、注入剂量为1.0E13atom/cm2～4.0E14atom/cm2。
可选的，在形成所述伪栅电极层之前，还包括：在所述衬底上形成隔离层，所述隔离层的顶部表面与最底层的所述牺牲层的底部表面齐平。
可选的，对所述鳍部中的底部进行寄生沟道关闭离子注入的方法包括：形成所述隔离层之后，对所述隔离层进行所述寄生沟道关闭离子注入，在所述寄生沟道关闭离子注入的过程中注入的离子横向扩散到所述鳍部中的底部。
可选的，形成所述伪栅电极层之前，还包括：在所述鳍部的部分侧壁和部分顶部上形成伪栅氧化层；对所述鳍部中的底部进行寄生沟道关闭离子注入之后，去除所述伪栅氧化层。
可选的，完全去除所述伪栅电极层的方法包括：采用整体去除工艺。
可选的，采用分步去除工艺完全去除所述伪栅电极层；采用分步去除工艺完全去除所述伪栅电极层的过程包括：采用第一去除工艺去除部分厚度的所述伪栅电极层，至伪栅电极层的顶部表面低于所述鳍部中顶层的所述牺牲层的顶部表面、且高于或齐平于顶层的所述牺牲层的底部表面；进行第一去除工艺之后，采用第二去除工艺去除剩余的伪栅电极层。
可选的，在所述第一去除工艺之后，在所述第二去除工艺之前，还包括：对顶层的所述牺牲层进行阻挡离子注入。
可选的，所述阻挡离子注入的注入离子为碳离子或氮离子。
可选的，所述阻挡离子注入的工艺参数包括：注入能量为1.0KeV～20KeV、注入剂量为5.0E13atom/cm2～8.0E15atom/cm2。
可选的，所述牺牲层和所述衬层采用非相同材料；所述牺牲层的材料为硅，所述衬层的材料为硅锗；或所述牺牲层的材料为硅锗，所述衬层的材料为硅。
可选的，进行寄生沟道关闭离子注入之后，还包括：去除所述鳍部中的所述牺牲层，在相邻所述衬层之间、以及最顶层的所述衬层上形成通道。
可选的，还包括：在所述栅开口内形成金属栅极，所述金属栅极填充满所述通道。
可选的，对所述鳍部中的底部进行寄生沟道关闭离子注入后，采用同一道刻蚀工艺中去除所述牺牲层和所述伪栅氧化层。
与现有技术相比，本发明的技术方案具有以下有益效果：
提供衬底，所述衬底上具有鳍部，所述鳍部包括沿所述衬底表面法线方向交替层叠的牺牲层和衬层，所述衬层位于相邻两层所述牺牲层之间和底层的牺牲层和衬底之间；在衬底上形成横跨鳍部的伪栅电极层；在衬底上、伪栅电极层上的侧壁上形成层间介质层；完全去除所述伪栅电极层，在所述层间介质层内形成栅开口；沿所述栅开口对所述鳍部中的底部进行寄生沟道关闭离子注入。寄生沟道关闭离子注入用于避免鳍部中的底部的寄生沟道开启。由于在去除伪栅电极层之后，再对鳍部中的底部进行寄生沟道关闭离子注入时，避免了去除伪栅电极层之前的热制程对寄生沟道关闭离子注入在鳍部中的底部的注入离子浓度的影响，减少鳍部中的底部的注入离子的流失，这样鳍部中的底部具有的注入离子的浓度得到增大，鳍部中的底部寄生沟道得到关闭，因此避免了寄生器件的形成，提高了形成的半导体器件的性能和质量。
进一步，对所述鳍部中的底部进行寄生沟道关闭离子注入的方法包括：形成所述隔离层之后，对所述隔离层进行所述寄生沟道关闭离子注入，在所述寄生沟道关闭离子注入的过程中注入的离子横向扩散到所述鳍部中的底部。由于采用在寄生沟道关闭离子注入的过程中，注入在隔离层中的离子横向扩散到所述鳍部中的底部，因此寄生沟道关闭离子注入能够采用较小的注入能量，避免注入离子贯穿鳍部的顶部至底部，降低对鳍部中衬层的注入损伤。
进一步，在所述第一去除工艺之后，在第二去除工艺之前，还包括对顶层的所述牺牲层进行阻挡离子注入。对顶层的牺牲层进行阻挡离子注入，使得后续对鳍部中的底部进行寄生沟道关闭离子注入时的注入离子不会扩散到作为沟道的衬层中，避免了衬层的损伤，提高了鳍部的形成质量，从而便于提高形成的半导体器件的整体性能。这是因为对鳍部顶层牺牲层进行阻挡离子注入后，阻挡离子注入的注入离子会附着(trap)在顶部牺牲层的晶界面上，与晶界上的元素之间形成化学键，从而形成一种阻挡屏障，阻止后续形成的沟道防穿通离子注入中的注入离子的扩散到衬层里，避免了对扩散离子对衬层造成的损伤，使得形成的半导体器件的性能得到提高。
附图说明
图1至图5是一实施例中半导体器件的形成过程的结构示意图；
图6至图14是本发明第一实施例中半导体器件的形成过程的结构示意图；
图15至图17是本发明第二实施例中半导体器件的形成过程的剖面结构示意图。
具体实施方式
参考图1，提供衬底100，所述衬底100上形成有分立排布的鳍部110。
所述鳍部110包括沿所述衬底100表面法线方向层叠的牺牲层101、以及位于相邻两层所述牺牲层101之间和底层的牺牲层101和衬底100之间的衬层102。
参考图2，在所述衬底100上形成隔离层120，所述隔离层120覆盖所述鳍部110的部分侧壁。
参考图3，在所述衬底100上形成横跨所述鳍部110的伪栅电极层130，在所述衬底100上、所述伪栅电极层130的侧壁上形成层间介质层140，所述层间介质层140的顶部表面与所述伪栅电极层130的顶部表面齐平。
参考图4，对所述鳍部110中的底部进行寄生沟道关闭离子注入。
图中带箭头的直线表示寄生沟道关闭离子注入。
参考图5，去除所述伪栅电极层130。
去除所述伪栅电极层130之后，还有一系列的流程包括：去除所述鳍部110上的所述牺牲层101；形成金属栅极结构等，这里没有详细说明。
发明人发现：这种形成方法形成的半导体器件，在鳍部的底部容易形成寄生器件和产生寄生电容，从而使得形成的半导体器件的性能不稳定，容易出现漏电等现象，限制了半导体器件的使用。这是因为进行寄生沟道关闭离子注入的步骤在去除所述伪栅电极层之前，而去除所述伪栅电极层之前还有一些热制程(如源漏层的外延生长过程和层间介质层140的沉积)，因此寄生沟道关闭离子注入步骤在鳍部中底部注入的离子经过所述热制程造成注入的离子流失，使得鳍部中的底部注入离子浓度降低，从而使得鳍部中底部的寄生沟道得难以关闭，产生寄生器件，漏电增加，从而降低了半导体器件的性能稳定性。
发明人研究发现：在伪栅电极层去除之后进行寄生沟道关闭离子注入，能够很好的避免寄生沟道关闭离子注入的注入离子流失，鳍部中的底部离子浓度得到增加，鳍部底部的开启电压较高，解决了漏电的问题，并且鳍部中的底部寄生沟道被关闭掉，这样就不会在衬底上形成寄生器件，从而使得形成的半导体器件的性能稳定性得到提高。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
第一实施例
图6至图14是本发明第一实施例中半导体器件的形成过程的剖面结构示意图。
请参考图6，提供初始衬底200’，在所述初始衬底200’上依次形成至少两层牺牲层膜201，并在各所述牺牲层膜201之间形成衬层膜202。
本实施例中，所述初始衬底200’的材料为单晶硅；其他实施例中，所述初始衬底200’的材料还可以是硅、锗、锗化硅、砷化镓、多晶硅或非晶硅等半导体材料。
本实施例中，在所述初始衬底200’上形成三层所述牺牲层膜201和两层所述衬层膜202。
其他实施例中，还可在所述初始衬底200’上形成四层、五层等不同数量的所述牺牲层膜201。
本实施例中，所述牺牲层膜201的材料为硅锗；其他实施例中，所述牺牲层膜201的材料还可为硅。
本实施例中，所述衬层膜202的材料为硅；其他实施例中，所述衬层膜202的材料还可为硅锗。
本实施例中，所述衬层膜202和所述牺牲层膜201的材料不同，其目的是在后续形成栅极结构时，需要将所述牺牲层膜201去除，因此通过采用不同材料的所述牺牲层膜201与所述衬层膜202的材料具有较大的刻蚀选择比，减小在去除所述牺牲层膜201的过程中对所述衬层膜202的损伤。
本实施例中，形成所述牺牲层膜201的工艺为外延生长工艺；其他实施例中，形成所述牺牲层膜201的工艺还可为化学气相沉积工艺或原子层沉积工艺或物理气相沉积工艺。
本实施例中，所述牺牲层膜201的材料为硅锗，形成所述牺牲层膜201的工艺参数包括：采用的气体包括氢气(H2)、氯化氢(HCl)气体、二氯二氢硅(DCS)气体、GeH4气体以及B2H6气体，其中所述氢气(H2)的气体流量为10sccm～3000sccm；所述氯化氢(HCl)气体的气体流量为10sccm～200sccm；所述二氯二氢硅气体的气体流量为20～2000sccm；所述GeH4的气体流量为10sccm～500sccm；所述B2H6气体的气体流量为5sccm～600sccm；温度范围为600℃～850℃，压强范围为8毫托～300毫托，时间为10min～1h。
本实施例中，所述衬层膜202的材料为硅，形成所述衬层膜202的工艺参数包括：采用的气体包括氢气(H2)、氯化氢(HCl)气体、二氯二氢硅(DCS)气体、SiH4气体以及B2H6气体；其中，所述氢气(H2)的气体流量为10sccm～3000sccm；所述氯化氢(HCl)气体的气体流量为10sccm～250sccm；所述二氯二氢硅气体的气体流量为20sccm～2500sccm；所述SiH4气体的气体流量为10sccm～700sccm；所述B2H6气体的气体流量为5sccm～400sccm；压强范围8毫托～300毫托；温度为600℃～850℃之间。
参考图7，依次刻蚀所述牺牲层膜201、所述衬层膜202以及部分厚度的所述初始衬底200’，形成衬底200和位于衬底200上的鳍部300，所述鳍部300包括沿所述衬底200表面法线方向交替层叠的牺牲层210和衬层220，衬层220位于相邻两层所述牺牲层210之间和底层的牺牲层210和衬底200之间。
需要说明的是，衬底200由部分初始衬底200’形成，部分衬层220由衬层膜202形成，底层的衬层220由部分初始衬底200’形成。
本实施例中，刻蚀所述牺牲层201、所述衬层膜202以及部分厚度的所述初始衬底200’的工艺为干法刻蚀工艺；其他实施例中，刻蚀所述牺牲层201、所述衬层膜202以及部分厚度的所述初始衬底200’的工艺还可为湿法刻蚀工艺。
刻蚀所述牺牲层201、所述衬层膜202以及部分厚度的所述初始衬底200’的方法包括：在顶层的所述牺牲层膜201上形成图形化层(未图示)；以所述图形化层为掩膜刻蚀所述牺牲层膜201、所述衬层膜202和部分厚度的初始衬底200’，形成衬底200和鳍部300。
参考图8，在所述衬底200上形成隔离层230，所述隔离层230的顶部表面与底层的所述牺牲层210的底部表面齐平。
本实施例中，所述隔离层230的材料为氧化硅；其他实施例中，所述隔离层230的材料还可为碳化硅、氮化硅等。
本实施例中，所述隔离层230的作用在于实现电性隔离，防止在后的工艺过程中出现漏电或短路的现象。
参考图9，在所述衬底200上形成横跨所述鳍部300的伪栅电极层400。
在形成隔离层230之后，形成伪栅电极层400，所述伪栅电极层400还位于部分隔离层230上。
形成所述伪栅电极层之前，还包括：在所述鳍部300的部分侧壁和部分顶部上形成伪栅氧化层310。
本实施例中，所述伪栅氧化层310的材料为氧化硅；其他实施例中，所述伪栅氧化层310的材料还可为氮化硅、氮氧化硅或氮碳化硅。
本实施例中，在所述鳍部300的部分侧壁和部分顶部上形成所述伪栅氧化层310的目的是为了后续能够在所述鳍部300的部分顶部和部分侧壁上形成质量好的伪栅电极层，提高所述鳍部300与伪栅电极层之间的形成质量。
本实施例中，形成所述伪栅氧化层310的工艺包括原位水汽生成工艺；其他实施例中，还可采用原子层沉积工艺或化学气相沉积工艺形成所述伪栅氧化层310。
本实施例中，后续对所述鳍部300中的底部进行寄生沟道关闭离子注入之后，去除所述伪栅氧化层310。
本实施例中，所述伪栅电极层400的材料为多晶硅。
参考图10，在所述伪栅电极层400的侧壁形成侧墙410；在所述衬底200上、所述伪栅电极层400的侧壁上形成层间介质层500，所述层间介质层500还覆盖侧墙410的侧壁。
所述侧墙410的形成方法包括：所述伪栅电极层400的侧壁与顶部表面形成侧墙材料层(未图示)；回刻蚀所述侧墙材料层，直至暴露出所述伪栅电极层400的顶部表面为止，形成所述侧墙410。
所述侧墙410还位于伪栅电极层沿沟道方向两侧的侧壁。
所述侧墙材料层的形成工艺为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺中的一种或多种组合。所述侧墙410的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。
本实施例中，所述侧墙410用于定义后续源漏掺杂层的位置。
形成所述侧墙410之后，且在形成层间介质层500之前，还包括：刻蚀所述伪栅电极层400和侧墙410两侧的所述鳍部300，至暴露出隔离层230，形成凹槽；刻蚀去除所述凹槽侧壁的部分所述牺牲层210；之后，在所述牺牲层210的侧壁形成阻挡层，所述阻挡层与衬层220的侧壁不接触；之后，在所述凹槽内形成源漏掺杂层，所述源漏掺杂层与所述衬层220接触。
所述层间介质层500还覆盖所述源漏掺杂层。
本实施例中，所述层间介质层500的顶部表面与所述伪栅电极层400的顶部表面齐平；其他实施例中，所述层间介质层500的顶部表面与所述伪栅电极层400的顶部表面不齐平，只要层间介质层500暴露出伪栅电极层400的顶部表面就可以。
本实施例中，所述层间介质层500的材料为碳化硅；其他实施例中，所述层间介质层500的材料还可为氧化硅、氮化硅、氮硼化硅、氮碳氧化硅或氮氧化硅中的一种或多种组合。
本实施例中，采用化学气相沉积工艺形成所述层间介质层500；其他实施例中，还可采用原子层气相沉积工艺或物理气相沉积工艺形成所述层间介质层500。
本实施例中，采用化学气相沉积工艺形成所述层间介质层500的工艺参数包括:采用的气体包括氢气、HCl气体、SiH2Cl2和PH3，氢气的流量为2000sccm～20000sccm，HCl气体的流量为30sccm～150sccm，SiH2Cl2的流量为50sccm～1000sccm，PH3的流量为10sccm～2000sccm，腔室压强为10torr～600torr，温度为650摄氏度～850摄氏度。
本实施例中，利用化学气相沉积工艺形成所述层间介质层500后，对形成的所述层间介质层500的顶部表面进行化学机械研磨处理，使得所述层间介质层500的顶部表面与所述伪栅电极层400的顶部表面齐平。
参考图11，形成所述层间介质层500之后，完全去除所述伪栅电极层400，在所述层间介质层500内形成栅开口510。
本实施例中，采用采用整体去除工艺完全去除所述伪栅电极层400；其他实施例中，采用分步去除工艺完全去除所述伪栅电极层400。
本实施例中，所述栅开口510暴露出位于所述鳍部300顶部和侧壁上的所述伪栅氧化层310。
本实施例中，去除所述伪栅电极层400的工艺为干法刻蚀工艺；其他实施例中，去除所述伪栅电极层400的工艺为湿法刻蚀工艺。
参考图12，沿着所述栅开口510对所述鳍部300中的底部进行寄生沟道关闭离子注入。
图12的箭头表示寄生沟道关闭通离子注入的方向。
在后续形成金属栅极后，若所述鳍部300中的底部与金属栅极接触的部分形成寄生沟道，就会形成寄生器件，影响半导体器件的使用性能，所以需要将与金属栅极接触的底部的寄生沟道关闭掉，从而避免产生寄生器件。
所述寄生沟道关闭离子注入用于避免鳍部中的底部的寄生沟道开启。
本实施例中，所述寄生沟道关闭离子注入的注入离子的导电类型与所述半导体器件的类型相反。
当所述半导体器件的类型为N型器件时，所述寄生沟道关闭离子注入的注入的离子的导电类型为P型，所述注入离子包括B离子或BF2 2-离子或In离子。
当所述半导体器件的类型为P型器件时，所述寄生沟道关闭离子注入的注入的离子的导电类型为N型，所述注入离子包括P离子或As离子。
当所述半导体器件的类型为N型器件时，所述寄生沟道关闭离子注入的工艺参数包括：注入能量为1.0KeV～30Kev、注入剂量为5.0E13atom/cm2～8.0E14atom/cm2。
当所述半导体器件的类型为P型器件时，所述寄生沟道关闭离子注入的工艺参数包括：注入能量为1.0KeV～30Kev、注入剂量为1.0E13atom/cm2～4.0E14atom/cm2。
对所述鳍部300中的底部进行寄生沟道关闭离子注入的方法包括：形成所述隔离层230之后，对所述隔离层230进行所述寄生沟道关闭离子注入，在所述寄生沟道关闭离子注入的过程中注入的离子横向扩散到所述鳍部300中的底部。也就是说，在所述寄生沟道关闭离子注入的过程中注入至隔离层230的离子横向扩散到所述鳍部300中的底部(被所述隔离层230覆盖的衬层)。
本实施例中，寄生沟道关闭离子注入的注入方向与衬底表面法线方向之间的夹角为小角度，如0度～7度。在一个具体的实施例中，寄生沟道关闭离子注入的注入方向与衬底表面法线方向之间的夹角为0度，也就是说寄生沟道关闭离子注入的注入方向与衬底表面垂直。
本实施例中，在去除所述伪栅电极层400之后，沿着所述栅开口510对所述鳍部300中的底部进行寄生沟道关闭离子注入，避免了在去除所述伪栅电极层400之前的热制程对寄生沟道关闭离子注入在鳍部中的底部的注入离子浓度的影响，减少鳍部中的底部的注入的离子流失较少，所述鳍部300中的底部具有较高浓度的离子，使得所述鳍部300中的底部寄生沟道得到关闭，后续形成金属栅极之后，与金属栅极底部接触的所述鳍部300底部不会产生寄生器件；同时所述鳍部300中的底部具有较高的注入离子浓度，所述鳍部300中的底部具有较高的开启电压，减少了漏电问题，从而使得形成的半导体器件的性能得到提高。
参考图13，进行寄生沟道关闭离子注入之后，去除所述鳍部300中的所述牺牲层210，在相邻的所述衬层220之间、以及最顶层的所述衬层220上形成通道240。
本实施例中，采用同一道刻蚀工艺中去除所述牺牲层210和所述伪栅氧化层310，简化了工艺制程。
进行所述寄生沟道关闭离子注入之后，去除所述牺牲层210之前，去除所述伪栅氧化层310。
本实施例中，在进行所述寄生沟道关闭离子注入之后，去除所述伪栅氧化层310的目的在于，所述伪栅氧化层310能够起到一定的阻挡和保护作用，阻挡在进行所述寄生沟道关闭离子注入时，注入的离子扩散到所述鳍部300中的所述衬层220内，对所述衬层220起到保护的作用。
在其他实施例中，还可以在进行所述寄生沟道关闭离子注入之前，去除伪栅电极层之后，去除所述伪栅氧化层310。
本实施例中，去除所述牺牲层210形成所述通道240的目的在于，形成金属栅极时，金属栅极能够包裹高于隔离层的所述衬层220，使得金属栅极对鳍部的控制能力增强，同时保证金属栅极有效宽度的最大化。
参考图14，在所述栅开口510内形成金属栅极600，所述金属栅极600填充满所述栅开口510，且包围高于隔离层的所述衬层220。
本实施例中，所述金属栅极600包括栅介质层610、功函数层620和金属层630。
第二实施例
本实施例与第一实施例的在于采用分步去除工艺完全去除所述伪栅电极层400。
图15至图17是本发明第二实施例中半导体器件的形成过程的剖面结构示意图。
本实施例中，从提供初始衬底200’到在所述衬底200上形成所述层间介质层500的过程与第一实施例相同，具体参考图6至图10。
形成所述层间介质层500之后，采用分步去除工艺完全去除所述伪栅电极层，具体过程参考图15至图17。
参考图15，采用所述第一去除工艺去除部分厚度的所述伪栅电极层400，至伪栅电极层400的顶部表面低于所述鳍部300中顶层的所述牺牲层210的顶部表面、且高于或齐平于顶层的所述牺牲层210的底部表面。
本实施例中，去除部分厚度的所述伪栅电极层400，暴露出所述鳍部300顶层的所述牺牲层210的侧壁和顶部的所述伪栅氧化层310。
本实施例中，采用第一去除工艺先去除部分厚度的所述伪栅电极层400的目的在于，便于后续对顶层的所述牺牲层210进行阻挡离子注入，阻挡在后续进行寄生沟道关闭离子注入时注入的离子扩散到所述牺牲层210底部的所述衬层220内，这样避免了对所述衬层220造成的损伤。
参考图16，在所述第一去除工艺之后，对顶层的所述牺牲层210进行阻挡离子注入。
图16中的箭头表示阻挡离子注入的注入方向。本实施例中，所述阻挡离子注入的注入离子为碳(C)离子；其他实施例中，所述阻挡离子注入的注入离子还可为碳离子或氮离子。
本实施例中，所述阻挡离子注入的工艺参数包括：注入能量为1.0KeV～20KeV、注入剂量为5.0E13atom/cm2～8.0E15atom/cm2。
本实施例中，对所述鳍部300顶部的所述牺牲层210进行阻挡离子注入的目的在于：防止后续进行的寄生沟道关闭离子注入过程中注入离子扩散到所述鳍部300中的所述衬层220内，避免对所述鳍部300中的所述衬层220造成损伤。由于对所述鳍部300顶层的所述牺牲层210进行了阻挡离子注入，所述阻挡离子注入的注入离子会附着在顶部所述牺牲层210的晶界面上，与晶界上的元素之间形成化学键，从而形成一种阻挡屏障，阻止后续形成的沟道防穿通离子注入中的注入离子扩散到所述牺牲层210底部的所述衬层220内，有效地避免了寄生沟道关闭离子注入中的注入离子对作为沟道使用的所述衬层220的损伤，提高了形成的所述鳍部300的质量，从而使得形成的半导体器件的性能得到提高。
参考图17，对顶层的所述牺牲层210进行阻挡离子注入之后，采用所述第二去除工艺去除剩余的所述伪栅电极层400’。
本实施例中，采用所述第二去除工艺去除剩余的所述伪栅电极层400’后，在所述层间介质层500内形成所述栅开口510。
本实施例中，从对所述鳍部300中的底部进行寄生沟道关闭离子注入至形成金属栅极600的过程与第一实施例相同，具体参考图12至图14。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (16)
1.一种半导体器件的形成方法，其特征在于，包括：
提供衬底，所述衬底上具有鳍部，所述鳍部沿所述衬底表面法线方向交替层叠的牺牲层和衬层，所述衬层位于相邻两层所述牺牲层之间和底层的牺牲层和衬底之间；
在所述衬底上形成横跨所述鳍部的伪栅电极层；
在所述衬底上、所述伪栅电极层的侧壁上形成层间介质层；
完全去除所述伪栅电极层，在所述层间介质层内形成栅开口；
沿所述栅开口对所述鳍部中的底部进行寄生沟道关闭离子注入；
采用分步去除工艺完全去除所述伪栅电极层；采用分步去除工艺完全去除所述伪栅电极层的过程包括：采用第一去除工艺去除部分厚度的所述伪栅电极层，至伪栅电极层的顶部表面低于所述鳍部中顶层的所述牺牲层的顶部表面、且高于或齐平于顶层的所述牺牲层的底部表面；进行第一去除工艺之后，采用第二去除工艺去除剩余的伪栅电极层；
在所述第一去除工艺之后，在所述第二去除工艺之前，还包括：对顶层的所述牺牲层进行阻挡离子注入。
2.如权利要求1所述的形成方法，其特征在于，所述寄生沟道关闭离子注入的注入离子的导电类型与所述半导体器件的类型相反。
3.如权利要求2所述的形成方法，其特征在于，当所述半导体器件的类型为N型器件时，所述寄生沟道关闭离子注入的注入离子的导电类型为P型，所述注入离子包括B离子或BF2 2-离子或In离子。
4.如权利要求2所述的形成方法，其特征在于，当所述半导体器件的类型为P型器件时，所述寄生沟道关闭离子注入的注入离子的导电类型为N型，所述注入离子包括P离子或As离子。
5.如权利要求3所述的形成方法，其特征在于，当所述半导体器件的类型为N型器件时，所述寄生沟道关闭离子注入的工艺参数包括：注入能量为1.0KeV～30KeV、注入剂量为5.0E13atom/cm2～8.0E14atom/cm2。
6.如权利要求4所述的形成方法，其特征在于，当所述半导体器件的类型为P型器件时，所述寄生沟道关闭离子注入的工艺参数包括：注入能量为1.0KeV～30KeV、注入剂量为1.0E13 atom/cm2～4.0E14atom/cm2。
7.如权利要求1所述的形成方法，其特征在于，在形成所述伪栅电极层之前，还包括：在所述衬底上形成隔离层，所述隔离层的顶部表面与最底层的所述牺牲层的底部表面齐平。
8.如权利要求7所述的形成方法，其特征在于，对所述鳍部中的底部进行寄生沟道关闭离子注入的方法包括：形成所述隔离层之后，对所述隔离层进行所述寄生沟道关闭离子注入，在所述寄生沟道关闭离子注入的过程中注入的离子横向扩散到所述鳍部中的底部。
9.如权利要求1所述的形成方法，其特征在于，形成所述伪栅电极层之前，还包括：在所述鳍部的部分侧壁和部分顶部上形成伪栅氧化层；对所述鳍部中的底部进行寄生沟道关闭离子注入之后，去除所述伪栅氧化层。
10.如权利要求1所述的形成方法，其特征在于，完全去除所述伪栅电极层的方法包括：采用整体去除工艺。
11.如权利要求1所述的形成方法，其特征在于，所述阻挡离子注入的注入离子为碳离子或氮离子。
12.如权利要求1所述的形成方法，其特征在于，所述阻挡离子注入的工艺参数包括：注入能量为1.0KeV～20KeV、注入剂量为5.0E13atom/cm2～8.0E15atom/cm2。
13.如权利要求1所述的形成方法，其特征在于，所述牺牲层和所述衬层采用非相同材料；所述牺牲层的材料为硅，所述衬层的材料为硅锗；或所述牺牲层的材料为硅锗，所述衬层的材料为硅。
14.如权利要求1所述的形成方法，其特征在于，进行寄生沟道关闭离子注入之后，还包括：去除所述鳍部中的所述牺牲层，在相邻所述衬层之间、以及最顶层的所述衬层上形成通道。
15.如权利要求14所述的形成方法，其特征在于，还包括：在所述栅开口内形成金属栅极，所述金属栅极填充满所述通道。
16.如权利要求9所述的形成方法，其特征在于，对所述鳍部中的底部进行寄生沟道关闭离子注入后，采用同一道刻蚀工艺中去除所述牺牲层和所述伪栅氧化层。
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105632929A (zh) * | 2014-11-04 | 2016-06-01 | 中国科学院微电子研究所 | 一种FinFET器件及其制造方法 |
| CN107785265A (zh) * | 2016-08-26 | 2018-03-09 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的形成方法 |
| CN107919324A (zh) * | 2016-10-10 | 2018-04-17 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的形成方法 |
| CN110021528A (zh) * | 2018-01-10 | 2019-07-16 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其形成方法 |
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