CN110021528A - 半导体器件及其形成方法 - Google Patents

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Abstract

一种半导体器件及其形成方法，方法包括：提供基底，基底上具有鳍部结构和隔离结构，所述鳍部结构包括底部区和位于底部区上的顶部区，顶部区包括若干层沿基底表面法线方向重叠的复合鳍部，复合鳍部包括第二鳍部层以及位于第二鳍部层表面的第一鳍部层，隔离结构覆盖底部区侧壁表面；在隔离结构上形成介质层，介质层顶部表面高于鳍部结构顶部表面，介质层内具有横跨鳍部结构的第一栅开口，第一栅开口暴露出隔离结构部分表面、以及鳍部结构的部分顶部表面和部分侧壁表面；在所述第一栅开口底部的底部区顶部内形成阈值离子掺杂区；去除第一栅开口暴露出的第二鳍部层，形成第二栅开口；在第二栅开口内形成栅极结构。所述方法提高了半导体器件的性能。

Description

半导体器件及其形成方法
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体器件及其形成方法。
背景技术
随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高的集成度的方向发展。器件作为最基本的半导体器件，目前正被广泛应用，传统的平面器件对沟道电流的控制能力变弱，产生短沟道效应而导致漏电流，最终影响半导体器件的电学性能。
为了克服器件的短沟道效应，抑制漏电流，现有技术提出了鳍式场效应晶体管(Fin FET)，鳍式场效应晶体管是一种常见的多栅器件，鳍式场效应晶体管的结构包括：位于半导体衬底表面的鳍部和隔离层，所述隔离层覆盖部分所述鳍部的侧壁，且隔离层表面低于鳍部顶部；位于隔离层表面，以及鳍部的顶部和侧壁表面的栅极结构；位于所述栅极结构两侧的鳍部内的源区和漏区。
然而，现有技术形成的半导体器件的性能较差。
发明内容
本发明解决的技术问题是提供一种半导体器件及其形成方法，以提高半导体器件的性能。
为解决上述技术问题，本发明提供一种半导体器件的形成方法，包括：提供基底，基底上具有鳍部结构和隔离结构，所述鳍部结构包括底部区和位于底部区上的顶部区，顶部区包括若干层沿基底表面法线方向重叠的复合鳍部，复合鳍部包括第二鳍部层以及位于第二鳍部层表面的第一鳍部层，隔离结构覆盖底部区侧壁表面；在隔离结构上形成介质层，介质层顶部表面高于鳍部结构顶部表面，介质层内具有横跨鳍部结构的第一栅开口，所述第一栅开口暴露出隔离结构部分表面、以及鳍部结构的部分顶部表面和部分侧壁表面；在所述第一栅开口底部的底部区顶部内形成阈值离子掺杂区；去除第一栅开口暴露出的第二鳍部层，形成第二栅开口；在第二栅开口内形成栅极结构，且所述栅极结构包围各层第一鳍部层。
可选的，所述阈值离子掺杂区的形成步骤包括：形成第一栅开口后，对第一栅开口底部的隔离结构进行离子注入，注入离子为第一离子；进行退火处理，使隔离结构中的第一离子扩散进入底部区鳍部结构顶部。
可选的，所述阈值离子掺杂区具有第一离子。
可选的，当所述半导体器件为P型器件时，所述第一离子包括为N型离子，第一离子包括磷离子或砷离子。
可选的，所述离子注入的参数包括：注入离子为磷离子或者砷离子，能量范围为1KeV～10KeV，剂量范围为1.0E13atom/cm2～1.0E16atom/cm2。
可选的，当所述半导体器件为N型器件时，所述第一离子包括P型离子，第一离子包括硼离子、BF2-离子或铟离子。
可选的，所述离子注入的参数包括：注入离子为硼离子或者铟离子，能量范围为0.5KeV～8KeV，剂量范围为1.0E13atom/cm2～1.0E16atom/cm2。
可选的，所述退火处理的参数包括：所述退火处理的温度范围为800摄氏度～1100摄氏度，所述退火处理的时间为0秒～20秒，所述退火处理利用的气体为氮气，所述氮气的流量范围为5sccm～1000sccm。
可选的，所述隔离结构顶部表面低于底部区鳍部结构顶部表面。
可选的，所述隔离结构顶部表面距离底部区鳍部结构顶部表面的距离为5nm～20nm。
可选的，所述鳍部结构顶部具有鳍部保护层，所述介质层覆盖所述鳍部保护层的顶部表面，所述第一栅开口暴露出部分所述鳍部保护层；所述鳍部保护层的材料包括：硅锗、氮化硅、氮氧化硅、氮碳氧化硅、氮硼氧化硅或氮碳硼氧硅。
可选的，形成所述鳍部结构的方法包括：提供半导体衬底，在所述半导体衬底上形成鳍部材料膜，鳍部材料膜包括在半导体衬底表面法线方向上交错层叠的若干第一鳍部膜和第二鳍部膜，第二鳍部膜位于相邻第一鳍部膜之间；图形化所述鳍部材料膜以形成鳍部结构，且使第一鳍部膜形成第一鳍部层，使第二鳍部膜形成第二鳍部层。
可选的，所述第一鳍部层的材料和第二鳍部层的材料不同；所述第一鳍部层的材料为单晶硅或单晶锗硅；所述第二鳍部层的材料为单晶硅或单晶锗硅。
可选的，去除第一栅开口暴露出的第二鳍部层的工艺为干法刻蚀工艺，参数包括：采用的总气体包括刻蚀气体和稀释气体，刻蚀气体包括HCl，稀释气体包括N2，刻蚀气体占据总气体的摩尔百分比为20％～90％，温度为100摄氏度～200摄氏度。
可选的，在形成介质层之前，还包括在基底上形成伪栅极结构和源漏掺杂层，所述伪栅极结构横跨鳍部结构并覆盖鳍部结构部分顶部表面和部分侧壁表面，所述伪栅极结构包括伪栅极层；所述源漏掺杂层位于伪栅极结构两侧的鳍部结构内。
可选的，形成介质层和第一栅开口的方法包括：形成源漏掺杂层后；在鳍部结构、源漏掺杂层和伪栅极结构上形成初始介质层，所述初始介质层覆盖伪栅极结构顶部表面和侧壁表面；平坦化所述初始介质层，暴露出伪栅极结构顶部表面，形成介质层；去除所述伪栅极层，在所述介质层内形成第一栅开口。
可选的，所述伪栅极结构还包括伪栅介质层，所述伪栅极层位于伪栅介质层表面，所述伪栅介质层覆盖鳍部结构部分顶部表面和部分侧壁表面。
可选的，形成所述第一栅开口的步骤包括：形成介质层后，去除伪栅极层，在介质层内形成第一栅开口，所述第一栅开口暴露出位于鳍部结构部分顶部表面和部分侧壁表面的伪栅介质层。
可选的，当所述半导体器件为P型器件时，所述源漏掺杂层的材料包括：硅、锗或硅锗；所述源漏离子为P型离子，源漏离子包括硼离子、BF2-离子或铟离子；当所述半导体器件为N型器件时，所述源漏掺杂层的材料包括：硅、砷化镓或铟镓砷；所述源漏离子为N型离子，源漏离子包括磷离子或砷离子。
可选的，所述栅极结构包括栅介质层和位于所述栅介质层上的栅极层。
本发明还提供一种采用上述任意一项方法所形成的半导体器件。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
本发明技术方案提供的半导体器件的形成方法中，所述栅极结构包围各层第一鳍部层，替代第二鳍部层的部分结构的栅极结构与底部区鳍部结构形成寄生器件。在底部区鳍部结构顶部形成阈值离子掺杂区，阈值离子掺杂区具有第一离子；即替代第二鳍部层的部分结构的栅极结构下方的沟道区具有第一离子，由于所述第一离子用于增加寄生器件的阈值电压，相应的所形成的寄生器件的阈值电压增加，寄生器件难以开启，所要形成的半导体器件的沟道的漏电减小，从而使得半导体器件的性能得到提升。
进一步，所述第一离子通过离子注入进入隔离结构中，在退火处理中的热驱动下，第一离子扩散进入鳍部结构中，由于扩散为无序运动，第一离子扩散进入鳍部结构中时会在各个方向扩散，隔离结构的顶部表面高度低于底部区鳍部结构的顶部表面，能够减少第一离子扩散进入第二鳍部层，减少第一离子的损耗，从而在同等注入剂量的情况下，对寄生器件的阈值电压增加较多，沟道的漏电减小，从而优化了半导体器件的性能。
进一步，所述离子注入在去除伪栅极层后进行，能减少形成源漏掺杂层和介质层等制程中的热效应对阈值离子掺杂区的第一离子的影响，减少阈值电压掺杂区中的第一离子的溢出，从而增强对寄生器件的阈值电压的增加，沟道的漏电减小，从而优化半导体器件的性能。
进一步，所述鳍部保护层位于鳍部结构顶部，能够在离子注入过程中保护鳍部结构顶部区顶部的第一鳍部层，减少离子注入对鳍部结构顶部区顶部的第一鳍部层的影响，提高半导体器件的性能。
附图说明
图1至图3是一种半导体器件形成过程的结构示意图；
图4至图15是本发明一实施例中半导体器件形成过程的结构示意图。
具体实施方式
正如背景技术所述，现有技术的半导体器件的性能较差。
图1至图3是一种半导体器件形成过程的结构示意图；
参考图1，提供半导体衬底100，半导体衬底100上具有鳍部110和隔离结构101，鳍部110包括若干层沿半导体衬底100表面法线方向重叠的第一鳍部层111、以及位于相邻两层第一鳍部层中的第二鳍部层112，鳍部110上具有保护层102，隔离结构101覆盖鳍部110部分侧壁。
参考图2，形成横跨鳍部结构110的伪栅极结构120；位于伪栅极结构120顶部的伪栅保护层103；在伪栅极结构120两侧依次形成第一侧墙131和第二侧墙141，以所述第一侧墙131和第二侧墙141为掩膜，刻蚀去除伪栅极结构120两侧的鳍部结构110，形成凹槽。
参考图3，在伪栅极结构120两侧的凹槽中外延形成源漏掺杂层150；形成源漏掺杂层150之后，去除伪栅结构120和第二鳍部层112，形成栅开口；在所述栅开口内形成栅极结构160，所述栅极结构还位于相邻第一鳍部层111之间。
所述栅开口用于形成栅极结构。所述栅开口由去除伪栅极结构120和伪栅极结构120覆盖的第二鳍部层112而形成，因此栅极结构能够环绕第一鳍部层111，栅极结构对沟道的控制能力增强。同时，替代部分第二鳍部层的栅极结构160与半导体衬底形成寄生器件，由于位于最底部的第二鳍部层中的栅极结构160与半导体衬底连接，栅极层与半导体衬底之间通过栅介质层隔离，二者之间的栅介质层较薄，从而在半导体器件的沟道区容易形成寄生晶体管。由于栅介质层较薄，栅电极层与半导体衬底形成的寄生晶体管阈值电压较低，在栅极结构和鳍部上加电压时，寄生晶体管容易开启造成源区与漏区之间漏电，从而导致半导体器件形成较差。
本发明实施例，通过在替代第二鳍部层的栅极结构下方的底部区鳍部结构顶部形成阈值离子掺杂区，阈值离子掺杂区具有第一离子，第一离子能够提高寄生器件的阈值电压，进而使得寄生器件难以开启，从而减少漏电，所述方法提高了半导体器件的性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图4至图15是本发明一实施例中半导体器件形成过程的结构示意图。
提供基底，基底上具有鳍部结构和隔离结构，所述鳍部结构包括底部区和位于底部区上的顶部区，顶部区包括若干层沿基底表面法线方向重叠的复合鳍部，复合鳍部包括第二鳍部层以及位于第二鳍部层表面的第一鳍部层，隔离结构覆盖底部区侧壁表面。具体请参考图4至图6。
参考图4，提供基底，所述基底包括半导体衬底200和位于半导体衬底200上的鳍部结构210，所述鳍部结构210包括底部区和位于底部区上的顶部区，顶部区包括若干层沿基底表面法线方向重叠的复合鳍部，复合鳍部包括第二鳍部层212以及位于第二鳍部层212表面的第一鳍部层211，底部区包括第一鳍部层211，隔离结构覆盖底部区侧壁表面。
所述半导体衬底200可以是单晶硅，多晶硅或非晶硅；所述半导体衬底200也可以是硅、锗、锗化硅、砷化镓等半导体材料；本实施例中，所述半导体衬底200的材料为单晶硅。
形成所述鳍部结构210的方法包括：在所述半导体衬底200上形成鳍部材料膜，鳍部材料膜包括在半导体衬底200表面法线方向上交错层叠的若干第一鳍部膜和第二鳍部膜，第二鳍部膜位于相邻第一鳍部膜之间；图形化所述鳍部材料膜以形成鳍部结构210，且使第一鳍部膜形成第一鳍部层211，使第二鳍部膜形成第二鳍部层212。
第一鳍部层211和第二鳍部层212的材料不同。具体的，所述第一鳍部层211的材料为单晶硅或单晶锗硅；所述第二鳍部层212的材料为单晶硅或单晶锗硅。
所述鳍部结构210顶部具有鳍部保护层202。
所述鳍部保护层202在后续离子注入时保护鳍部结构210顶部的第一鳍部层，减少离子注入对鳍部结构210顶部的第一鳍部层的影响，提高半导体器件的性能。
所述鳍部保护层202的材料包括：硅锗、氮化硅、氮氧化硅、氮碳氧化硅、氮硼氧化硅或氮碳硼氧硅。
参考图5和图6，图6为沿图5中切割线M-M1的剖面图，在所述半导体衬底200上形成隔离结构201，隔离结构201覆盖底部区鳍部结构210的部分侧壁。
所述隔离结构201顶部表面低于底部区鳍部结构210顶部表面。
所述隔离结构201的材料包括氧化硅。
形成所述隔离结构201的方法包括：在所述半导体衬底200上形成覆盖鳍部结构210的隔离结构膜(未图示)；回刻蚀隔离结构膜，形成所述隔离结构201。
形成所述隔离结构膜的工艺为沉积工艺，如流体化学气相沉积工艺。采用流体化学气相沉积工艺形成隔离结构膜，使隔离结构膜的填充性能较好。
形成隔离结构膜所采用的流体化学气相沉积工艺的步骤包括：在半导体衬底200上形成隔离流体层；进行水汽退火，使所述隔离流体层形成隔离结构膜。
所述水汽退火的参数包括：采用的气体包括氧气、臭氧和气态水，退火温度为350摄氏度～750摄氏度。
所述隔离结构201顶部表面距离底部区鳍部结构210顶部表面的距离为第一距离，第一距离为5nm～20nm。
后续对第一栅开口底部的隔离结构进行离子注入，注入离子为第一离子，第一离子进入到隔离结构中；在后续的退火处理中，退火处理过程中热驱动使得第一离子扩散进入隔离结构覆盖的底部区鳍部结构中，扩散过程中第一离子的运动为无序的，第一离子在沿垂直于鳍部延伸方向和平行于半导体衬底表面方向扩散进入鳍部结构，同时也沿垂直于半导体衬底表面方向和平行于鳍部高度方向扩散进入鳍部结构，第一距离小于5nm时，第一离子会进入到第二鳍部层中，第二鳍部层后续会被去除，后续的沟道中的第一离子的浓度不够，第一距离大于20nm时，第一离子无法到达底部区鳍部结构顶部，无法实现对沟道区的掺杂，对寄生器件的阈值电压的调节作用减弱，所要形成半导体器件漏电增强，半导体器件性能下降。
在隔离结构上形成介质层，介质层顶部表面高于鳍部结构顶部表面，介质层内具有横跨鳍部结构的第一栅开口，所述第一栅开口暴露出隔离结构部分表面、以及鳍部结构的部分顶部表面和部分侧壁表面。具体请参考图7至图10。
请参考图7和图8，图7与图5剖面方向一致，图8与图6剖面方向一致，形成隔离结构201后，在隔离结构201上形成介质层204，介质层204顶部表面高于鳍部结构210顶部表面。
在形成介质层204之前，还包括在基底上形成伪栅极结构和源漏掺杂层250，所述伪栅极结构横跨鳍部结构210并覆盖鳍部结构210部分顶部表面和部分侧壁表面，所述伪栅极结构包括伪栅极层222；所述源漏掺杂层250位于伪栅极结构两侧的鳍部结构210内。
具体的，形成隔离结构201后，形成横跨鳍部结构210的伪栅极结构，所述伪栅极结构横跨鳍部结构210，覆盖鳍部结构210部分顶部表面和部分侧壁表面；形成伪栅极结构后，在伪栅极结构侧壁形成第一侧墙231；形成第一侧墙231后，在第一侧墙231侧壁形成第二侧墙241；形成第二侧墙241后，在伪栅极结构、第一侧墙231和第二侧墙241两侧的鳍部结构210内形成凹槽；形成凹槽后，在凹槽内形成源漏掺杂层250，所述源漏掺杂层250具有源漏离子；形成源漏掺杂层250后；在鳍部结构210、源漏掺杂层250和伪栅极结构上形成介质层204。
所述伪栅极结构还包括伪栅介质层221，所述伪栅极层222位于伪栅介质层221表面。所述伪栅介质层221的材料包括氧化硅，所述伪栅电极层222的材料包括：硅、非晶硅、多晶硅或掺杂的多晶硅。
本实施例中，伪栅极结构横跨鳍部结构210且覆盖鳍部结构210的部分顶部表面和部分侧壁表面。所述伪栅介质层覆盖鳍部结构210的部分顶部表面和部分侧壁表面。所述伪栅极结构还包括位于伪栅极层222表面的伪栅保护层(图未示)，所述伪栅保护层在形成源漏掺杂层250时保护伪栅极层222，同时作为平坦化初始介质层形成介质层204时的停止层。
所述伪栅介质层221覆盖鳍部保护层202。
所述伪栅保护层的材料包括氧化硅或氮化硅。
所述第一侧墙231位于伪栅极结构两侧，覆盖伪栅极结构220侧壁表面。
第一侧墙231在离子注入形成轻掺杂区的过程中保护伪栅极结构，且能够定义轻掺杂区的位置。
所述第一侧墙231的形成步骤包括：在所述隔离结构201、鳍部结构210和伪栅极结构上形成第一侧墙材料层；回刻蚀所述第一侧墙材料层，直至暴露出所述鳍部保护层202的顶部表面和伪栅保护层的顶部表面，在鳍部保护层202上形成覆盖所述伪栅极结构侧壁的第一侧墙231。
所述第一侧墙材料层的形成工艺为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺中的一种或多种组合。所述第一侧墙231的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。
所述第二侧墙241位于伪栅极结构220和第一侧墙231两侧，覆盖第一侧墙231侧壁表面。
所述第二侧墙用于定义源漏掺杂层的位置。
所述第二侧墙241的形成步骤包括：在所述隔离结构201、鳍部结构210、伪栅极结构和第一侧墙231上形成第二侧墙材料层；回刻蚀所述第二侧墙材料层，直至暴露出所述鳍部保护层202的顶部表面和伪栅保护层的顶部表面，在鳍部保护层202上形成覆盖所述第一侧墙231侧壁的第二侧墙241。
所述第二侧墙材料层的形成工艺为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺中的一种或多种组合。所述第二侧墙241的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。
所述第一侧墙和第二侧墙定义了后续形成的栅极结构和源漏掺杂层之间的距离。
形成第二侧墙241后，以所述伪栅极结构220、第一侧墙231和第二侧墙241为掩膜，刻蚀去除伪栅极结构两侧的鳍部结构210，形成凹槽(图未示)；形成凹槽后，在凹槽内形成源漏掺杂层250。
所述源漏掺杂层250采用外延生长工艺形成。
所述源漏掺杂层250具有源漏离子。
形成所述源漏掺杂层250的工艺包括外延生长工艺；在源漏掺杂层250内掺杂源漏离子的工艺为原位掺杂工艺。
当所述半导体器件为P型器件时，所述源漏掺杂层250的材料包括：硅、锗或硅锗；所述源漏离子为P型离子，源漏离子包括硼离子、BF2-离子或铟离子；当所述半导体器件为N型器件时，所述源漏掺杂层250的材料包括：硅、砷化镓或铟镓砷；所述源漏离子为N型离子，源漏离子包括磷离子或砷离子。
本实施例中，所述半导体器件为P型器件，所述源漏掺杂层250的材料为硅锗，所述源漏离子为硼离子。其他实施例中，所述半导体器件为N型器件，所述源漏掺杂层250的材料为硅，所述源漏离子为磷离子。在一实施例中，源漏掺杂层采用离子注入工艺而形成。
在源漏掺杂层250、伪栅极结构、第一侧墙231和第二侧墙241上形成介质层204，介质层204覆盖第二侧墙241的侧壁且暴露出第二侧墙241的顶部表面和伪栅极结构的顶部表面。
所述介质层204的形成步骤包括：在源漏掺杂层250、伪栅极结构、第一侧墙231和第二侧墙241上形成初始介质层(图未示)，初始介质层覆盖伪栅极结构的顶部表面和侧壁表面；平坦化所述初始介质层，直至暴露出伪栅极结构顶部的伪栅保护层223的顶部表面，形成介质层204。
所述介质层204顶部表面与伪栅极结构表面齐平，所述介质层204顶部表面高于鳍部保护层202顶部表面。
所述介质层204的材料包括氧化硅。
参考图9和图10，图9与图7剖面方向一致，图10与图8剖面方向一致，形成介质层204后，去除伪栅极层222，在介质层204内形成第一栅开口260，所述第一栅开口260暴露出隔离结构201部分表面。
本实施例中，所述第一栅开口260还暴露出位于鳍部结构210部分顶部表面和部分侧壁表面的伪栅介质层221。
所述伪栅介质层221和鳍部保护层202在后续进行离子注入时作为阻挡层，保护鳍部结构210。
所述第一栅开口为后续形成栅极结构提供空间。
所述伪栅介质层221的厚度不能过厚，所述伪栅介质层厚度过厚时，由于第一离子的扩散距离有限，进入沟道区的第一离子剂量不足，对寄生器件的阈值电压调节有限，使得寄生器件容易开启，沟道容易造成漏电，所形成的半导体器件的性能较差；所述伪栅介质层过薄时，不能满足半导体器件的性能要求。
参考图11，图11与图9剖面方向一致，形成第一栅开口260后，在所述底部区鳍部结构顶部形成阈值离子掺杂区205，阈值离子掺杂区205具有第一离子。
所述阈值离子掺杂区205的形成步骤包括：形成第一栅开口260后，对第一栅开口260底部的隔离结构201进行离子注入，注入离子为第一离子；进行退火处理，使隔离结构201中的第一离子扩散进入底部区鳍部结构顶部。
所述第一离子为阈值电压调节离子。
当所述半导体器件为P型器件时，所述第一离子为N型离子，第一离子包括磷离子或砷离子。当所述半导体器件为N型器件时，所述第一离子为P型离子，第一离子包括硼离子、BF2-离子或铟离子。
本实施例中，所述半导体器件为P型器件，所述离子注入的参数包括：第一离子为磷离子或者砷离子，能量范围为1KeV～10KeV，剂量范围为1.0E13atom/cm2～1.0E16atom/cm2，倾斜角度为0度；所述倾斜角度为注入方向与半导体衬底200所在平面的法线之间的夹角。
其他实施例中，所述半导体器件为N型器件，所述离子注入的参数包括：第一离子为硼离子或者铟离子，能量范围为0.5KeV～8KeV，剂量范围为1.0E13atom/cm2～1.0E16atom/cm2，倾斜角度为0度；所述倾斜角度为注入方向与半导体衬底200所在平面的法线之间的夹角。
所述伪栅介质层211作为鳍部结构210的阻挡层，在离子注入过程中保护鳍部结构210。
所述鳍部保护层202能够在离子注入过程中保护鳍部结构210顶部区顶部的第一鳍部层，减少离子注入对鳍部结构210顶部区顶部的第一鳍部层的影响，提高半导体器件的性能。
所述离子注入在去除伪栅极层222后进行，能减少形成源漏掺杂层250和介质层204等制程中的热效应对阈值离子掺杂区205内的第一离子的影响，减少热制程中阈值电压掺杂区205中的第一离子的溢出，从而增大寄生器件的阈值电压，使得寄生器件难以开启，沟道的漏电减小，从而优化半导体器件的性能。
所述第一离子为阈值电压调节离子。所述离子注入的剂量决定了第一离子进入到底部区鳍部结构210中的第一离子的浓度，离子注入剂量过低，沟道区内第一离子浓度不够，对阈值电压的调节作用降低，漏电增加，影响所形成的半导体器件的性能；离子注入剂量过高，过多的第一离子进入鳍部结构210，由于第一离子具有能量，第一离子的撞击会对鳍部结构210造成损失，造成鳍部结构210的晶格缺陷，影响所形成的半导体器件的性能。
离子注入时能量过低，第一离子的扩散距离较近，无法进入底部区鳍部结构顶部，即沟道区内第一离子浓度不够，对阈值电压的调节作用降低，漏电增加，影响所形成的半导体器件的性能；离子注入时的能量过高，第一离子进入隔离结构的深度过深，退火处理后，到达底部区鳍部结构顶部的第一离子过少，对后续形成的寄生器件的沟道区的阈值电压调节作用有限，所形成的半导体器件性能不佳。
离子注入后，对所述隔离结构201和鳍部结构210进行退火处理，使隔离结构201中的第一离子扩散进入鳍部结构210。
所述退火处理可以为快速热退火，激光退火、峰值退火或炉管退火。本实施例中，所述退火处理为快速热退火。所述退火处理的温度范围为800摄氏度～1100摄氏度，所述退火处理的时间为0秒～20秒，所述退火处理利用的气体为氮气，所述氮气的流量范围为5sccm～1000sccm。
在一个实施例，采用激光退火，所述退火的温度范围在1000℃～1350℃之间，所述退火时间在40毫秒～100毫秒之间。
所述第一离子通过离子注入进入隔离结构中，在退火处理中的热驱动下，第一离子扩散进入鳍部结构中，由于扩散为无序运动，第一离子扩散进入鳍部结构中时会在各个方向扩散，隔离结构的顶部表面高度低于底部区鳍部结构的顶部表面，能够减少第一离子扩散进入第二鳍部层，减少第一离子的损耗，从而在同等注入剂量的情况下，对寄生器件的阈值电压增加较多，沟道的漏电减小，从而优化了半导体器件的性能。
后续形成栅极结构，栅极结构包围各层第一鳍部层，替代第二鳍部层的部分结构的栅极结构与底部区鳍部结构形成寄生器件。离子注入后，对隔离结构201和鳍部结构210进行退火处理，使得隔离结构201中的第一离子扩散进入鳍部结构210，在底部区鳍部结构顶部形成阈值离子掺杂区205，通过控制离子注入的第一离子的剂量和能量，可以达到控制底部区鳍部结构内掺杂的第一离子的浓度，进而调节形成的寄生器件的沟道区的阈值电压，通过对沟道区阈值电压的调节，能够减小器件的漏电。同时，由于隔离结构201中的第一离子主要通过热驱动，扩散进入鳍部结构210中，对鳍部结构210的晶格损伤较小，从而提高器件的性能。
参考图12和图13，图12与图11剖面方向一致，图13与图10剖面方向一致，形成第一栅开口260后，去除第一栅开口260暴露出的伪栅介质层221和第二鳍部层212，形成第二栅开口261。
去除第一栅开口260暴露出的第二鳍部层212的工艺为干法刻蚀工艺，参数包括：采用的总气体包括刻蚀气体和稀释气体，刻蚀气体包括HCl，稀释气体包括N2，刻蚀气体占据总气体的摩尔百分比为20％～90％，温度为100摄氏度～200摄氏度。
在一个实施例中，所述第一鳍部层211的材料为单晶硅，所述第二修正鳍部层212的材料为单晶锗硅，去除初始栅开口暴露出的第二修正鳍部层213采用的干法刻蚀工艺的参数包括：采用的总气体包括刻蚀气体和稀释气体，刻蚀气体包括HCl，稀释气体包括N2，刻蚀气体占据总气体的摩尔百分比为20％～90％，温度为100摄氏度～200摄氏度，如150摄氏度。
在去除初始栅开口暴露出的第二鳍部层212采用的干法刻蚀工艺中，刻蚀气体包括HCl，HCl气体的化学活性较好，和第二鳍部层212的反应速率较快，使干法刻蚀工艺对第二鳍部层212相对于对第一鳍部层211的刻蚀选择比较大。
本实施例中，去除初始栅开口暴露出的第二鳍部层212采用的干法刻蚀工艺，对第二鳍部层212相对于对第一鳍部层211的刻蚀选择比值为50～200。
参考图14和图15，图14与图12剖面方向一致，图15与图13剖面方向一致，形成第二栅开口261后，在第二栅开口261内形成栅极结构270，且所述栅极结构270包围各层第一鳍部层211。
本实施例中，所述栅极结构270包括栅极结构本体和位于栅极结构本体顶部表面的栅保护层(未图示)。在其它实施例中，所述栅极结构仅包括栅极结构本体。
所述栅极结构270还位于相邻第一鳍部层211之间，具体的，栅极结构本体还位于相邻第一鳍部层211之间。这样使栅极结构本体环绕第一鳍部层211，增加了栅极结构对沟道的控制能力。
所述栅极结构本体包括横跨鳍部结构210的栅介质层(未图示)和位于栅介质层上的栅电极层(未图示)。所述栅介质层位于隔离结构201的部分表面、覆盖第一鳍部层211的部分顶部表面和部分侧壁表面。具体的，栅介质层位于第二栅开口261的侧壁和底部，栅介质层环绕第一鳍部层211；栅电极层位于所述第二栅开口261中，栅电极层还环绕第一鳍部层211。
所述栅极结构本体还包括：覆盖第二栅开口261暴露出的第一鳍部层211的表面的界面层(未图示)，所述栅介质层位于界面层表面；本实施例中所述栅介质层材料为高k介质材料(介电系数大于3.9)；所述高k介质材料包括氧化铪、氧化锆、氧化铪硅、氧化镧、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛或氧化铝。
所述界面层的材料包括氧化硅。形成所述界面层的工艺包括氧化工艺。所述界面层的作用包括：修复第二栅开口261暴露出的第一鳍部层211的表面。
本实施例中，还包括：在进行形成界面层的工艺和形成栅介质层材料的工艺后，且在进行形成栅电极层的材料之前，进行退火处理，以使界面层致密化。所述退火处理的温度在1000摄氏度以上，如1200摄氏度。
所述栅电极层的材料为金属，所述金属材料包括铜、钨、镍、铬、钛、钽和铝中的一种或多种组合。
所述栅保护层的材料包括氮化硅。
相应的，本实施例还提供一种采用上述方法形成的半导体器件。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体器件的形成方法，其特征在于，包括：
提供基底，基底上具有鳍部结构和隔离结构，所述鳍部结构包括底部区和位于底部区上的顶部区，顶部区包括若干层沿基底表面法线方向重叠的复合鳍部，复合鳍部包括第二鳍部层以及位于第二鳍部层表面的第一鳍部层，隔离结构覆盖底部区侧壁表面；
在隔离结构上形成介质层，介质层顶部表面高于鳍部结构顶部表面，介质层内具有横跨鳍部结构的第一栅开口，所述第一栅开口暴露出隔离结构部分表面、以及鳍部结构的部分顶部表面和部分侧壁表面；
在所述第一栅开口底部的底部区顶部内形成阈值离子掺杂区；
去除第一栅开口暴露出的第二鳍部层，形成第二栅开口；
在第二栅开口内形成栅极结构，且所述栅极结构包围各层第一鳍部层。
2.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述阈值离子掺杂区的形成步骤包括：形成第一栅开口后，对第一栅开口底部的隔离结构进行离子注入，注入离子为第一离子；进行退火处理，使隔离结构中的第一离子扩散进入底部区鳍部结构顶部。
3.根据权利要求2所述的半导体器件的形成方法，其特征在于，所述阈值离子掺杂区具有第一离子。
4.根据权利要求3所述的半导体器件的形成方法，其特征在于，当所述半导体器件为P型器件时，所述第一离子包括N型离子，第一离子包括磷离子或砷离子。
5.根据权利要求4所述的半导体器件的形成方法，其特征在于，所述离子注入的参数包括：注入离子为磷离子或者砷离子，能量范围为1KeV～10KeV，剂量范围为1.0E13atom/cm2～1.0E16atom/cm2。
6.根据权利要求3所述的半导体器件的形成方法，其特征在于，当所述半导体器件为N型器件时，所述第一离子包括P型离子，第一离子包括硼离子、BF2-离子或铟离子。
7.根据权利要求6所述的半导体器件的形成方法，其特征在于，所述离子注入的参数包括：注入离子为硼离子或者铟离子，能量范围为0.5KeV～8KeV，剂量范围为1.0E13atom/cm2～1.0E16atom/cm2。
8.根据权利要求2所述的半导体器件的形成方法，其特征在于，所述退火处理的参数包括：所述退火处理的温度范围为800摄氏度～1100摄氏度，所述退火处理的时间为0秒～20秒，所述退火处理利用的气体为氮气，所述氮气的流量范围为5sccm～1000sccm。
9.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述隔离结构顶部表面低于底部区鳍部结构顶部表面。
10.根据权利要求9所述的半导体器件的形成方法，其特征在于，所述隔离结构顶部表面距离底部区鳍部结构顶部表面的距离为5nm～20nm。
11.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述鳍部结构顶部具有鳍部保护层，所述介质层覆盖所述鳍部保护层的顶部表面，所述第一栅开口暴露出部分所述鳍部保护层；所述鳍部保护层的材料包括：硅锗、氮化硅、氮氧化硅、氮碳氧化硅、氮硼氧化硅或氮碳硼氧硅。
12.根据权利要求1所述的半导体器件的形成方法，其特征在于，形成所述鳍部结构的方法包括：提供半导体衬底，在所述半导体衬底上形成鳍部材料膜，鳍部材料膜包括在半导体衬底表面法线方向上交错层叠的若干第一鳍部膜和第二鳍部膜，第二鳍部膜位于相邻第一鳍部膜之间；图形化所述鳍部材料膜以形成鳍部结构，且使第一鳍部膜形成第一鳍部层，使第二鳍部膜形成第二鳍部层。
13.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述第一鳍部层的材料和第二鳍部层的材料不同；所述第一鳍部层的材料为单晶硅或单晶锗硅；所述第二鳍部层的材料为单晶硅或单晶锗硅。
14.根据权利要求1所述的半导体器件的形成方法，其特征在于，去除第一栅开口暴露出的第二鳍部层的工艺为干法刻蚀工艺，参数包括：采用的总气体包括刻蚀气体和稀释气体，刻蚀气体包括HCl，稀释气体包括N2，刻蚀气体占据总气体的摩尔百分比为20％～90％，温度为100摄氏度～200摄氏度。
15.根据权利要求1所述的半导体器件的形成方法，其特征在于，在形成介质层之前，还包括在基底上形成伪栅极结构和源漏掺杂层，所述伪栅极结构横跨鳍部结构并覆盖鳍部结构部分顶部表面和部分侧壁表面，所述伪栅极结构包括伪栅极层；所述源漏掺杂层位于伪栅极结构两侧的鳍部结构内。
16.根据权利要求15所述的半导体器件的形成方法，其特征在于，形成介质层和第一栅开口的方法包括：形成源漏掺杂层后；在鳍部结构、源漏掺杂层和伪栅极结构上形成初始介质层，所述初始介质层覆盖伪栅极结构顶部表面和侧壁表面；平坦化所述初始介质层，暴露出伪栅极结构顶部表面，形成介质层；去除所述伪栅极层，在所述介质层内形成第一栅开口。
17.根据权利要求15所述的半导体器件的形成方法，其特征在于，所述伪栅极结构还包括伪栅介质层，所述伪栅极层位于伪栅介质层表面，所述伪栅介质层覆盖鳍部结构部分顶部表面和部分侧壁表面。
18.根据权利要求16所述的半导体器件的形成方法，其特征在于，形成所述第一栅开口的步骤包括：形成介质层后，去除伪栅极层，在介质层内形成第一栅开口，所述第一栅开口暴露出位于鳍部结构部分顶部表面和部分侧壁表面的伪栅介质层。
19.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述栅极结构包括栅介质层和位于所述栅介质层上的栅极层。
20.一种根据权利要求1至19任意一项方法形成的半导体器件。
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